CN105826072A - 层叠电容器 - Google Patents

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Abstract

第一内部电极具有第一主电极部和在一个第一侧面露出的第一连接部。第二内部电极具有第二主电极部和在另一个第一侧面露出的第二连接部。第一连接部的第三方向的长度比第一主电极部的第三方向的长度小。第二连接部的第三方向的长度比第二主电极部的第三方向的长度小。内层部的第一方向的厚度比第一连接部的第三方向的长度及第二连接部的第三方向的长度的各长度小,且比第三方向上的第二侧面至第一连接部的间隔及第三方向上的第二侧面至第二连接部的间隔的各间隔小。一对主面在第一方向相互相对。一对第一侧面在与第一方向正交的第二方向相互相对。一对第二侧面在与第一及第二方向正交的第三方向相互相对。

Description

层叠电容器
技术领域
本发明涉及层叠电容器。
背景技术
已知有具备呈长方体形状的素体、多个第一内部电极、多个第二内部电极、第一端子电极、第二端子电极的层叠电容器(参照例如特开平09-148175号公报)。多个第一及第二内部电极以相互相对的方式交替配置于素体内。第一端子电极配置于素体,与多个第一内部电极连接。第二端子电极配置于素体,与多个第二内部电极连接。
在信息终端设备等电子设备中,小型化及薄型化正在进展。随之,在搭载于电子设备的基板或搭载于基板的电子零件中,小型化及高密度安装化正在进展。为实现电子设备的更小型化,开发了电子零件内置基板。在电子零件内置基板中,将电子零件埋入基板的内部,并且将电子零件安装于基板上。形成于基板的配线和埋入的电子零件需要可靠地电连接。但是,在特开平09-148175号公报所记载的层叠电容器中,未考虑对基板的埋入(对基板的内置)及、与形成于基板的配线的电连接。
发明内容
本发明一方式提供一种层叠电容器,抑制镀敷液向素体内的浸入,并且,对基板的内置容易,且实现了低ESL(等效串联电感)化。
本发明一方面的层叠电容器具备呈长方体形状的素体、多个第一内部电极、多个第二内部电极、第一端子电极、第二端子电极。素体具有在第一方向相互相对的一对主面、在与第一方向正交的第二方向相互相对的一对第一侧面、在与第一及第二方向正交的第三方向相互相对的一对第二侧面。多个第一内部电极和多个第二内部电极以在第一方向相互相对的方式交互配置于素体内。第一端子电极配置于素体,与多个第一内部电极连接。第二端子电极配置于素体,与多个第二内部电极连接。素体具有多个第一及第二内部电极存在的内层部和以在第一方向夹持内层部的方式存在的一对外层部。素体的第一方向的长度比素体的第二方向的长度小,且比素体的第三方向的长度小。第一端子电极具有配置于主面的第一电极部分、和配置于一个第一侧面的第二电极部分。第二端子电极具有配置于主面的第三电极部分和配置于另一个第一侧面的第四电极部分。第三电极部分在主面上以第二方向与第一电极部分分开。各第一内部电极具有第一主电极部、和连接第一主电极部与第二电极部分的第一连接部。第一连接部在一个第一侧面露出。各第二内部电极具有第二主电极部、和连接第二主电极部与第四电极部分的第二连接部。第二主电极部在第一方向与第一主电极部相对。第二连接部在另一第一侧面露出。第一连接部的第三方向的长度比第一主电极部的第三方向的长度小。第二连接部的第三方向的长度比第二主电极部的第三方向的长度小。内层部的第一方向的厚度比第一连接部的第三方向的长度小,且比第二连接部的第三方向的长度小。内层部的第一方向的厚度比第三方向上的第二侧面至第一连接部的间隔小,且比第三方向上的第二侧面至第二连接部的间隔小。
在上述一方式的层叠电容器中,素体的第一方向的长度比素体的第二方向的长度小,且比素体的第三方向的长度小。因此,实现层叠电容器的薄型化,且实现适于对基板的内置的层叠电容器。第一端子电极具有配置于素体的主面的第一电极部分,第二端子电极具有配置于素体的主面的第三电极部分。上述一个方式的层叠电容器在素体的所述主面侧可以与形成于基板的配线电连接。因此,上述一方式的层叠电容器可以容易地内置于基板。
为可靠地进行第一及第二端子电极和形成于基板的配线的电连接,第一及第二端子电极的最外层例如为镀敷层。该情况下,在形成镀敷层时,镀敷液可能从向第一及第二连接部的第一侧面的露出端浸入素体内。如果镀敷液浸入素体内,则绝缘电阻等电气特性可能劣化。
在上述一方式的层叠电容器中,第三方向上的第二侧面至第一连接部的间隔、和第三方向上的第二侧面至第二连接部的间隔比内层部的第一方向的厚度大。因此,例如,与第三方向上的第二侧面至第一连接部的间隔、和第三方向上的第二侧面至第二连接部的间隔为内层部的第一方向的厚度以下的层叠电容器相比,在上述一方式的层叠电容器中,镀敷液难以到达第一及第二连接部向第一侧面的露出端,能够抑制镀敷液向素体内浸入。内层部的第一方向的厚度比第三方向上的第二侧面至第一连接部的间隔小,且比第三方向的第二侧面至第二连接部的间隔小,因此,也可以实现层叠电容器的进一步的薄型化。
内层部的第一方向的厚度比第一连接部的第三方向的长度小,且比第二连接部的第三方向的长度小。因此,层叠电容器的电流路径缩短,可以实现ESL的降低。而且,也可以实现层叠电容器的更薄型化。由于第一连接部的第三方向的长度和第二连接部的第三方向的长度比内层部的第一方向的厚度大,所以例如与第一连接部的第三方向的长度和第二连接部的第三方向的长度为内层部的第一方向的厚度以下的层叠电容器相比,在上述一方式的层叠电容器中,可以抑制ESR(等效串联电阻)升高及ESL增大。
第一连接部的第三方向的长度也可以比第三方向上的一个第二侧面至第一连接部的间隔和第三方向上的另一个第二侧面至第一连接部的间隔的合计值小。第二连接部的第三方向的长度也可以比第三方向上的一个第二侧面至第二连接部的间隔和第三方向上的另一个第二侧面至第二连接部的间隔的合计值小。这些情况下,镀敷液更加难以到达第一及第二连接部向第一侧面的露出端。能够进一步抑制镀敷液向素体内的浸入。
第一连接部的第三方向的长度也可以比第三方向上的第二侧面至第一连接部的间隔小。第二连接部的第三方向的长度也可以比第三方向上的第二侧面至第二连接部的间隔小。这些情况下,镀敷液更加难以到达第一及第二连接部向第一侧面的露出端。能够进一步抑制镀敷液向素体内浸入。
素体的第一方向的长度也可以比第一连接部的第三方向的长度小,且比第二连接部的第三方向的长度小。素体的第一方向的长度也可以比第三方向上的第二侧面至第一连接部的间隔小,且比第三方向上的第二侧面至第二连接部的间隔小。这些情况下,可以实现层叠电容器的更薄型化。可以实现ESL的进一步降低,并且可以更进一步抑制ESR升高。
素体的第一方向的长度也可以比第二方向上的第一电极部分和第三电极部分的间隔小。该情况下,可以实现层叠电容器的更薄型化,并且可以实现ESL的进一步降低。
素体的第三方向的长度也可以比素体的第二方向的长度大。该情况下,由于层叠电容器的电流路径进一步缩短,所以可以更进一步实现ESL的降低。
第一端子电极和第二端子电极也可以分别具有形成于素体的烧结导体层、形成于烧结导体层的第一镀敷层、形成于第一镀敷层的第二镀敷层。该情况下,烧结导体层含有Cu或Ni,第一镀敷层含有Ni或Sn,第二镀敷层含有Cu或Au。本例示中,第一连接部与第一端子电极的烧结导体层连接,因此,第一连接部和第一端子电极可靠地接触。第二连接部与第二端子电极的烧结导体层连接,因此,第二连接部和第二端子电极可靠地接触。由于第二镀敷层含有Cu或Au,因此,能够进一步确保形成于基板的配线和第一及第二端子电极的连接性。第一镀敷层在形成第二镀敷层时,抑制烧结导体层受到镀敷液损伤。因此,能够抑制层叠电容器的绝缘电阻劣化。
第二镀敷层为镀Cu层,在镀Cu层的表面也可以形成由Cu构成的突起。层叠电容器在配置于基板的收容部后,在收容部充填树脂,由此被内置于基板。在第二镀敷层形成突起的情况下,通过突起在第二镀敷层的表面形成凹凸。在第二镀敷层形成有突起的结构中,与未形成突起的结构相比,第二镀敷层的表面积大,且通过上述凹凸可以实现第二镀敷层和树脂的啮合。因此,在将层叠电容器内置于基板时,可以提高第二镀敷层和树脂的紧密附着性。
各外层部的第一方向的厚度也可以比第一电极部分的第一方向的厚度小,且比第三电极部分的第一方向的厚度小。该情况下,可以实现层叠电容器的更薄型化。
在将层叠电容器内置于基板后,通过激光加工,在基板上形成到达第一端子电极及第二端子电极的贯通孔。此时,对第一端子电极及第二端子电极照射激光,第一端子电极及第二端子电极可能受到损伤。第一电极部分的第一方向的厚度及第三电极部分的第一方向的厚度比各外层部的第一方向的厚度大,因此,可以将激光的照射带来的损伤影响抑制得极低。
本发明通过详细的描述和附图举例将更加充分了解,而不应被视为限制本发明。
本发明的适用范围根据详细描述变得更明显。但是,应当理解,详细的描述和具体例虽然在本发明的优选的实施方式中以说明的方式给出,但因为在本发明的精神和范围内的各种变化和修改变得明显,所以对于本领域技术人员而言在本领域内根据该详细进行描述。
附图说明
图1是表示一实施方式的层叠电容器的立体图;
图2是表示本实施方式的层叠电容器的平面图;
图3是表示本实施方式的层叠电容器的平面图;
图4是用于说明沿着图2的IV-IV线的截面结构的图;
图5是用于说明沿着图2的V-V线的截面结构的图;
图6是用于说明沿着图2的VI-VI线的截面结构的图;
图7A是表示第一内部电极的平面图,图7B是表示第二内部电极的平面图;
图8是表示第三电极层的立体图;
图9A是表示第一内部电极的变形例的平面图,图9B是表示第二内部电极的变形例的平面图;
图10是用于说明本实施方式的层叠电容器的安装构造的图;
图11是用于说明本实施方式的层叠电容器的安装构造的图;
图12是用于说明本实施方式的层叠电容器的安装构造的图;
图13是表示本实施方式的变形例的层叠电容器的立体图;
图14是用于说明本实施方式的变形例的层叠电容器的截面结构的图;
图15是用于说明本实施方式的变形例的层叠电容器的截面结构的图;
图16是用于说明本实施方式的变形例的层叠电容器的截面结构的图。
具体实施方式
以下,参照附图详细说明本发明的实施方式。此外,说明中,对于同一要素或具有同一功能的要素使用同一符号,省略重复的说明。
参照图1~图6说明本实施方式的层叠电容器C1的结构。图1是表示本实施方式的层叠电容器的立体图。图2及图3是表示本实施方式的层叠电容器的平面图。图4是用于说明沿着图2中的IV-IV线的截面结构的图。图5是用于说明沿着图2的V-V线的截面结构的图。图6是用于说明沿着图2的VI-VI线的截面结构的图。
如图1~图6所示,层叠电容器C1具备呈长方体形状的素体2、和配置于素体2的外表面的第一端子电极5及第二端子电极7。第一端子电极5和第二端子电极7分开。长方体形状包含对角部及棱线部进行了倒角的长方体的形状、及使角部及棱线部变圆的长方体的形状。
素体2具有相互相对的大致长方形状的一对主面2a、2b、相互相对的一对第一侧面2c、2d、相互相对的一对第二侧面2e、2f作为其外表面。一对主面2a、2b相对的方向为第一方向D1,一对第一侧面2c、2d相对的方向为第二方向D2,一对第二侧面2e、2f相对的方向为第三方向D3。本实施方式中,第一方向D1为素体2的高度方向。第二方向D2为素体2的宽度方向,与第一方向D1正交。第三方向D3为素体2的长度方向,与第一方向D1和第二方向D2正交。
素体2的第一方向D1的长度比素体2的第三方向D3的长度小,且比素体2的第二方向D2的长度小。素体2的第三方向D3的长度比素体2的第二方向D2的长度大。素体2的第三方向D3的长度例如为0.4~1.6mm。素体2的第二方向D2的长度例如为0.2~0.8mm。素体2的第一方向D1的长度例如为0.1~0.35mm。层叠电容器C1为超薄型的层叠电容器。素体2的第三方向D3的长度与素体2的第二方向D2的长度相等。
相同不意味着值一致。即使包含在预先设定的范围内的微差、或制造误差等的情况下,值也可以相同。例如,在多个值包含于该多个值的平均值的±5%的范围内的情况下,该多个值可以规定为相同。
一对第一侧面2c、2d以将一对主面2a、2b之间连结的方式沿第一方向D1延伸。一对第一侧面2c、2d也沿第三方向D3(一对主面2a、2b的长边方向)延伸。一对第二侧面2e、2f以将一对主面2a、2b之间连结的方式沿第一方向D1延伸。一对第二侧面2e、2f也沿第二方向D2(一对主面2a、2b的短边方向)延伸。
素体2沿一对主面2a、2b相对的方向(第一方向D1)层叠多个电介质层而构成。素体2中,层叠多个电介质层的方向与第一方向D1一致。各电介质层例如由包含电介质材料(BaTiO3系、Ba(Ti、Zr)O3系、或(Ba、Ca)TiO3系等电介质陶瓷)的陶瓷生片的烧结体构成。在实际的素体2中,各电介质层以不能辨认各电介质层之间的边界的程度被一体化。
如图4~图6所示,层叠电容器C1具备多个第一内部电极11、和多个第二内部电极13。第一及第二内部电极11、13包含作为层叠型的电气元件的内部电极通常使用的导电性材料(例如Ni或Cu等)。第一及第二内部电极11、13作为包含上述导电性材料的导电性膏的烧结体而构成。
第一内部电极11和第二内部电极13配置在第一方向D1上不同的位置(层)。第一内部电极11和第二内部电极13在素体2内以在第一方向D1上具有间隔并相对的方式交互配置。第一内部电极11和第二内部电极13彼此极性不同。
如图7A所示,各第一内部电极11包含主电极部11a和连接部11b。连接部11b从主电极部11a的一边延伸,在第一侧面2c露出。第一内部电极11在第一侧面2c露出,在一对主面2a、2b、第一侧面2d、及一对第二侧面2e、2f未露出。主电极部11a和连接部11b一体形成。
主电极部11a呈第三方向D3为长边方向,并且第二方向D2为短边方向的矩形状。在各第一内部电极11的主电极部11a,第三方向D3的长度比第二方向D2的长度大。连接部11b从主电极部11a的第一侧面2c侧的端部延伸至第一侧面2c。连接部11b的第三方向D3的长度L11b比主电极部11a的第三方向D3的长度L11a小。连接部11b的第二方向D2的长度比主电极部11a的第二方向D2的长度小。连接部11b在露出于第一侧面2c的端部与第一端子电极5连接。
如图7B所示,各第二内部电极13包含主电极部13a和连接部13b。主电极部13a在第一方向D1经由素体2的一部分(电介质层)与主电极部11a相对。连接部13b从主电极部13a的一边延伸,在第一侧面2d露出。第二内部电极13在第一侧面2d露出,在一对主面2a、2b、第一侧面2c、及一对第二侧面2e、2f未露出。主电极部13a和连接部13b一体形成。
主电极部13a呈第三方向D3为长边方向,并且第二方向D2为短边方向的矩形状。各第二内部电极13的主电极部13a的第三方向D3的长度比第二方向D2的长度大。连接部13b从主电极部13a的第一侧面2d侧的端部延伸至第一侧面2d。连接部13b的第三方向D3的长度13b比主电极部13a的第三方向D3的长度L13a小。连接部13b的第二方向D2的长度也比主电极部13a的第二方向D2的长度小。连接部13b在露出于第一侧面2d的端部与第二端子电极7连接。
主电极部11a的长度L11a例如为0.34~1.54mm。连接部11b的长度L11b例如为0.17~0.77mm。主电极部13a的长度L13a例如为0.34~1.54mm。连接部13b的长度L13b例如为0.17~0.77mm。
如图4~图6所示,素体2具有内层部3A和一对外层部3B、3C。多个第一内部电极11和多个第二内部电极13位于内层部3A。一对外层部3B、3C以在第一方向D1夹持内层部3A的方式存在。第一内部电极11和第二内部电极13不位于一对外层部3B、3C。
外层部3B的第一方向D1的厚度T3B以主面2a和最接近主面2a的内部电极(本实施方式中为第一内部电极11)的第一方向D1的间隔规定。外层部3C的第一方向D1的厚度T3C以主面2b和最接近主面2b的内部电极(本实施方式中为第二内部电极13)的第一方向D1的间隔规定。内层部3A的第一方向D1的厚度T3A以最接近主面2a的内部电极和最接近主面2b的内部电极的第一方向D1的间隔规定。内层部3A的厚度T3A和外层部3B的厚度T3B和外层部3C的厚度T3C的合计值相当于素体2的第一方向D1的长度。各外层部3B、3C的厚度T3B、T3C比内层部3A的厚度T3A小。
内层部3A的厚度T3A比连接部11b的长度L11b小,且比连接部13b的长度L13b小。内层部3A的厚度T3A比第三方向D3上的第二侧面2e至连接部11b的间隔G11b1小。内层部3A的厚度T3A比第三方向D3上的第二侧面2f至连接部11b的间隔G11b2小。内层部3A的厚度T3A比第三方向D3上的第二侧面2e至连接部13b的间隔G13b1小。内层部3A的厚度T3A比第三方向D3上的第二侧面2f至连接部13b的间隔G13b2小。
素体2的第一方向D1的长度比连接部11b的长度L11b小,且比连接部13b的长度L13b小。素体2的第一方向D1的长度比间隔G11b1小,且比间隔G11b2小。素体2的第一方向Dl的长度比间隔G13b1小,且比间隔G13b2小。
本实施方式中,间隔G11b1和间隔G11b2相同。连接部11b在第一侧面2c的第三方向D3的中央区域露出。间隔G11b1和间隔G11b2也可以不同。间隔G13b1和间隔G13b2相同。连接部13b在第一侧面2d的第三方向D3上的中央区域露出。间隔G13b1和间隔G13b2也可以不同。本实施方式中,各间隔G13b1、G13b2、G11b1、G11b2相同。
连接部11b的长度L11b比间隔G11b1和间隔G11b2的合计值小。连接部13b的长度L13b比间隔G13b1和间隔G13b2的合计值小。
第一端子电极5在第二方向D2观察,位于素体2的第一侧面2c侧的端部。第一端子电极5具有配置于主面2a的电极部分5a、配置于主面2b的电极部分5b、配置于第一侧面2c的电极部分5c、及配置于一对第二侧面2e、2f的电极部分5d。第一端子电极5形成于五个面2a、2b、2c、2e、2f。相互相邻的电极部分5a、5b、5c、5d彼此在素体2的棱线部连接,且相互电连接。
第二端子电极7在第二方向D2观察,位于素体2的第一侧面2d侧的端部。第二端子电极7具有配置于柱面2a的电极部分7a、配置于主面2b的电极部分7b、配置于第一侧面2d的电极部分7c、及配置于一对第二侧面2e、2f的电极部分7d。第二端子电极7形成于五个面2a、2b、2d、2e、2f。相互相邻的电极部分7a、7b、7c、7d彼此在素体2的棱线部连接,且相互电连接。
电极部分5c以将在各连接部11b的第一侧面2c露出的部分全部覆盖的方式配置。连接部11b与第一端子电极5直接连接。连接部11b将主电极部11a和电极部分5c连接。各第一内部电极11与第一端子电极5电连接。电极部分7c以将在各连接部13b的第一侧面2d露出的部分全部覆盖的方式配置。连接部13b与第二端子电极7直接连接。连接部13b将主电极部13a和电极部分7c连接。各第二内部电极13与第二端子电极7电连接。
配置于主面2a的电极部分5a和电极部分7a在主面2a上以第二方向D2分开。配置于主面2b的电极部分5b和电极部分7b在主面2b上以第二方向D2分开。配置于第二侧面2e的电极部分5d和电极部分7d在第二侧面2e上以第二方向D2分开。配置于第二侧面2f的电极部分5d和电极部分7d在第二侧面2f上以第二方向D2分开。
在第一方向D1观察,第一端子电极5(电极部分5a、5b)的第二方向D2的长度L51和第二端子电极7(电极部分7a、7b)的第二方向D2的长度L71相同。从第一方向D1观察,第一端子电极5的长度L51比第一端子电极5(电极部分5a、5b)和第二端子电极7(电极部分7a、7b)的第二方向D2的间隔G1大。从第一方向D1观察,第二端子电极7的长度L71比间隔G1大。
第一及第二端子电极5、7分别具有第一电极层21、第二电极层23、及第三电极层25。各电极部分5a、5b、5c、5d和各电极部分7a、7b、7c、7d分别具有第一电极层21、第二电极层23、及第三电极层25。第三电极层25为第一及第二端子电极5、7的最外层。本实施方式中,第一及第二端子电极5、7由第一电极层21、第二电极层23、及第三电极层25构成。
第一电极层21通过将导电性膏烧附于素体2的表面而形成。第一电极层21为烧结导体层(烧结金属层)。在本实施方式中,第一电极层21为由Cu构成的烧结导体层。第一电极层21也可以为由Ni构成的烧结导体层。第一电极层21含有Cu或Ni。在导电性膏中,例如在由Cu或Ni构成的粉末中混合有玻璃成分、有机粘合剂、及有机溶剂。第一电极层21的厚度例如最大为20μm。
第二电极层23通过镀敷法形成于第一电极层21上。本实施方式中,第二电极层23为通过镀Ni而形成于第一电极层21上的镀Ni层。第二电极层23也可以是镀Sn层。第二电极层23包含Ni或Sn。第二电极层23的厚度例如为1~5μm。
第三电极层25通过镀敷法形成于第二电极层23上。本实施方式中,第三电极层25通过镀Cu而形成于第二电极层23上的镀Cu层。第三电极层25也可以是镀Au层。第三电极层25包含Cu或Au。第三电极层25的厚度例如为1~15μm。
也如图8所示,在作为镀Cu层的第三电极层25的表面形成有多个突起25a。各突起25a由Cu构成。各突起25a的直径为10~30μm,各突起25a的高度为1~10μm。
各电极部分5a、5b、7a、7b的厚度通过构成电极部分5a、5b、7a、7b的第一电极层21、第二电极层23、及第三电极层25的各厚度的合计值规定。各电极部分5a、5b、7a、7b的厚度例如为5~40μm。本实施方式中,各外层部3B、3C的厚度T3B、T3C比各电极部分5a、5b、7a、7b的第一方向D1的厚度大。
如上,在本实施方式中,素体2的第一方向D1的长度比素体2的第二方向D2的长度小,且比素体2的第三方向D3的长度小。因此,可以实现层叠电容器C1的薄型化,可以实现适于对基板内置的层叠电容器C1。第一端子电极5具有配置于主面2a、2b的电极部分5a、5b,第二端子电极7具有配置于主面2a、2b的电极部分7a、7b。层叠电容器C1在素体2的主面2a侧、素体2的主面2b侧、或素体2的两主面2a、2b侧可与形成于基板的配线电连接。因此,层叠电容器C1容易内置于基板。
第一及第二端子电极5、7具有第二及第三电极层23、25。第二及第三电极层23、25为镀敷层。因此,在形成第二及第三电极层23、25时,镀敷液可能会从向连接部11b的第一侧面2c的露出端或向连接部13b的第一侧面2d的露出端浸入素体2内。如果镀敷液浸入素体2内,则在层叠电容器C1中,绝缘电阻等电气特性可能会劣化。
在本实施方式中,各间隔G13b1、G13b2、G11b1、G11b2比内层部3A的厚度T3A大。因此,与例如各间隔G13b1、G13b2、G11b1、G11b2为内层部3A的厚度T3A以下的层叠电容器相比,在层叠电容器C1中,镀敷液难以到达连接部11b、13b的露出端,可以抑制镀敷液向素体2内的浸入。由于内层部3A的厚度T3A比各间隔G13b1、G13b2、G11b1、G11b2小,所以也可以实现层叠电容器C1的更薄型化。
内层部3A的厚度T3A比连接部11b的长度L11b小,且比连接部13b的长度L13b小。因此,层叠电容器C1的电流路径短,可以实现ESL的降低。而且,也可以实现层叠电容器C1的更薄型化。由于连接部11b的长度L11b和连接部13b的长度L13b比内层部3A的厚度T3A大,所以与例如连接部11b的长度L11b和连接部13b的长度L13b为内层部3A的厚度T3A以下的层叠电容器相比,在层叠电容器C1中,可以抑制ESR变高及ESL增大。
连接部11b的长度L11b比间隔G11b1和间隔G11b2的合计值小。连接部13b的长度L13b比间隔G13b1和间隔G13b2的合计值小。由此,镀敷液难以更进一步到达连接部11b、13b的露出端。在层叠电容器C1中,可以进一步抑制镀敷液向素体2内的浸入。
素体2的第一方向D1的长度比连接部11b的长度L11b小,且比连接部13b的长度L13b小。素体2的第一方向D1的长度比各间隔G13b1、G13b2、G11b1、G11b2小。因此,可以实现层叠电容器C1的更薄型化。另外,在层叠电容器C1中,可以实现ESL的进一步降低,并且可以进一步抑制ESR变高。
本实施方式中,素体2的第三方向D3的长度比素体2的第二方向D2的长度长。即,素体2的第二方向D2的长度比素体2的第三方向D3的长度短。由此,由于层叠电容器C1的电流路径更短,所以在层叠电容器C1中,可以进一步实现ESL的降低。
在本实施方式中,第一及第二端子电极5、7分别具有第一电极层21、第二电极层23、及第三电极层25。第一及第二内部电极11、13与作为烧结导体层的第一电极层21连接,因此,第一及第二内部电极11、13和第一电极层21可靠地接触。由于第三电极层25含有Cu或Au,所以可以进一步确保形成于基板上的配线和第一及第二端子电极5、7的连接性。第二电极层23在形成第三电极层25时,抑制第一电极层21被镀敷液损伤。因此,可以抑制层叠电容器Cl的绝缘电阻劣化。
第三电极层25为镀Cu层,在第三电极层25的表面形成有由Cu构成的突起25a。如后述,层叠电容器C1在配置于基板的收容部之后,在收容部充填树脂,由此被内置于基板。通过突起25a,在第三电极层25的表面形成凹凸。在第三电极层25形成有突起25a的结构中,与未形成突起25a的结构相比,第三电极层25的表面积大,且可以通过上述凹凸进行第三电极层25和树脂的啮合。因此,在将层叠电容器C1内置于基板时,可以提高第三电极层25和树脂的紧密附着性。
如图9所示,连接部11b的长度L11b也可以比各间隔G11b1、G11b2小。连接部13b的长度L13b也可以比各间隔G13b1、G13b2小。该情况下,镀敷液更难以到达连接部11b、13b的露出端,可以进一步抑制镀敷液向素体2内的浸入。
各主电极部11a、13a的长度L11a、L13a也可以与各连接部11b、13b的长度L11b、L13b相同。该情况下,由于主电极部11a、13a的尺寸(面积)减小,所以为确保所希望的静电容,需要增加内部电极11、13的层叠数。如果内部电极11、13的层叠数增加,则素体2的第一方向D1的长度、即素体2的高度变高。内部电极11、13的层叠数的增加阻碍层叠电容器C1的薄型化。但是,在本实施方式中,由于各主电极部11a、13a的长度L11a、L13a比各连接部11b、13b的长度L11b、L13b大,所以不会阻碍层叠电容器C1的薄型化。
如图10~图12所示,层叠电容器C1被埋入安装于基板31。层叠电容器C1内置于基板31。图10~图12是用于说明本实施方式的层叠电容器的安装构造的图。
基板31通过层叠多个绝缘层33而构成。绝缘层33由陶瓷或树脂等绝缘性材料构成,通过粘接等而相互一体化。
层叠电容器C1被配置在形成于基板31的收容部31a。层叠电容器C1通过充填于收容部31a的树脂34而固定于基板31上。层叠电容器C1被埋入基板31内。层叠电容器C1通过通孔导体45、47与配置于基板31的表面的电极35、37电连接。第一端子电极5(电极部分5a)通过通孔导体45与电极35电连接。第二端子电极7(电极部分7a)通过通孔导体47与电极37电连接。
通孔导体45、47通过使导电性金属(例如Cu或Au等)在形成于基板31的贯通孔内成长而形成。导电性金属的成长例如通过无电解镀敷而实现。贯通孔以从基板31的表面侧达到层叠电容器C1的第一及第二端子电极5、7的电极部分5a、7a的方式形成。贯通孔例如通过激光加工而形成。
第一及第二端子电极5、7在电极部分5a、7a的两端部侧的区域确保电极面积。因此,能够可靠地连接第一及第二端子电极5、7(电极部分5a、7a)和通孔导体45、47。
在层叠电容器C1,电极部分5a、7a具有作为镀敷层的第三电极层25。因此,能够可靠地连接形成于贯通孔的通孔导体45、47和电极部分5a、7a。在通过镀敷而形成通孔导体45、47的情况下,通孔导体45、47和电极部分5a、7a更可靠地连接。
其次,参照图13~图16说明本实施方式的变形例的层叠电容器C2的结构。图13是表示本变形例的层叠电容器的立体图。图14~图16是用于说明本变形例的层叠电容器的截面结构的图。
层叠电容器C2具备素体2、第一端子电极5及第二端子电极7、多个第一内部电极11、多个第二内部电极13。
层叠电容器C2与层叠电容器C1相比,素体2的第一方向D1的长度、即素体2的高度方向的长度小。本变形例中,素体2的第一方向Dl的长度比第一端子电极5和第二端子电极7的第二方向D2上的间隔小。即,素体2的第一方向D1的长度比间隔G1小。因此,本变形例中,可实现层叠电容器C2的更薄型化,并且可实现ESL的进一步降低。
各外层部3B、3C的厚度T3B、T3C比各电极部分5a、5b、7a、7b的第一方向D1的厚度TE小。由此,本变形例中,可以实现层叠电容器C2的更薄型化。
如上述,在将层叠电容器C2内置于基板后,通过激光加工,在基板上形成到达第一端子电极5及第二端子电极7的贯通孔。对第一端子电极5及第二端子电极7照射激光,可能会对第一端子电极5及第二端子电极7带来损伤。但是,由于各电极部分5a、5b、7a、7b的第一方向D1的厚度TE比各外层部3B、3c的厚度T3B、T3C大,所以在本变形例中,可以将激光照射带来的损伤的影响抑制得极低。
以上,对本发明的实施方式进行了说明,但本发明未必限于上述的实施方式,在不脱离其宗旨的范围内可以进行各种变更。
第一及第二端子电极5、7不需要具有电极部分5a、7a和电极部分5b、7b。第一及第二端子电极5、7只要具有电极部分5a、7a和电极部分5b、7b的至少一电极部分作为与形成于基板的配线连接的电极部分即可。
图10~图12中,将层叠电容器C1埋入安装于基板31,但也可以将层叠电容器C2埋入安装于基板31。

Claims (9)

1.一种层叠电容器,其具备:
呈长方体形状的素体,其具有在第一方向相互相对的一对主面、在与所述第一方向正交的第二方向相互相对的一对第一侧面、在与所述第一及第二方向正交的第三方向相互相对的一对第二侧面;
分别有多个的第一及第二内部电极,其以在所述第一方向相互相对的方式交替配置于所述素体内;
第一端子电极,其配置于所述素体,与所述多个第一内部电极连接;
第二端子电极,其配置于所述素体,与所述多个第二内部电极连接,
所述素体具有所述多个第一内部电极和所述多个第二内部电极存在的内层部和以在所述第一方向夹持所述内层部的方式存在的一对外层部,
所述素体的所述第一方向的长度比所述素体的所述第二方向的长度小,且比所述素体的所述第三方向的长度小,
所述第一端子电极具有配置于所述主面的第一电极部分、和配置于一个所述第一侧面的第二电极部分,
所述第二端子电极具有配置于所述主面的第三电极部分和配置于另一个所述第一侧面的第四电极部分,所述第三电极部分在所述主面上在所述第二方向上与所述第一电极部分分开,
各所述第一内部电极具有第一主电极部、和连接所述第一主电极部与所述第二电极部分的第一连接部,所述第一连接部在所述一个第一侧面露出,
各所述第二内部电极具有第二主电极部、和连接所述第二主电极部与所述第四电极部分的第二连接部,所述第二主电极部在所述第一方向与所述第一主电极部相对,所述第二连接部在所述另一个第一侧面露出,
所述第一连接部的所述第三方向的长度比所述第一主电极部的所述第三方向的长度小,
所述第二连接部的所述第三方向的长度比所述第二主电极部的所述第三方向的长度小,
所述内层部的所述第一方向的厚度比所述第一连接部的所述第三方向的长度及所述第二连接部的所述第三方向的长度的各长度小,且比所述第三方向上的所述第二侧面至所述第一连接部的间隔及所述第三方向上的所述第二侧面至所述第二连接部的间隔的各间隔小。
2.根据权利要求1所述的层叠电容器,其中,
所述第一连接部的所述第三方向的长度比所述第三方向上的一个所述第二侧面至所述第一连接部的间隔和所述第三方向上的另一个所述第二侧面至所述第一连接部的問隔的合计值小,
所述第二连接部的所述第三方向的长度比所述第三方向上的一个所述第二侧面至所述第二连接部的间隔和所述第三方向上的另一所述第二侧面至所述第二连接部的间隔的合计值小。
3.根据权利要求2所述的层叠电容器,其中,
所述第一连接部的所述第三方向的长度比所述第三方向上的所述第二侧面至所述第一连接部的间隔小,
所述第二连接部的所述第三方向的长度比所述第三方向上的所述第二侧面至所述第二连接部的间隔小。
4.根据权利要求1~3中任一项所述的层叠电容器,其中,
所述素体的所述第一方向的长度比所述第一连接部的所述第三方向的长度及所述第二连接部的所述第三方向的长度的各长度小,且比所述第三方向上的所述第二侧面至所述第一连接部的间隔及所述第三方向上的所述第二侧面至所述第二连接部的间隔的各间隔小。
5.根据权利要求1~4中任一项所述的层叠电容器,其中,
所述素体的所述第一方向的长度比所述第二方向上的所述第一电极部分和所述第三电极部分的间隔小。
6.根据权利要求1~5中任一项所述的层叠电容器,其中,
所述素体的所述第三方向的长度比所述素体的所述第二方向的长度大。
7.根据权利要求1~6中任一项所述的层叠电容器,其中,
所述第一端子电极和所述第二端子电极分别具有形成于所述素体的烧结导体层、形成于所述烧结导体层的第一镀敷层、形成于所述第一镀敷层的第二镀敷层,
所述烧结导体层含有Cu或Ni,
所述第一镀敷层含有Ni或Sn,
所述第二镀敷层含有Cu或Au。
8.根据权利要求7所述的层叠电容器,其中,
所述第二镀敷层为镀Cu层,
在所述镀Cu层的表面形成有由Cu构成的突起。
9.根据权利要求1~8中任一项所述的层叠电容器,其中,
各所述外层部的所述第一方向的厚度比所述第一电极部分的所述第一方向的厚度小,且比所述第三电极部分的所述第一方向的厚度小。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019176109A (ja) * 2018-03-29 2019-10-10 太陽誘電株式会社 受動部品及び電子機器
US10957488B2 (en) * 2018-04-20 2021-03-23 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic electronic component
JP2022032641A (ja) * 2020-08-13 2022-02-25 株式会社村田製作所 部品内蔵基板
JP2023135456A (ja) * 2022-03-15 2023-09-28 株式会社村田製作所 積層セラミックコンデンサ

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1841592A (zh) * 2005-03-31 2006-10-04 Tdk株式会社 叠层电容器
CN101034622A (zh) * 2006-03-10 2007-09-12 Tdk株式会社 层叠陶瓷电容器
CN101154503A (zh) * 2006-09-29 2008-04-02 Tdk株式会社 叠层电容器
JP2008091400A (ja) * 2006-09-29 2008-04-17 Tdk Corp 積層セラミックコンデンサ及びその製造方法
US20090154055A1 (en) * 2007-12-17 2009-06-18 Murata Manufacturing Co., Ltd. Multilayer capacitor
CN104064353A (zh) * 2013-03-19 2014-09-24 太阳诱电株式会社 低背型积层陶瓷电容器

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09148174A (ja) * 1995-11-24 1997-06-06 Rohm Co Ltd 積層セラミックコンデンサの構造
JP3199616B2 (ja) 1995-11-29 2001-08-20 京セラ株式会社 セラミックコンデンサ
JP3879605B2 (ja) * 2002-07-09 2007-02-14 株式会社村田製作所 積層セラミックコンデンサ及びその製造方法
WO2006022258A1 (ja) * 2004-08-27 2006-03-02 Murata Manufacturing Co., Ltd. 積層セラミックコンデンサおよびその等価直列抵抗調整方法
EP2065908B1 (en) * 2006-09-22 2018-09-12 Murata Manufacturing Co. Ltd. Laminated ceramic capacitor
JP4591537B2 (ja) * 2007-06-08 2010-12-01 株式会社村田製作所 積層セラミック電子部品
JP5315796B2 (ja) * 2007-06-18 2013-10-16 株式会社村田製作所 積層セラミックコンデンサ
JP4591530B2 (ja) * 2007-06-27 2010-12-01 株式会社村田製作所 積層セラミックコンデンサ
JP5324247B2 (ja) * 2009-02-09 2013-10-23 日本特殊陶業株式会社 積層セラミックコンデンサ
JP2011165935A (ja) * 2010-02-10 2011-08-25 Tdk Corp 積層電子部品
JP5718594B2 (ja) * 2010-07-22 2015-05-13 日本特殊陶業株式会社 積層コンデンサ、及び配線基板
KR101197787B1 (ko) * 2010-10-29 2012-11-05 삼성전기주식회사 적층형 세라믹 캐패시터 및 이의 제조방법
KR20120058128A (ko) * 2010-11-29 2012-06-07 삼성전기주식회사 적층 세라믹 캐패시터
KR101300359B1 (ko) * 2011-11-02 2013-08-28 삼성전기주식회사 적층 세라믹 전자부품 및 그 제조방법
KR20130063234A (ko) * 2011-12-06 2013-06-14 삼성전기주식회사 적층 세라믹 전자 부품
KR102029469B1 (ko) * 2012-02-17 2019-10-07 삼성전기주식회사 적층 세라믹 전자 부품 및 그 제조 방법
JP5910533B2 (ja) * 2012-05-08 2016-04-27 株式会社村田製作所 電子部品、電子部品内蔵基板及び電子部品の製造方法
KR101452079B1 (ko) * 2012-12-28 2014-10-16 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
JP6112027B2 (ja) * 2013-03-26 2017-04-12 株式会社村田製作所 セラミック電子部品及びセラミック電子部品内蔵配線基板
KR101823174B1 (ko) * 2013-06-14 2018-01-29 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101499721B1 (ko) * 2013-08-09 2015-03-06 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
KR101452131B1 (ko) * 2013-08-30 2014-10-16 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1841592A (zh) * 2005-03-31 2006-10-04 Tdk株式会社 叠层电容器
CN101034622A (zh) * 2006-03-10 2007-09-12 Tdk株式会社 层叠陶瓷电容器
CN101154503A (zh) * 2006-09-29 2008-04-02 Tdk株式会社 叠层电容器
JP2008091400A (ja) * 2006-09-29 2008-04-17 Tdk Corp 積層セラミックコンデンサ及びその製造方法
US20090154055A1 (en) * 2007-12-17 2009-06-18 Murata Manufacturing Co., Ltd. Multilayer capacitor
CN104064353A (zh) * 2013-03-19 2014-09-24 太阳诱电株式会社 低背型积层陶瓷电容器

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Publication number Publication date
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