JP2016149427A - 積層インピーダンス素子及び積層インピーダンス素子の製造方法 - Google Patents
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【課題】直流重畳特性の向上とノイズ吸収効果との両立を図ることが可能な積層インピーダンス素子及び積層インピーダンス素子の製造方法を提供する。【解決手段】積層インピーダンス素子は、磁性フェライトを含有する複数の磁性体層9が積層されてなる素体2と、複数の磁性体層9のうち隣り合う一対の磁性体層9間において、素体2の二側面間を延びている内部導体3と、を備えている。素体2には、磁性体層9の透磁率よりも低い透磁率を有する低透磁率領域21a,21b,21cが、内部導体3の一部のみと接し、かつ、素体2の側面に達しているように配置されている。【選択図】図4
Description
本発明は、積層インピーダンス素子及び積層インピーダンス素子の製造方法に関する。
磁性フェライトを含有する複数の磁性体層が積層されてなる素体と、素体の同一層内において、素体の二側面間を延びている内部導体と、を備えている積層インピーダンス素子(積層ビーズインダクタ)が知られている(たとえば、特許文献1参照)。
積層インピーダンス素子において、直流重畳特性の向上のために、磁性体層の透磁率よりも低い透磁率を有する低透磁率領域が内部導体に接している構成を採用することが考えられる。低透磁率領域は、磁気ギャップとして機能する。このため、たとえば、磁性体層の全面にわたって低透磁率領域が配置されていると、積層インピーダンス素子は開磁路構造となり、直流重畳特性が向上する。
しかしながら、低透磁率領域が素体に存在していると、ノイズ吸収効果に関し、以下の問題点が生じることが判明した。
積層インピーダンス素子のインピーダンス(Z)は、リアクタンス(X)成分とレジスタンス(R)成分との合成抵抗として表される。積層インピーダンス素子のインピーダンスの周波数特性は、リアクタンス成分とレジスタンス成分とが等しくなる周波数(R−Xクロスポイント)よりも低周波領域ではリアクタンス成分が支配的であり、R−Xクロスポイントよりも高周波領域ではレジスタンス成分が支配的である。レジスタンス成分は、ノイズのエネルギーを熱に変換することで、ノイズを吸収する。すなわち、積層インピーダンス素子では、R−Xクロスポイントよりも高周波領域でノイズ吸収効果が得られる。
素体に低透磁率領域が存在していると、積層インピーダンス素子の実効透磁率が低下してしまう。このため、R−Xクロスポイントが高周波側にシフトし、ノイズ吸収効果が得られる周波数帯域が狭くなってしまう。たとえば、磁性体層の全面にわたって低透磁率領域が配置されていると、実効透磁率が大きく低下し、R−Xクロスポイントがより高周波側にシフトしてしまう。
本発明は、直流重畳特性の向上とノイズ吸収効果との両立を図ることが可能な積層インピーダンス素子及び積層インピーダンス素子の製造方法を提供することを目的とする。
本発明に係る積層インピーダンス素子は、磁性フェライトを含有する複数の磁性体層が積層されてなる素体と、複数の磁性体層のうち隣り合う一対の磁性体層間において、素体の二側面間を延びている内部導体と、を備え、素体には、磁性体層の透磁率よりも低い透磁率を有する低透磁率領域が、内部導体の一部のみと接し、かつ、素体の側面に達しているように配置されている。
本発明に係る積層インピーダンス素子では、低透磁率領域は、内部導体の一部のみと接し、かつ、素体の側面に達しているように配置されている。これにより、内部導体の長さ方向において、部分的ではあるが、内部導体から素体の側面に達する磁気ギャップが形成される。この結果、磁気飽和の発生が抑制され、直流重畳特性を向上することができる。
低透磁率領域は、内部導体の一部のみと接しているので、たとえば、磁性体層の全面にわたって低透磁率領域が配置されている構成に比して、積層インピーダンス素子の実効透磁率の低下が抑制される。したがって、R−Xクロスポイントの高周波側へのシフトが抑制され、ノイズ吸収効果が得られる周波数帯域が狭くなるのを抑制することができる。
低透磁率領域は、複数の磁性体が積層されている方向で内部導体と接していてもよい。この場合、低透磁率領域と内部導体の一部とが確実に接するので、内部導体から素体の側面に達する磁気ギャップを確実に形成することができる。
素体は、直方体形状を呈し、内部導体は、一対の側面が対向している第一方向に沿うように延びている導体部分を有し、低透磁率領域は、導体部分と接していると共に、一対の側面を連結するように延びている側面に達していてもよい。この場合、一対の側面を連結するように延びている側面に達している低透磁率領域を容易に配置することができる。
素体は、直方体形状を呈し、内部導体は、素体の一側面に露出している一端を有する第一導体部分と、一側面に対向する側面に露出している一端を有する第二導体部分と、第一導体部分の他端に接続されている一端を有し、第一導体部分と交差する方向に延びている第三導体部分と、第二導体部分の他端に接続されている一端を有し、第三導体部分が延びている方向に延びている第四導体部分と、第三導体部分の他端と第四導体部分の他端とに接続されている第五導体部分と、を有していてもよい。この場合、内部導体の長さが、たとえば、内部導体が直線状である構成に比して、長くなるため、インダクタンスが高くなる。この結果、インピーダンスを高めることできる。
低透磁率領域は、第一導体部分、第二導体部分、及び第五導体部分のうち少なくとも一つの導体部分と接していると共に、第一導体部分の一端が露出している側面と第二導体部分の一端が露出している側面とを連結するように延びている側面に達していてもよい。この場合、第一及び第二導体部分の一端がそれぞれ露出している側面を連結するように延びている側面と、低透磁率領域が接している導体領域との間隔が短く設定され易い。当該間隔が短いと、低透磁率領域のサイズが小さくなり、R−Xクロスポイントの高周波側へのシフトがより一層抑制される。この結果、ノイズ吸収効果が得られる周波数帯域が狭くなるのをより一層抑制することができる。
本発明に係る積層インピーダンス素子の製造方法は、磁性フェライトを含有する複数の磁性体層が積層されてなる素体と、複数の磁性体層のうち隣り合う一対の磁性体層間において、素体の二側面間を延びている内部導体と、を備える積層インピーダンス素子の製造方法であって、磁性フェライトを含有し、積層された複数の磁性体グリーン層と、内部導体となる導電性ペースト膜と、導電性ペースト膜の一部のみと接し、かつ、一部が露出している非磁性体ペースト膜と、を備える積層体を準備する工程と、積層体を焼成する工程と、を含んでいる。
本発明に係る積層インピーダンス素子の製造方法では、非磁性体ペースト膜によって、磁性体グリーン層から形成される磁性体層の透磁率よりも低い透磁率を有する低透磁率領域が形成される。非磁性体ペースト膜は、積層体から露出しているので、積層体から得られる素体の外表面(たとえば、側面)に低透磁率領域が達する。したがって、本製造方法によれば、上述した素体及び内部導体を備えると共に、低透磁率領域が、内部導体の一部のみと接し、かつ、素体の外表面に達しているように配置されている積層インピーダンス素子を得ることができる。
積層体が焼成される際、磁性体グリーン層の焼結収縮率(焼結時の体積変化率)と導電性ペースト膜の焼結収縮率との差により、磁性体層に内部応力が生じる。一般には、導電性ペースト膜の焼結収縮率が磁性体グリーン層の焼結収縮率よりも大きいために、磁性体層が内部導体に引っ張られる方向に内部応力が生じる。この内部応力により、磁性体層の実効透磁率が低下し、R−Xクロスポイントが高周波側にシフトするおそれがある。
本製造方法では、導電性ペースト膜における非磁性体ペースト膜が接している部分は、磁性体グリーン層に接することはないため、積層体が焼成される際に生じる内部応力が低減される。したがって、磁性体層の実効透磁率の低下が抑制され、R−Xクロスポイントの高周波側へのシフトを抑制することができる。
積層体を準備する工程では、導電性ペースト膜と非磁性体ペースト膜とを積層してもよい。この場合、非磁性体ペースト膜と導電性ペースト膜の一部とが確実に接するので、得られた積層インピーダンス素子において、内部導体から素体の側面に達する磁気ギャップを確実に形成することができる。非磁性体ペースト膜と導電性ペースト膜とを同じ層に位置させて互いに接触させるよりも、非磁性体ペースト膜と導電性ペースト膜との接触面積を大きく設定し、導電性ペースト膜と磁性体グリーン層との接触面積を小さくすることが可能である。これにより、磁性体層に生じる上記内部応力を更に低減することができる。
磁性体グリーン層の焼結収縮率は、導電性ペースト膜の焼結収縮率よりも小さく、非磁性体ペースト膜の焼結収縮率は、磁性体グリーン層の焼結収縮率よりも小さくてもよい。この場合、磁性体層に生じる上記内部応力をより一層低減することができる。
本発明によれば、直流重畳特性の向上とノイズ吸収効果との両立を図ることが可能な積層インピーダンス素子及び積層インピーダンス素子の製造方法を提供することができる。
以下、添付図面を参照して、本発明の実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
図1〜図4を参照して、本実施形態に係る積層インピーダンス素子1の構成を説明する。図1は、本実施形態に係る積層インピーダンス素子を示す斜視図である。図2は、図1におけるII−II線に沿った断面構成を説明するための図である。図3は、素体の構成を示す分解斜視図である。図4は、内部導体及び低透磁率領域を示す平面図である。
積層インピーダンス素子1は、図1〜図3に示されるように、素体2と、素体2内に配置されている内部導体3と、素体2の両端部にそれぞれ配置された一対の端子電極4,5と、を備えている。直方体形状には、角部及び稜線部が面取りされている直方体の形状、及び、角部及び稜線部が丸められている直方体の形状が含まれる。積層インピーダンス素子1は、いわゆる積層チップビーズである。
素体2は、直方体形状を呈しており、その外表面として、互いに対向している略長方形状の一対の主面2a,2bと、互いに対向している一対の第一側面2c,2dと、互いに対向している一対の第二側面2e,2fと、を有している。一対の第二側面2e,2fが対向している方向が第一方向D1であり、一対の第一側面2c,2dが対向している方向が第二方向D2である。本実施形態では、第一方向D1は、素体2の長手方向である。第二方向D2は、素体2の幅方向であり、第一方向D1と直交している。第一方向D1と第二方向D2とは、一対の主面2a,2bが対向している方向(以下、「一対の主面2a,2bの対向方向」と称する。)と直交している。
一対の第一側面2c,2dは、一対の主面2a,2bの間を連結するように一対の主面2a,2bの対向方向に延びている。一対の第一側面2c,2dは、第一方向D1(一対の主面2a,2bの長辺方向)にも延びている。一対の第二側面2e,2fは、一対の主面2a,2bの間を連結するように一対の主面2a,2bの対向方向に延びている。一対の第二側面2e,2fは、第二方向D2(一対の主面2a,2bの短辺方向)にも延びている。
素体2は、図3に示されるように、一対の主面2a,2bの対向方向に複数の磁性体層9が積層されて構成されている。素体2では、複数の磁性体層9が積層されている方向(以下、「磁性体層9の積層方向」と称する。)が、一対の主面2a,2bの対向方向と一致する。各磁性体層9は、磁性フェライト(たとえば、Ni−Cu−Zn系フェライト、Ni−Cu−Zn−Mg系フェライト、Cu−Zn系フェライト、又はNi−Cu系フェライトなど)を含む磁性体グリーン層の焼結体から構成される。すなわち、各磁性体層9は、磁性フェライトを含有している。実際の素体2では、各磁性体層9は、各磁性体層9の間の境界が視認できない程度に一体化されている。
内部導体3は、複数の磁性体層9のうち隣り合う一対の磁性体層9間において、素体2の二側面間を延びている。本実施形態では、内部導体3は、一対の第二側面2e,2fの間を延びている。内部導体3は、図4に示されるように、第一導体部分11、第二導体部分13、第三導体部分15、第四導体部分17、及び第五導体部分19を有している。第一導体部分11、第二導体部分13、第三導体部分15、第四導体部分17、及び第五導体部分19は、複数の磁性体層9のうち隣り合う一対の磁性体層9間に位置している。
内部導体3(第一導体部分11、第二導体部分13、第三導体部分15、第四導体部分17、及び第五導体部分19)は、積層型の電子部品として通常用いられる導電性材料(たとえば、銀、銅、又はニッケルなど)からなる。内部導体3は、上記導電性材料を含む導電性ペーストからなる膜(導電性ペースト膜)の焼結体として構成される。
第一導体部分11は、素体の第二側面2eに露出している一端と、素体2内に位置している他端とを有している。第一導体部分11は、第一方向D1に沿うように延びている。第一導体部分11は、第二方向D2において、素体2の第二方向D2での中央よりも第一側面2d寄りに位置している。
第二導体部分13は、素体の第二側面2fに露出している一端と、素体2内に位置している他端とを有している。第二導体部分13は、第一導体部分11と同様に、第一方向D1に沿うように延びている。第二導体部分13は、第二方向D2において、素体2の第二方向D2での中央よりも第一側面2d寄りに位置している。
第三導体部分15は、第一導体部分11の他端に接続されている一端と、素体2内に位置している他端とを有している。第三導体部分15は、第一導体部分11と交差する方向に延びている。本実施形態では、第三導体部分15は、第二方向D2に沿うように延びている。
第四導体部分17は、第二導体部分13の他端に接続されている一端と、素体2内に位置している他端とを有している。第四導体部分17は、第二導体部分13と交差する方向に延びている。本実施形態では、第四導体部分17は、第三導体部分15と同様に、第二方向D2に沿うように延びている。
第五導体部分19は、第三導体部分15の他端と第四導体部分17の他端とに接続されている。すなわち、第五導体部分19は、第三導体部分15の他端に接続されている一端と、第四導体部分17の他端に接続されている他端とを有している。第五導体部分19は、第一方向D1に沿うように延びている。第五導体部分19は、第二方向D2において、素体2の第二方向D2での中央よりも第一側面2c寄りに位置している。
端子電極4,5は、素体2の第二側面2e,2fの全面を覆い、かつ、第二側面2e,2fと隣り合う一対の主面2a,2b及び一対の第一側面2c,2dの一部を覆うように形成されている。すなわち、端子電極4は、五つの面2a,2b,2c,2d,2eに形成され、端子電極4は、五つの面2a,2b,2c,2d,2fに形成されている。
端子電極4は、第一方向D1に見て、素体2における第二側面2e側の端部に位置している。端子電極4は、素体2の第二側面2eの全面を覆い、かつ、第二側面2eと隣り合う一対の主面2a,2b及び一対の第一側面2c,2dの一部を覆うように形成されている。すなわち、端子電極4は、五つの面2a,2b,2c,2d,2eに形成されている。
端子電極5は、第一方向D1に見て、素体2における第二側面2f側の端部に位置している。端子電極5は、素体2の第二側面2fの全面を覆い、かつ、第二側面2fと隣り合う一対の主面2a,2b及び一対の第一側面2c,2dの一部を覆うように形成されている。すなわち、端子電極4は、五つの面2a,2b,2c,2d,2fに形成されている。
端子電極4は、第一導体部分11の一端の第二側面2eに露出した部分をすべて覆っており、第一導体部分11の一端と直接的に接続されている。端子電極5は、第二導体部分13の一端の第二側面2fに露出した部分をすべて覆っており、第二導体部分13の一端と直接的に接続されている。これにより、内部導体3は、端子電極4と端子電極5とに電気的に接続される。
端子電極4,5は、導電性金属粉末及びガラスフリットなどを含む導電性ペーストを素体2の外表面に付与し、焼き付けることによって形成されている。端子電極4,5の上にめっき層が形成されていてもよい。
素体2には、図2〜図4に示されるように、複数の低透磁率領域21a,21b,21cが配置されている。各低透磁率領域21a,21b,21cは、磁性体層9の透磁率よりも低い透磁率を有している。本実施形態では、各低透磁率領域21a,21b,21cは、非磁性材料を含有している。非磁性材料としては、たとえば、非磁性フェライト、誘電体セラミック、又はガラスセラミックなどが挙げられる。各低透磁率領域21a,21b,21cは、その透磁率が磁性体層9よりも透磁率が低いのであれば、磁性フェライトを含有していてもよい。各低透磁率領域21a,21b,21cの透磁率は、同じでなくてもよい。
磁性体層9と低透磁率領域21a,21b,21cとの間で、成分の拡散が生じていることがある。この場合、実際の素体2では、磁性体層9と低透磁率領域21a,21b,21cとの間の境界は、必ずしも明確ではなく、視認できないことがある。本実施形態においては、磁性体層9と低透磁率領域21a,21b,21cとの位置関係を説明する上で、磁性体層9と低透磁率領域21a,21b,21cとの間の境界を明確に図示している。
低透磁率領域21a,21b,21cは、内部導体3の一部のみと接している。本実施形態では、低透磁率領域21a,21b,21cは、一対の主面2a,2bの対向方向(磁性体層9の積層方向)で内部導体3の一部と接している。具体的には、低透磁率領域21aは、一対の主面2a,2bの対向方向で第一導体部分11と接している。低透磁率領域21bは、一対の主面2a,2bの対向方向で第二導体部分13と接している。低透磁率領域21cは、一対の主面2a,2bの対向方向で第五導体部分19と接している。低透磁率領域21a,21b,21cは、第三及び第四導体部分15,17と接していない。
低透磁率領域21a,21b,21cは、一対の主面2a,2bの対向方向から見て、矩形状を呈している。低透磁率領域21a,21bは、第一側面2dに達している。すなわち、低透磁率領域21a,21bの一部が、第一側面2dに露出している。低透磁率領域21cは、第一側面2cに達している。すなわち、低透磁率領域21cの一部が、第一側面2cに露出している。低透磁率領域21a,21bは、第一側面2cに達していない。低透磁率領域21cは、第一側面2dに達していない。
低透磁率領域21aは、一対の主面2a,2bの対向方向(磁性体層9の積層方向)から見て、第一導体部分11の幅方向(第二方向D2)全体にわたって重なるように位置している。低透磁率領域21bは、一対の主面2a,2bの対向方向から見て、第二導体部分13の幅方向(第二方向D2)全体にわたって重なるように位置している。低透磁率領域21cは、一対の主面2a,2bの対向方向から見て、第五導体部分19の幅方向(第二方向D2)全体にわたって重なるように位置している。
続いて、積層インピーダンス素子1の製造過程について説明する。
まず、積層された複数の磁性体グリーン層と、内部導体3となる導電性ペースト膜と、非磁性体ペースト膜と、を備える積層体を準備する(積層体準備工程)。磁性体グリーン層は、磁性フェライトを含有している。非磁性体ペースト膜は、上述した非磁性材料を含有する非磁性体ペーストからなる。非磁性体ペースト膜は、導電性ペースト膜の一部のみと接し、かつ、一部が積層体の外表面に露出している。
積層体は、印刷工法又はシート工法により得られた積層グリーン基板をチップ状に切断することにより得られる。得られた積層体をバレル研磨し、積層体の稜部を丸めてもよい。導電性ペースト膜は、たとえば、磁性体グリーン層に導電性ペーストを所定のパターンで印刷することにより形成できる。非磁性体ペースト膜は、たとえば、磁性体グリーン層に非磁性体ペーストを所定のパターンで印刷することにより形成できる。
積層グリーン基板を得る際に、導電性ペースト膜の一部と非磁性体ペースト膜とを積層することにより、非磁性体ペースト膜は、導電性ペースト膜の一部のみと接する。また、切断予定線を跨るように導電性ペースト膜を形成しておくことにより、積層グリーン基板を切断して得られる積層体において、導電性ペースト膜の一部が積層体の外表面に露出する。印刷工法又はシート工法は、本技術分野の当業者にとって周知であり、詳細な説明は省略する。
次に、積層体からバインダ樹脂を除去した後、バインダ樹脂が除去された積層体を焼成する(焼成工程)。この焼成により、素体2が得られる。すなわち、磁性体グリーン層から磁性体層9が形成され、導電性ペースト膜から内部導体3が形成され、非磁性体ペースト膜から低透磁率領域21a,21b,21cが形成される。磁性体グリーン層の焼結収縮率は、導電性ペースト膜の焼結収縮率よりも小さい。非磁性体ペースト膜の焼結収縮率は、磁性体グリーン層の焼結収縮率よりも小さい。
積層体を焼成した際に、磁性フェライトが低透磁率領域21a,21b,21cに拡散することがある。しかしながら、低透磁率領域21a,21b,21cは、非磁性体材料を含有しているため、磁性フェライトが低透磁率領域21a,21b,21cに拡散した場合でも、低透磁率領域21a,21b,21cの透磁率は磁性体層9の透磁率よりも小さい。
次に、素体2の外表面に導電性ペーストを付与して、熱処理を施すことにより導電性ペーストを素体2に焼付けて、端子電極4,5を形成する(端子電極形成工程)。導電性ペーストは、たとえばCuを主成分とする金属粉末にガラスフリット及び有機ビヒクルを混合したものを用いることができる。金属粉末は、Ni、Ag−Pd、又はAgを主成分とするものであってもよい。
導電性ペーストを焼き付けて形成した電極の上にめっきを施してもよい。めっきは、Ni、Sn、Ni−Sn合金、Sn−Ag合金、又はSn−Bi合金などの金属めっきを施すことができる。金属めっきは、たとえば、Ni層とNi層上に形成されたSn層とからなる2層構造などの2層以上が形成された複数層構造としてもよい。
これらの過程により、上述した積層インピーダンス素子1が得られる。
以上のように、本実施形態では、低透磁率領域21a,21b,21cは、内部導体3の一部のみと接し、かつ、第一側面2c,2dに達しているように配置されている。これにより、内部導体3の長さ方向において、部分的ではあるが、内部導体3から第一側面2c,2dに達する磁気ギャップが形成される。この結果、積層インピーダンス素子1にて、磁気飽和の発生が抑制され、直流重畳特性を向上することができる。
低透磁率領域21a,21b,21cは、内部導体3の一部のみと接しているので、たとえば、磁性体層9の全面にわたって低透磁率領域が配置されている構成に比して、積層インピーダンス素子1の実効透磁率の低下が抑制される。したがって、積層インピーダンス素子1では、R−Xクロスポイントの高周波側へのシフトが抑制され、ノイズ吸収効果が得られる周波数帯域が狭くなるのを抑制することができる。
低透磁率領域21a,21b,21cは、磁性体層9の積層方向で内部導体3と接しているので、低透磁率領域21a,21b,21cと内部導体3の一部とが確実に接する。これにより、積層インピーダンス素子1において、内部導体3から第一側面2c,2dに達する磁気ギャップを確実に形成することができる。
素体2は、直方体形状を呈し、内部導体3は、第一方向D1に沿うように延びている第一導体部分11、第二導体部分13、及び第五導体部分19と、第二方向D2に沿うように延びている第三導体部分15及び第四導体部分17と、を有している。これにより、内部導体3の長さが、たとえば、内部導体が直線状である構成に比して、長くなるため、積層インピーダンス素子1のインダクタンスが高くなる。この結果、積層インピーダンス素子1のインピーダンスを高めることできる。
低透磁率領域21a,21b,21cは、第一方向D1に沿うように延びている第一導体部分11、第二導体部分13、及び第五導体部分19と接していると共に、第一側面2c,2dに達している。これにより、積層インピーダンス素子1において、第一側面2c,2dに達している低透磁率領域21a,21b,21cを容易に配置することができる。また、第一側面2dと第一及び第二導体部分11,13との間隔並びに第一側面2cと第五導体部分19との間隔を短く設定することが可能である。これらの間隔が短いと、低透磁率領域21a,21b,21cのサイズが小さくなり、R−Xクロスポイントの高周波側へのシフトがより一層抑制される。この結果、積層インピーダンス素子1において、ノイズ吸収効果が得られる周波数帯域が狭くなるのをより一層抑制することができる。
本実施形態の製造過程では、非磁性体ペースト膜によって、低透磁率領域21a,21b,21cが形成される。非磁性体ペースト膜は、積層体から露出しているので、積層体から得られる素体2の外表面(第一側面2c,2d)に低透磁率領域21a,21b,21cが達する。したがって、本製造過程によれば、上述した素体2及び内部導体3を備えると共に、低透磁率領域21a,21b,21cが、内部導体3の一部のみと接し、かつ、第一側面2c,2dに達しているように配置されている積層インピーダンス素子1を得ることができる。
積層体が焼成される際、磁性体グリーン層の焼結収縮率と導電性ペースト膜の焼結収縮率との差により、磁性体層9が内部導体3に引っ張られる方向に、磁性体層9に内部応力が生じる。この内部応力により、磁性体層9の実効透磁率が低下し、R−Xクロスポイントが高周波側にシフトするおそれがある。
本製造過程では、導電性ペースト膜における非磁性体ペースト膜が接している部分は、磁性体グリーン層に接することはないため、積層体が焼成される際に生じる上記内部応力が低減される。したがって、得られた積層インピーダンス素子1において、磁性体層9の実効透磁率の低下が抑制され、R−Xクロスポイントの高周波側へのシフトを抑制することができる。
積層体を得る際に、導電性ペースト膜と非磁性体ペースト膜とは積層されるので、非磁性体ペースト膜と導電性ペースト膜の一部とが確実に接する。したがって、得られた積層インピーダンス素子1において、内部導体3から第一側面2c,2dに達する磁気ギャップを確実に形成することができる。非磁性体ペースト膜と導電性ペースト膜とを同じ層に位置させて互いに接触させるよりも、非磁性体ペースト膜と導電性ペースト膜との接触面積を大きく設定し、導電性ペースト膜と磁性体グリーン層との接触面積を小さくすることが可能である。これにより、磁性体層9に生じる上記内部応力を更に低減することができる。
磁性体グリーン層の焼結収縮率は、導電性ペースト膜の焼結収縮率よりも小さく、非磁性体ペースト膜の焼結収縮率は、磁性体グリーン層の焼結収縮率よりも小さい。これにより、磁性体層9に生じる上記内部応力をより一層低減することができる。
以上、本発明の実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。
低透磁率領域21a,21b,21cの第一方向D1の長さは、上述した実施形態に示された長さに限られない。たとえば、図5及び図6に示されるように、低透磁率領域21aは、第一導体部分11だけでなく、第一導体部分11と第三導体部分15との接続部分と接していてもよい。低透磁率領域21bは、第二導体部分13だけでなく、第二導体部分13と第四導体部分17との接続部分と接していてもよい。低透磁率領域21cは、第五導体部分19だけでなく、第五導体部分19と第三及び第四導体部分15,17との接続部分と接していてもよい。
図5及び図6に示された変形例では、低透磁率領域21a,21b,21cの第一方向D1の長さが、上述した実施形態に示された構成に比して大きい。これにより、直流重畳特性をより一層向上することができる。
第三導体部分15と第四導体部分17とは、図7に示されるように、低透磁率領域21a,21b,21cと同じ層に位置していてもよい。すなわち、内部導体3(第一導体部分11、第二導体部分13、第三導体部分15、第四導体部分17、及び第五導体部分19)は、複数の磁性体層9のうち隣り合う一対の磁性体層9間に位置していればよく、同じ層に位置している必要はない。図7では、第四導体部分17の図示が省略されている。
内部導体3の形状は、上述した実施形態に示された形状に限られない。たとえば、図8に示されるように、内部導体3は、第一方向D1に沿って直線状に延びていてもよい。本変形例においても、低透磁率領域21は、内部導体3の一部のみと接し、かつ、第一側面2dに達しているように配置されている。低透磁率領域21の第一方向D1での位置は、図8に示された位置に限られない。
内部導体3は、図9に示されるように、第一導体部分11、第二導体部分13、及び接続部分23を有していてもよい。接続部分23は、第一導体部分11の他端と第二導体部分13の他端とに接続されている。接続部分23は、第一及び第二導体部分11,13と交差する方向に延びている。本変形例では、接続部分23は、第二方向D2に沿うように延びている。接続部分23は、第一方向D1と第二方向D2とに交差する方向に沿うように延びていてもよい。
低透磁率領域21,21a,21b,21cは、一対の主面2a,2bの対向方向から見て、内部導体3の幅方向(第二方向D2)全体にわたって重なるように位置している必要はない。たとえば、低透磁率領域21,21a,21b,21cは、一対の主面2a,2bの対向方向から見て、内部導体3の幅方向での一部と重なるように位置していてもよい。
低透磁率領域21,21a,21b,21cは、磁性体層9の積層方向で内部導体3と接している必要はない。たとえば、低透磁率領域21,21a,21b,21cと内部導体3とが同じ層に位置し、低透磁率領域21,21a,21b,21cと内部導体3とが第二方向D2で接していてもよい。低透磁率領域21,21a,21b,21cと内部導体3と磁性体層9の積層方向で接している構成は、低透磁率領域21,21a,21b,21cと内部導体3とが第二方向D2で接している構成に比して、低透磁率領域21,21a,21b,21cと内部導体3との接触面積を大きく設定することができる。したがって、上述した磁性体層9に生じる内部応力を低減するためには、低透磁率領域21,21a,21b,21cは、第二方向D2で内部導体3と接しているよりも、磁性体層9の積層方向で内部導体3と接している方が好ましい。
内部導体3の数は、上述した実施形態及び変形例に示された数、すなわち一つに限られない。積層インピーダンス素子1は、複数の内部導体3を備えていてもよい。複数の内部導体3は、必ずしも同じ一対の磁性体層9の間に位置している必要はない。複数の内部導体3は、それぞれ異なる一対の磁性体層9の間に位置していてもよい。全ての内部導体3が、低透磁率領域21,21a,21b,21cと接している必要はない。少なくとも一つの内部導体3の一部が、低透磁率領域21,21a,21b,21cと接していればよい。
1…積層インピーダンス素子、2…素体、2c,2d…第一側面、2e,2f…第二側面、3…内部導体、9…磁性体層、11…第一導体部分、13…第二導体部分、15…第三導体部分、17…第四導体部分、19…第五導体部分、21,21a,21b,21c…低透磁率領域、D1…第一方向、D2…第二方向。
Claims (8)
- 磁性フェライトを含有する複数の磁性体層が積層されてなる素体と、
前記複数の磁性体層のうち隣り合う一対の磁性体層間において、前記素体の二側面間を延びている内部導体と、を備え、
前記素体には、前記磁性体層の透磁率よりも低い透磁率を有する低透磁率領域が、前記内部導体の一部のみと接し、かつ、前記素体の側面に達しているように配置されている、積層インピーダンス素子。 - 前記低透磁率領域は、前記複数の磁性体が積層されている方向で前記内部導体と接している、請求項1に記載の積層インピーダンス素子。
- 前記素体は、直方体形状を呈し、
前記内部導体は、前記一対の側面が対向している第一方向に沿うように延びている導体部分を有し、
前記低透磁率領域は、前記導体部分と接していると共に、前記一対の側面を連結するように延びている側面に達している、請求項1又は2に記載の積層インピーダンス素子。 - 前記素体は、直方体形状を呈し、
前記内部導体は、
前記素体の一側面に露出している一端を有する第一導体部分と、
前記一側面に対向する側面に露出している一端を有する第二導体部分と、
前記第一導体部分の他端に接続されている一端を有し、前記第一導体部分と交差する方向に延びている第三導体部分と、
前記第二導体部分の他端に接続されている一端を有し、前記第三導体部分が延びている方向に延びている第四導体部分と、
前記第三導体部分の他端と前記第四導体部分の他端とに接続されている第五導体部分と、を有している、請求項1又は2に記載の積層インピーダンス素子。 - 前記低透磁率領域は、前記第一導体部分、前記第二導体部分、及び前記第五導体部分のうち少なくとも一つの導体部分と接していると共に、前記第一導体部分の前記一端が露出している前記側面と前記第二導体部分の前記一端が露出している前記側面とを連結するように延びている側面に達している、請求項4に記載の積層インピーダンス素子。
- 磁性フェライトを含有する複数の磁性体層が積層されてなる素体と、前記複数の磁性体層のうち隣り合う一対の磁性体層間において、前記素体の二側面間を延びている内部導体と、を備える積層インピーダンス素子の製造方法であって、
磁性フェライトを含有し、積層された複数の磁性体グリーン層と、前記内部導体となる導電性ペースト膜と、前記導電性ペースト膜の一部のみと接し、かつ、一部が露出している非磁性体ペースト膜と、を備える積層体を準備する工程と、
前記積層体を焼成する工程と、を含んでいる、積層インピーダンス素子の製造方法。 - 前記積層体を準備する前記工程では、前記導電性ペースト膜と前記非磁性体ペースト膜とを積層する、請求項6に記載の積層インピーダンス素子の製造方法。
- 前記磁性体グリーン層の焼結収縮率は、前記導電性ペースト膜の焼結収縮率よりも小さく、
前記非磁性体ペースト膜の焼結収縮率は、前記磁性体グリーン層の焼結収縮率よりも小さい、請求項6又は7に記載の積層インピーダンス素子の製造方法。
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01139412U (ja) * | 1988-03-17 | 1989-09-22 | ||
JPH04130614A (ja) * | 1990-09-20 | 1992-05-01 | Taiyo Yuden Co Ltd | 積層チップ・インダクタの製造方法 |
JP2000021633A (ja) * | 1998-07-02 | 2000-01-21 | Murata Mfg Co Ltd | 積層型インダクタアレイ |
JP2004165440A (ja) * | 2002-11-13 | 2004-06-10 | Sumida Corporation | インダクタンス素子 |
JP2008204728A (ja) * | 2007-02-19 | 2008-09-04 | Tdk Corp | 導電性ペースト |
WO2013005482A1 (ja) * | 2011-07-06 | 2013-01-10 | 株式会社村田製作所 | 電子部品 |
JP2013125819A (ja) * | 2011-12-14 | 2013-06-24 | Murata Mfg Co Ltd | 積層型インダクタ素子およびその製造方法 |
WO2014069050A1 (ja) * | 2012-11-01 | 2014-05-08 | 株式会社村田製作所 | 積層型インダクタ素子 |
-
2015
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01139412U (ja) * | 1988-03-17 | 1989-09-22 | ||
JPH04130614A (ja) * | 1990-09-20 | 1992-05-01 | Taiyo Yuden Co Ltd | 積層チップ・インダクタの製造方法 |
JP2000021633A (ja) * | 1998-07-02 | 2000-01-21 | Murata Mfg Co Ltd | 積層型インダクタアレイ |
JP2004165440A (ja) * | 2002-11-13 | 2004-06-10 | Sumida Corporation | インダクタンス素子 |
JP2008204728A (ja) * | 2007-02-19 | 2008-09-04 | Tdk Corp | 導電性ペースト |
WO2013005482A1 (ja) * | 2011-07-06 | 2013-01-10 | 株式会社村田製作所 | 電子部品 |
JP2013125819A (ja) * | 2011-12-14 | 2013-06-24 | Murata Mfg Co Ltd | 積層型インダクタ素子およびその製造方法 |
WO2014069050A1 (ja) * | 2012-11-01 | 2014-05-08 | 株式会社村田製作所 | 積層型インダクタ素子 |
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