CN105825883A - 智能刷新器件 - Google Patents

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Abstract

一种智能刷新器件包括：地址控制块，被配置成判断特定的行地址是否为行锤地址，以及将第一行锤地址反相并且执行地址的加法/减法；修复控制块，被配置成判断行锤地址是否为修复地址，并且输出储存的修复地址作为第二修复控制信号；修复地址储存块，被配置成储存地址控制块的输出地址，并且输出储存的地址作为锁存地址；熔丝块，被配置成将表示与修复地址有关的信息的修复信号输出至修复控制块，并且根据锁存地址来输出译码信号；以及运算器，被配置成根据加法信号和减法信号来对译码信号进行加法和减法。

Description

智能刷新器件
相关申请的交叉引用
本申请要求2014年9月23日向韩国知识产权局提交的申请号为10-2014-0127063的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种智能刷新器件，且更具体而言，涉及一种用于检测修复地址并执行智能刷新的技术，由此改善刷新特性。
背景技术
通常，半导体存储器件包括若干存储器单元。随着处理技术的发展且因而集成度提高，存储器单元的数目逐步地增加。如果在存储器单元之中的任意一个中发生故障，相应的半导体存储器件都会误操作。因此，由于包括故障单元的半导体存储器件不能执行期望的操作，所以应当被丢弃。
此外，随着存储器的集成度增加，存储器中包括的多个字线之间的间隔减小。随着字线之间的间隔减小，相邻的字线之间的耦合效应增加。
每当数据被输入至存储器单元和从存储器单元中输出数据时，字线在激活状态和去激活状态之间触发。就这一点而言，如上所述随着相邻的字线之间的耦合效应增加，发生与频繁激活的字线相邻的字线耦接的存储器单元中的数据被破坏的现象。
这种现象被称作为字线干扰。由于字线干扰，发生了在存储器单元被刷新之前存储器单元中的数据被破坏的现象。
为了防止由于字线干扰而导致的数据退化，需要如下的方法：即检测激活次数大的字线，然后防止与检测出的字线相邻的字线电耦接的多个存储器单元中的数据退化。
发明内容
在一个实施例中，一种智能刷新器件可以包括：地址控制块，被配置成判断特定的行地址是否为行锤地址(rowhammeraddress)并储存，以及将第一行锤地址反相并执行地址的加法/减法。所述智能刷新器件还可以包括修复控制块，被配置成当第一智能刷新信号被激活时，判断行锤地址是否为修复地址并储存，以及当第二智能刷新信号被激活时，输出储存的修复地址作为第二修复控制信号。所述智能刷新器件还可以包括：修复地址储存块，被配置成当第一智能刷新信号被激活时储存地址控制块的输出地址，以及当第二修复控制信号被激活时输出储存的地址作为锁存地址。所述智能刷新器件还可以包括：熔丝块，被配置成将表示与修复地址有关的信息的修复信号输出至修复控制块，以及根据锁存地址来输出译码信号。所述智能刷新器件还可以包括：运算器，被配置成当第二修复控制信号被激活时，根据加法信号和减法信号来对译码信号进行加法或减法。
在一个实施例中，一种智能刷新器件可以包括：地址控制块，被配置成根据地址和智能刷新信号来产生行地址，以及将行地址输出至修复地址储存块和加法/减法信号发生块。所述智能刷新器件还可以包括：修复控制块，被配置成根据智能刷新信号、激活信号、存储体选择信号和修复信号来输出修复控制信号。所述智能刷新器件还可以包括：修复地址储存块，被配置成根据修复控制信号、激活信号和行地址来将锁存地址输出至熔丝块。另外，所述智能刷新器件还可以包括熔丝块，被配置成根据锁存地址来输出译码信号。
附图说明
图1是图示解释字线干扰现象的、在存储器中包括的单元阵列的一部分的图。
图2是图示根据一个实施例的智能刷新器件的一个实例的表示的配置图。
图3是图2中所示的智能刷新信号发生块的一个实例的表示的详细电路图。
图4是帮助解释图2和图3中所示的智能刷新信号的图的一个实例的表示。
图5是图示图2中所示的修复控制块的一个实例的表示的详细电路图。
图6是图示图2中所示的修复地址储存块的一个实例的表示的详细电路图。
图7是图示图2中所示的加法/减法信号发生块的一个实例的表示的详细电路图。
图8至图10是图示图2中所示的运算器的一个实例的表示的详细电路图。
图11是帮助解释根据一个实施例的智能刷新器件的操作的流程图的一个实例的表示。
图12和图13是帮助解释图11中的加法和减法操作的图的实例的表示。
图14图示了利用根据本发明的一个实施例的存储器控制器电路的系统的框图。
具体实施方式
在下文中，将参照附图、通过各种实施例来描述智能刷新器件。各种实施例针对一种能检测修复地址并且执行智能刷新的智能刷新器件，由此改善刷新特性。
图1是图示解释字线干扰现象的、在存储器中包括的单元阵列的一部分的图。
在图1中，WLL与具有大量激活次数的字线相对应，以及WLL-1和WLL+1与设置成相邻于字线WLL的字线(即，与具有大量激活次数的字线相邻的字线)相对应。
此外，CL表示与字线WLL耦接的存储器单元，CL-1表示与字线WLL-1耦接的存储器单元，以及CL+1表示与字线WLL+1耦接的存储器单元。相应的存储器单元CL、CL-1和CL+1包括单元晶体管TL、TL-1和TL+1以及单元电容器CAPL、CAPL-1和CAPL+1。
在图1中，当字线WLL被激活或去激活时，在字线WLL与相邻的字线WLL-1和WLL+1之间发生耦合现象。由于这个事实，随着相邻的字线WLL-1和WLL+1的电压增加或减小，对单元电容器CAPL-1和CAPL+1的电荷量产生影响。
因此，在字线WLL的激活频繁发生、并且字线WLL在激活状态和去激活状态之间触发的情况下，储存在存储器单元CL-1和CL+1所包括的单元晶体管CAPL-1和CAPL+1中的电荷量的变化增加，使得存储器单元CL-1和CL+1的数据可能退化。
此外，由于字线在激活状态和去激活状态之间触发时产生的电磁波将电子引入到与相邻的字线耦接的存储器单元的单元电容器，或者从与相邻的字线耦接的存储器单元的单元电容器中放电，因此数据可能被破坏。
参见图2，示出了图示根据一个实施例的智能刷新器件的一个实例的表示的配置图。
智能刷新器件包括：地址控制块100、加法器/减法器101、智能刷新信号发生块110、修复控制块120、修复地址储存块130、熔丝块140、加法/减法信号发生块150、运算器160和刷新控制块180。
地址控制块100根据输入至其的地址ADD和智能刷新信号SR_FLAG来产生行地址AX。地址控制块100还将行地址AX输出至修复地址储存块130和加法/减法信号发生块150。更具体地，地址控制块100与振荡器所产生的时钟同步地对特定的行地址ADD采样。
地址控制块100基于采样的地址来将与行地址AX<0>相对应的地址反相。行地址AX<0>与多个行地址<0:N>之中的第一行锤地址(rowhammer)相对应。
第一行锤地址的相邻字线被刷新。如果行地址AX<0>为逻辑“0”，则第一行锤地址变成N+1，以及如果行地址AX<0>为逻辑“1”，则第一行锤地址变成N-1。
智能刷新信号发生块110根据外部激活信号EXTACTP、刷新信号AREFP、PREFP和SREFP、以及标志信号RH_FLAG来输出智能刷新信号SR_FLAG。
刷新信号PREFP是由每存储体刷新命令产生的脉冲信号，刷新信号AREFP是由自动刷新命令产生的脉冲信号，以及刷新信号SREFP是由自我刷新命令产生的脉冲信号。
修复控制块120根据智能刷新信号SR_FLAG、激活信号ACTP、存储体选择信号BKSELP和修复信号RED_SUM来输出修复控制信号SR2ND_RED。
随着技术继续缩小并且相邻的字线之间的节距逐步地减小，可能由于行锤击(rowhammering)而引起数据的丢失和刷新特性的降低。行锤击意味着特定的行线被重复地激活和预充电，在与目标字线相邻且在目标字线之上或之下的字线中发生刷新故障，并且相邻字线的单元数据丢失。
为了应对这个问题，如果用户重复地激活和预充电特定地址的字线，则将重复激活的特定行线采样且储存在地址控制块100中。如果施加下一个刷新命令，则经由加法器/减法器101刷新与特定行线相邻且在特定行线之上和之下的字线N-1和N+1，这称作智能刷新。智能刷新信号SR_FLAG是用于执行这种智能刷新操作的标志信号。
在采样的行线是正常字线的情况下，可以经由加法器/减法器101来访问相邻的上部字线和下部字线。然而，在采样的行线是修复字线的情况下，上部字线和下部字线是用修复字线来代替的。因此，虽然N-1字线和N+1字线中的一个字线是可访问的，但是不可能物理地访问其他的字线。
在这些情况下，在采样地址表示修复字线的实施例中，修复控制块120对此进行检测，并且内部地刷新物理字线。
修复地址储存块130根据修复控制信号SR2ND_RED、修复控制信号1ST_RED、激活信号ACTP和行地址AX来将锁存地址AXD输出至熔丝块140。修复控制信号1ST_RED与第一修复控制信号相对应。另外，修复控制信号SR2ND_RED与第二修复控制信号相对应。这样的修复地址储存块130储存行地址AX，其中行地址AX是修复地址。
当第二智能刷新信号SR_FLAG(2ND)被激活时，刷新N+1字线或N-1字线。在第一行锤地址表示修复字线的情况下，激活修复控制信号SR2ND_RED，通过忽略第二行地址来选择储存的第一行地址，以及输出锁存地址AXD。
熔丝块140将表示与修复地址有关的信息的修复信号RED_SUM输出至修复控制块120。另外，熔丝块140输出与锁存地址AXD相对应的译码信号AX12B、AX34B和AX56B。译码信号AX12B是通过将行地址比特A1和A2译码而产生的信号。译码信号AX34B是通过将行地址比特A3和A4译码而产生的信号。译码信号AX56B是通过将行地址比特A5和A6译码而产生的信号。
加法/减法信号发生块150根据存储体激活信号BANKT和修复控制信号SR2ND_RED来将减法信号SUBT、加法信号ADDT和智能刷新命令信号SRT输出至运算器160。
运算器160根据减法信号SUBT、加法信号ADDT和智能刷新命令信号SRT而对译码信号AX12B、AX34B和AX56B执行加法或减法，并且输出地址AX12_PRE、AX34_PRE和AX56_PRE。如果作为第一行锤地址的行地址AX<0>为逻辑“0”，则对译码信号AX12B、AX34B和AX56B进行减法。相反地，如果行地址AX<0>为逻辑“1”，则对译码信号AX12B、AX34B和AX56B进行加法。
当第一智能刷新信号SR_FLAG(1ST)被激活时，刷新控制块180在行锤地址不是修复地址的情况下根据锁存地址AXD来执行刷新操作。当第二智能刷新信号SR_FLAG(2ND)被激活时，刷新控制块180在行锤地址是修复地址的情况下根据地址AX12_PRE、AX34_PRE和AX56_PRE来执行刷新操作。
参见图3，说明了图示图2中所示的智能刷新信号发生块110的一个实例的表示的详细电路图。
智能刷新信号发生块110包括多个或非门NOR1至NOR3、多个反相器IV1至IV5、PMOS晶体管P1和P2、以及NMOS晶体管N1。
或非门NOR1对外部激活信号EXTACTP和反相器IV1将标志信号RH_FLAG反相所产生的反相的标志信号进行或非、或者执行或非逻辑功能。或非门NOR2对刷新信号AREFP、PREFP和SREFP进行或非、或者执行或非逻辑功能。或非门NOR3对或非门NOR2的输出和反相器IV1将标志信号RH_FLAG反相所产生的反相的标志信号进行或非、或者执行或非逻辑功能。
PMOS晶体管P1和NMOS晶体管N1串联地电耦接在电源端子与接地端子之间。PMOS晶体管P1经由其栅极端子被施加有或非门NOR1的输出。另外，NMOS晶体管N1经由其栅极端子被施加有或非门NOR3的输出。
PMOS晶体管P2电耦接在电源端子与节点NODE1之间，并且经由其栅极端子被施加有加电信号PWRUP。以锁存结构电耦接的反相器IV2和IV3锁存节点NODE1的输出。反相器IV4和IV5将反相器IV2的输出非反相地延迟，并且输出智能刷新信号SR_FLAG。
在标志信号RH_FLAG是高电平、并且刷新信号AREFP、PREFP和SREFP中的至少任意一个处于高电平的情况下，这样的智能刷新信号发生块110激活并且输出智能刷新信号SR_FLAG。相反地，在智能刷新信号发生块110中，PMOS晶体管P1在外部激活信号EXTACTP被激活至高电平的情况下导通。因此，节点NODE1变成高电平，以及智能刷新信号SR_FLAG被去激活至低电平。
参见图4，图示了帮助解释图2和图3中所示的智能刷新信号SR_FLAG的图的一个实例的表示。
刷新命令REF与计数器所产生的时钟同步地触发至高电平和低电平。
第一智能刷新信号SR_FLAG(1ST)与刷新命令REF同步地被激活为具有高电平的脉冲信号。例如，第一智能刷新信号SR_FLAG(1ST)可以与第三刷新命令REF同步地被激活。
类似地，第二智能刷新信号SR_FLAG(2ND)与刷新命令REF同步地被激活为具有高电平的脉冲信号。例如，第二智能刷新信号SR_FLAG(2ND)可以与第四刷新命令REF同步地被激活。
标志信号RH_FLAG是根据第三刷新命令REF和第四刷新命令REF而变成高电平的脉冲信号。在一个实施例中，将描述第一智能刷新信号SR_FLAG(1ST)比第二智能刷新信号SR_FLAG(2ND)早1个时钟被激活作为一个实例。
参见图5，说明了图示图3中所示的修复控制块120的一个实例的表示的详细电路图。
修复控制块120包括第一控制单元121和第二控制单元122。
第一控制单元121包括多个反相器IV6至IV10、PMOS晶体管P3、以及与非门ND1和ND2。
反相器IV6根据激活信号ACTP和ACTPB来反相地驱动第一智能刷新信号SR_FLAG(1ST)。激活信号ACTPB是激活信号ACTP的反相信号。PMOS晶体管P3电耦接在电源端子与节点NODE2之间，并且经由其栅极端子被施加有加电信号PWRUP。以锁存结构电耦接的反相器IV7和IV8根据激活信号ACTP和ACTPB来锁存节点NODE2的输出信号。
因此，第一控制单元121根据激活信号ACTP和ACTPB来锁存第一智能刷新信号SR_FLAG(1ST)。
与非门ND1对存储体选择信号BKSELP和修复信号RED_SUM进行与非，或者执行与非逻辑功能。与非门ND2对反相器IV7的输出和反相器IV9将与非门ND1的输出信号反相所产生的反相的输出信号进行与非、或者执行与非逻辑功能。反相器IV10将与非门ND2的输出反相，并且输出修复控制信号1ST_RED。
在第一行锤地址是修复地址的情况下，修复信号RED_SUM变成高电平，并且用于选择相对应的存储体的存储体选择信号BKSELP被激活至高电平。根据这个事实，在第一行锤地址是修复地址的情况下，修复控制信号1ST_RED被激活至高电平。
第二控制单元122包括多个反相器IV11至IV14、PMOS晶体管P4和与非门ND3。
反相器IV11根据修复控制信号1ST_RED和1STB_RED来反相地驱动修复信号RED_SUM。修复控制信号1STB_RED是修复控制信号1ST_RED的反相信号。PMOS晶体管P4电耦接在电源端子与节点NODE3之间，并且经由其栅极端子被施加有加电信号PWRUP。以锁存结构电耦接的反相器IV12和IV13根据修复控制信号1ST_RED和1STB_RED来锁存节点NODE3的输出信号。
与非门ND3对第二智能刷新信号SR_FLAG(2ND)和反相器IV12的输出信号进行与非、或者执行与非逻辑功能。反相器IV14反相地驱动与非门ND3的输出，并且输出修复控制信号SR2ND_RED。
如果第二智能刷新信号SR_FLAG(2ND)在修复控制信号1ST_RED被激活至高电平的状态下被激活至高电平，则用于要执行智能刷新的存储体的修复控制信号SR2ND_RED因此被激活。
当第二智能刷新信号SR_FLAG(2ND)被激活至高电平时，第二控制单元122在第一行锤地址是修复地址的情况下将第一行锤地址储存在锁存器IV12和IV13中，以及激活并输出修复控制信号SR2ND_RED。
参见图6，说明了图示图2中所示的修复地址储存块130的一个实例的表示的详细电路图。
修复地址储存块130包括锁存单元132、选择单元133和输出单元134。
锁存单元132包括多个反相器IV16至IV18。反相器IV16根据修复控制信号1ST_RED和1STB_RED来反相地驱动行地址AX<0:12>。具有锁存结构的反相器IV17和IV18根据修复控制信号1ST_RED和1STB_RED来锁存反相器IV16的输出。
锁存单元132根据修复控制信号1ST_RED和1STB_RED来锁存行地址AX<0:12>。如果输入的地址为修复地址并且第二智能刷新信号SR_FLAG(2ND)变成高电平，则修复控制信号SR2ND_RED被激活至高电平。
选择单元133包括多个反相器IV19和IV20。反相器IV19根据修复控制信号SR2ND_RED和SR2NDB_RED来反相地驱动反相器IV17的输出。反相器IV20根据修复控制信号SR2ND_RED和SR2NDB_RED来反相地驱动行地址AX<0:12>。反相器IV19和反相器IV20互补地操作。
例如，在修复控制信号SR2ND_RED为高电平的情况下，反相器IV19导通，并且反相地驱动反相器IV17的输出。相反地，在修复控制信号SR2ND_RED为低电平的情况下，反相器IV20导通，并且反相地驱动行地址AX。
当第一智能刷新信号SR_FLAG(1ST)被激活时，根据修复控制信号1ST_RED来锁存行地址AX。在第二智能刷新信号SR_FLAG(2ND)所产生的修复控制信号SR2ND_RED为高电平的情况下，选中的地址与修复的地址相对应。因而，不选择由加法器/减法器101输入的行地址AX，而选择储存在锁存单元132中的地址。
输出单元134包括多个反相器IV21至IV24。反相器IV21根据激活信号ACTP和ACTPB来反相地驱动反相器IV19和IV20的输出。具有锁存结构的反相器IV22和IV23锁存反相器IV21的输出。反相器IV24反相地驱动反相器IV22的输出，并且输出锁存地址AXD<0:12>。
参见图7，说明了图示图2中所示的加法/减法信号发生块150的一个实例的表示的详细电路图。
加法/减法信号发生块150包括多个与非门ND5至ND7和多个反相器IV25至IV28。与非门ND5对存储体激活信号BANKT和修复控制信号SR2ND_RED进行与非、或者执行与非逻辑功能。反相器IV25将与非门ND5的输出反相，并且输出智能刷新命令信号SRT。
在存储体激活信号BANKT和修复控制信号SR2ND_RED二者都处于高电平的情况下，智能刷新命令信号SRT被激活至高电平。相反地，在存储体激活信号BANKT为高电平且修复控制信号SR2ND_RED为低电平的情况下，智能刷新命令信号SRT被去激活至低电平。
与非门ND6对反相器IV26将行地址AX<0>反相所产生的反相的行地址与智能刷新命令信号SRT进行与非、或者执行与非逻辑功能。与非门ND7对与非门ND6的输出和智能刷新命令信号SRT进行与非、或者执行与非逻辑功能。反相器IV27将与非门ND7的输出反相，并且输出减法信号SUBT。反相器IV28将与非门ND6的输出反相，并且输出加法信号ADDT。
因此，在行地址AX<0>为逻辑“0”的情况下，加法信号ADDT变成高电平，而减法信号SUBT变成低电平。相反地，在行地址AX<0>为逻辑“1”的情况下，加法信号ADDT变成低电平，而减法信号SUBT变成高电平。在智能刷新命令信号SRT为低电平的情况下，加法信号ADDT和减法信号SUBT二者都变成低电平。
参见图8至图10，图示了图1中所示的运算器160的一个实例的表示的详细电路图。
首先，在图8中，运算器160包括第一加法/减法单元161至第四加法/减法单元164。
第一加法/减法单元161包括多个反相器IV32至IV34。
反相器IV32根据减法信号SUBT和SUBB来将译码信号AX12B<1>反相，并且输出地址AX12_PRE<0>。减法信号SUBB是反相器IV29将减法信号SUBT反相而产生的信号。
反相器IV33根据智能刷新命令信号SRT和SRB来将译码信号AX12B<0>反相，并且输出地址AX12_PRE<0>。智能刷新命令信号SRB是反相器IV30将智能刷新命令信号SRT反相而产生的信号。
反相器IV34根据加法信号ADDT和ADDB来将译码信号AX12B<3>反相，并且输出地址AX12_PRE<0>。加法信号ADDB是反相器IV31将加法信号ADDT反相而产生的信号。
第二加法/减法单元162包括多个反相器IV35至IV37。
反相器IV35根据减法信号SUBT和SUBB来将译码信号AX12B<2>反相，并且输出地址AX12_PRE<1>。反相器IV36根据智能刷新命令信号SRT和SRB来将译码信号AX12B<1>反相，并且输出地址AX12_PRE<1>。反相器IV37根据加法信号ADDT和ADDB来将译码信号AX12B<0>反相，并且输出地址AX12_PRE<1>。
第三加法/减法单元163包括多个反相器IV38至IV40。
反相器IV38根据减法信号SUBT和SUBB来将译码信号AX12B<3>反相，并且输出地址AX12_PRE<2>。反相器IV39根据智能刷新命令信号SRT和SRB来将译码信号AX12B<2>反相，并且输出地址AX12_PRE<2>。反相器IV40根据加法信号ADDT和ADDB来将译码信号AX12B<1>反相，并且输出地址AX12_PRE<2>。
第四加法/减法单元164包括多个反相器IV41至IV43。
反相器IV41根据减法信号SUBT和SUBB来将译码信号AX12B<0>反相，并且输出地址AX12_PRE<3>。反相器IV42根据智能刷新命令信号SRT和SRB来将译码信号AX12B<3>反相，并且输出地址AX12_PRE<3>。反相器IV43根据加法信号ADDT和ADDB来将译码信号AX12B<2>反相，并且输出地址AX12_PRE<3>。
接着，在图9中，运算器160包括控制信号发生单元165、以及第五加法/减法单元166至第八加法/减法单元169。
控制信号发生单元165包括多个与非门ND8至ND10和多个反相器IV44至IV51。
与非门ND8对减法信号SUBT和反相器IV44将译码信号AX12B<0>反相所产生的反相的译码信号进行与非、或者执行与非逻辑功能。与非门ND9对加法信号ADDT和反相器IV45将译码信号AX12B<3>反相所产生的反相的译码信号进行与非、或者执行与非逻辑功能。反相器IV46将与非门ND8的输出反相，并且输出减法信号SUBTT。反相器IV48将减法信号SUBTT反相，并且输出减法信号SUBB。
与非门ND10对与非门ND8和ND9的输出进行与非、或者执行与非逻辑功能，并且输出智能刷新命令信号SRTT。反相器IV49将智能刷新命令信号SRTT反相，并且输出智能刷新命令信号SRB。反相器IV50将与非门ND9的输出反相，并且输出加法信号ADDTT。反相器IV51将加法信号ADDTT反相，并且输出加法信号ADDB。
在控制信号发生单元165中，如果译码信号AX12B<0>为低电平并且减法信号SUBT被使能至高电平，则减法信号SUBTT被激活且控制用于译码信号AX34B<0:3>的减法操作。另外，在控制信号发生单元165中，如果译码信号AX12B<3>为高电平且加法信号ADDT被使能至高电平，则加法信号ADDTT被激活且控制用于译码信号AX34B<0:3>的加法操作。
第五加法/减法单元166包括多个反相器IV52至IV54。
反相器IV52根据减法信号SUBTT和SUBB来将译码信号AX34B<1>反相，并且输出地址AX34_PRE<0>。反相器IV53根据智能刷新命令信号SRTT和SRB来将译码信号AX34B<0>反相，并且输出地址AX34_PRE<0>。反相器IV54根据加法信号ADDTT和ADDB来将译码信号AX34B<3>反相，并且输出地址AX34_PRE<0>。
第六加法/减法单元167包括多个反相器IV55至IV57。
反相器IV55根据减法信号SUBTT和SUBB来将译码信号AX34B<2>反相，并且输出地址AX34_PRE<1>。反相器IV56根据智能刷新命令信号SRTT和SRB来将译码信号AX34B<1>反相，并且输出地址AX34_PRE<1>。反相器IV57根据加法信号ADDTT和ADDB来将译码信号AX34B<0>反相，并且输出地址AX34_PRE<1>。
第七加法/减法单元168包括多个反相器IV58至IV60。
反相器IV58根据减法信号SUBTT和SUBB来将译码信号AX34B<3>反相，并且输出地址AX34_PRE<2>。反相器IV59根据智能刷新命令信号SRTT和SRB来将译码信号AX34B<2>反相，并且输出地址AX34_PRE<2>。反相器IV60根据加法信号ADDTT和ADDB来将译码信号AX34B<1>反相，并且输出地址AX34_PRE<2>。
第八加法/减法单元169包括多个反相器IV61至IV63。
反相器IV61根据减法信号SUBTT和SUBB将译码信号AX34B<0>反相，并且输出地址AX34_PRE<3>。反相器IV62根据智能刷新命令信号SRTT和SRB来将译码信号AX34B<3>反相，并且输出地址AX34_PRE<3>。反相器IV63根据加法信号ADDTT和ADDB来将译码信号AX34B<2>反相，并且输出地址AX34_PRE<3>。
相继地，在图10中，运算器160包括：控制信号发生单元170、以及第九加法/减法单元171至第十二加法/减法单元174。
控制信号发生单元170包括多个与非门ND11至ND13，多个或非门NOR4和NOR5、以及多个反相器IV64至IV68。
或非门NOR4对译码信号AX12B<0>和AX34B<0>进行或非、或者执行或非逻辑功能。或非门NOR5对译码信号AX12B<3>和AX34B<3>进行或非、或者执行或非逻辑功能。与非门ND11对减法信号SUBT和或非门NOR4的输出进行与非、或者执行与非逻辑功能。与非门ND12对加法信号ADDT和或非门NOR5的输出进行与非、或者执行与非逻辑功能。反相器IV64将与非门ND11的输出反相，并且输出减法信号SUBTT。反相器IV65将减法信号SUBTT反相，并且输出减法信号SUBB。
与非门ND13对与非门ND11和ND12的输出进行与非、或者执行与非逻辑功能，并且输出智能刷新命令信号SRTT。反相器IV66将智能刷新命令信号SRTT反相，并且输出智能刷新命令信号SRB。反相器IV67将与非门ND12的输出反相，并且输出加法信号ADDTT。反相器IV68将加法信号ADDTT反相，并且输出加法信号ADDB。
在控制信号发生单元170中，仅在译码信号AX12B<0>和译码信号AX34B<0>为低电平且减法信号SUBT被使能至高电平的情况下，减法信号SUBTT被激活且控制用于译码信号AX56B<0:3>的减法操作。另外，在控制信号发生单元170中，仅在译码信号AX12B<3>和译码信号AX34B<3>为高电平且加法信号ADDT被使能至高电平的情况下，加法信号ADDTT被激活且控制用于译码信号AX56B<0:3>的加法操作。
第九加法/减法单元171包括多个反相器IV69至IV71。
反相器IV69根据减法信号SUBTT和SUBB来将译码信号AX56B<1>反相，并且输出地址AX56_PRE<0>。反相器IV70根据智能刷新命令信号SRTT和SRB来将译码信号AX56B<0>反相，并且输出地址AX56_PRE<0>。反相器IV71根据加法信号ADDTT和ADDB来将译码信号AX56B<3>反相，并且输出地址AX56_PRE<0>。
第十加法/减法单元172包括多个反相器IV72至IV74。
反相器IV72根据减法信号SUBTT和SUBB来将译码信号AX56B<2>反相，并且输出地址AX56_PRE<1>。反相器IV73根据智能刷新命令信号SRTT和SRB来将译码信号AX56B<1>反相，并且输出地址AX56_PRE<1>。反相器IV74根据加法信号ADDTT和ADDB来将译码信号AX56B<0>反相，并且输出地址AX56_PRE<1>。
第十一加法/减法单元173包括多个反相器IV75至IV77。
反相器IV75根据减法信号SUBTT和SUBB来将译码信号AX56B<3>反相，并且输出地址AX56_PRE<2>。反相器IV76根据智能刷新命令信号SRTT和SRB来将译码信号AX56B<2>反相，并且输出地址AX56_PRE<2>。反相器IV77根据加法信号ADDTT和ADDB来将译码信号AX56B<1>反相，并且输出地址AX56_PRE<2>。
第十二加法/减法单元174包括多个反相器IV78至IV80。
反相器IV78根据减法信号SUBTT和SUBB来将译码信号AX56B<0>反相，并且输出地址AX56_PRE<3>。反相器IV79根据智能刷新命令信号SRTT和SRB来将译码信号AX56B<3>反相，并且输出地址AX56_PRE<3>。反相器IV80根据加法信号ADDTT和ADDB来将译码信号AX56B<2>反相，并且输出地址AX56_PRE<3>。
图8至图10中的与译码信号AX12B<0:3>、AX34B<0:3>和AX56B<0:3>相对应的地址根据行地址AX<0>的相位而进行加法或减法并且被输出作为地址AX12_PRE<0:3>、AX34_PRE<0:3>和AX56_PRE<0:3>，可以如以下表中所表示。
表1表示与译码信号AX12B<0:3>(第一组的译码信号)相对应的地址进行加法或减法并且被输出作为地址AX12_PRE<0:3>的情况。
[表1]
SRT SUB ADD
AX12B<0> AX12_PRE<0> AX12_PRE<3> AX12_PRE<1>
AX12B<1> AX12_PRE<1> AX12_PRE<0> AX12_PRE<2>
AX12B<2> AX12_PRE<2> AX12_PRE<1> AX12_PRE<3>
AX12B<3> AX12_PRE<3> AX12_PRE<2> AX12_PRE<0>
表2表示与译码信号AX34B<0:3>(第二组的译码信号)相对应的地址进行加法或减法并且被输出作为地址AX34_PRE<0:3>的情况。
[表2]
SRT SUB ADD
AX34B<0> AX34_PRE<0> AX34_PRE<3> AX34_PRE<1>
AX34B<1> AX34_PRE<1> AX34_PRE<0> AX34_PRE<2>
AX34B<2> AX34_PRE<2> AX34_PRE<1> AX34_PRE<3>
AX34B<3> AX34_PRE<3> AX34_PRE<2> AX34_PRE<0>
表3表示与译码信号AX56B<0:3>(第三组的译码信号)相对应的地址进行加法或减法并且被输出作为地址AX56_PRE<0:3>的情况。
[表3]
SRT SUB ADD
AX56B<0> AX56_PRE<0> AX56_PRE<3> AX56_PRE<1>
AX56B<1> AX56_PRE<1> AX56_PRE<0> AX56_PRE<2>
AX56B<2> AX56_PRE<2> AX56_PRE<1> AX56_PRE<3>
AX56B<3> AX56_PRE<3> AX56_PRE<2> AX56_PRE<0>
例如，在第一行锤地址AX<0>为逻辑“0”的情况下，加法信号ADDT被激活。因此，行地址AX12B、AX34B和AX56B<0,1,2,3>进行加法成为地址AX12_PRE、AX34_PRE和AX56_PRE<1,2,3,0>。
相反地，在第一行锤地址AX<0>为逻辑“1”的情况下，减法信号SUBT被激活。因此，行地址AX12B、AX34B和AX56B<0,1,2,3>进行减法成为地址AX12_PRE、AX34_PRE和AX56_PRE<3,0,1,2>。
参见图11，图示了帮助解释根据一个实施例的智能刷新器件的操作的流程图的一个实例的表示。
首先，当地址ADD被激活且输入时(S1)，地址控制块100判断相对应的地址是否为行锤地址(S2)。然后，地址控制块100锁存行锤地址，并且将行地址AX<0>反相(S3)。加法器/减法器101对行锤地址进行加法或减法(S4)。
智能刷新信号发生块110将第一智能刷新信号SR_FLAG(1ST)激活(S5)。如果第一智能刷新信号SR_FLAG(1ST)被激活，则修复控制块120根据从熔丝块140施加的修复信号RED_SUM来判断第一行锤地址是否为修复地址(S6)。
在行锤地址不是修复地址的情况下，修复控制块180执行第一智能刷新(S7)。在行锤地址是修复地址的情况下，修复地址储存块130储存第一行锤地址(S8)。
接着，智能刷新信号发生块110将第二智能刷新信号SR_FLAG(2ND)激活(S9)。在行锤地址为修复地址的情况下，修复地址储存块130选择并输出第一行锤地址(S10)。
此后，加法/减法信号发生块150判断行地址AX<0>是为逻辑“0”还是逻辑“1”(S11)。
在行地址AX<0>为逻辑“0”的情况下，运算器160对译码信号AX12B、AX34B和AX56B进行加法，并且输出地址AX12_PRE、AX34_PRE和AX56_PRE(S12)。
例如，参见图12，假设目标行线是修复字线RSWL0至RSWL3之中的字线RSWL2。在第一智能刷新操作SR1ST中，行地址AX<0>＝0被反相，并且具有行地址AX<0>＝1的相邻字线RSWL3被刷新且锁存。在第二智能刷新操作SR2ND中，由于减法信号SUBT被激活，所以译码信号AX12B<1>进行减法成为译码信号AX12B<0>，且字线RSWL1被刷新。
相反地，在行地址AX<0>为逻辑“1”的情况下，运算器160对译码地址AX12B、AX34B和AX56B进行减法，并且输出地址AX12_PRE、AX34_PRE和AX56_PRE(S13)。
例如，参见图13，假设目标行线为修复字线RSWL0至RSWL3之中的字线RSWL1。在第一智能刷新操作SR1ST中，行地址AX<0>＝1被反相，并且具有行地址AX<0>＝0的相邻字线RSWL0被刷新且锁存。在第二智能刷新操作SR2ND中，由于加法信号ADDT被激活，所以译码信号AX12B<0>进行加法成为译码信号AX12B<1>，且字线RSWL2被刷新。
然后，刷新控制块180根据地址AX12_PRE、AX34_PRE和AX56_PRE来执行智能刷新操作(S14)。
参见图4，系统1000可以包括一个或更多个处理器1100。处理器1100可以单独地使用或者与其他的处理器组合使用。芯片组1150可以与处理器1100电耦接。芯片组1150是用于处理器1100与系统1000的其他部件之间的信号的通信路径。所述其他部件可以包括存储器控制器1200、输入/输出(“I/O”)总线1250和盘驱动器控制器1300。根据系统1000的配置，可以经由芯片组1150来传送若干不同的信号中的任意一个。
存储器控制器1200可以与芯片组1150电耦接。存储器控制器1200可以经由芯片组1150接收从处理器1100提供的请求。存储器控制器1200可以与一个或更多个存储器件1350耦接。存储器件1350可以包括以上所述的智能刷新器件。
芯片组1150还可以与I/O总线1250电耦接。I/O总线1250可以用作信号从芯片组1150至I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以包括鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以利用若干通信协议中的任意一种与I/O设备1410、1420和1430通信。
盘驱动器控制器1300也可以与芯片组1150电耦接。盘驱动器控制器1300可以用作芯片组1150与一个或更多个内部盘驱动器1450之间的通信路径。盘驱动器控制器1300和内部盘驱动器1450可以彼此通信，或者可以实质地利用任意类型的通信协议与芯片组1150通信。
如从以上描述中显然的是，在实施例中，可以防止当由于行锤击而发生数据丢失时刷新特性退化，由此可以有助于提高产量。另外，由于可以防止因为刷新特性的退化而导致的单元数据丢失，所以可以改善单元的可靠性，并且可以提高防止由于行锤击而导致数据损坏的程度。
尽管以上已经描述了各种实施例，但是本领域的技术人员将理解的是，描述的实施例仅仅是示例性的。因此，不应基于所描述的实施例来限制所述的智能刷新器件。
附图中各元件的附图标记
100：地址控制块
101：加法器/减法器
110：智能刷新信号发生块
120：修复控制块
130：修复地址储存块
140：熔丝块
150：加法/减法信号发生块
160：运算器
180：刷新控制块
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种智能刷新器件，包括：
地址控制块，被配置成：判断特定的行地址是否为行锤地址并储存，以及将第一行锤地址反相并且执行地址的加法/减法；
修复控制块，被配置成：当第一智能刷新信号被激活时，判断所述行锤地址是否为修复地址并储存，以及当第二智能刷新信号被激活时，输出储存的修复地址作为第二修复控制信号；
修复地址储存块，被配置成：当所述第一智能刷新信号被激活时，储存所述地址控制块的输出地址，以及当所述第二修复控制信号被激活时，输出储存的地址作为锁存地址；
熔丝块，被配置成：将表示与修复地址有关的信息的修复信号输出至所述修复控制块，并且根据所述锁存地址来输出译码信号；以及
运算器，被配置成：当所述第二修复控制信号被激活时，根据加法信号和减法信号来对所述译码信号进行加法和减法。
技术方案2.如技术方案1所述的智能刷新器件，其中，所述地址控制块包括：
加法器/减法器，被配置成将所述第一行锤地址反相，并且对地址执行加法和减法操作。
技术方案3.如技术方案1所述的智能刷新器件，其中，所述修复控制块包括：
第一控制单元，被配置成：当所述第一智能刷新信号被激活时，输出第一修复控制信号；以及
第二控制单元，被配置成：当所述第一修复控制信号被激活时，将所述修复信号锁存，以及当所述第二修复控制信号被激活时，将所述锁存地址激活。
技术方案4.如技术方案1所述的智能刷新器件，其中，所述修复地址储存块包括：
锁存单元，被配置成：当所述第一修复控制信号被激活时，将所述地址控制块的输出地址锁存；
选择单元，被配置成：当所述第二修复控制信号被激活时，选择并且输出储存在所述锁存单元中的地址；以及
输出单元，被配置成：根据激活信号来锁存所述选择单元的输出，并且输出所述锁存地址。
技术方案5.如技术方案1所述的智能刷新器件，还包括：
刷新控制块，被配置成：当所述第一智能刷新信号被激活时，根据与所述特定的行地址相邻的地址来执行智能刷新，以及当所述第二智能刷新信号被激活时，根据通过所述运算器进行加法或减法的地址来执行所述智能刷新。
技术方案6.如技术方案1所述的智能刷新器件，还包括：
智能刷新信号发生块，被配置成：产生所述第一智能刷新信号和所述第二智能刷新信号。
技术方案7.如技术方案6所述的智能刷新器件，其中，所述智能刷新信号发生块在标志信号和刷新信号被激活时将智能刷新信号激活，而在外部激活信号被激活时将所述智能刷新信号去激活。
技术方案8.如技术方案6所述的智能刷新器件，其中，所述智能刷新信号发生块与通过计数器产生的刷新命令同步地产生所述第一智能刷新信号和所述第二智能刷新信号。
技术方案9.如技术方案6所述的智能刷新器件，其中，所述第一智能刷新信号比所述第二智能刷新信号早1个时钟被激活。
技术方案10.如技术方案1所述的智能刷新器件，还包括：
加法/减法信号发生块，被配置成：根据所述第二修复控制信号和存储体激活信号来产生所述减法信号、所述加法信号和智能刷新命令信号。
技术方案11.如技术方案10所述的智能刷新器件，其中，所述加法/减法信号发生块在所述存储体激活信号和所述第二修复控制信号被激活时将所述智能刷新命令信号激活，以及在所述智能刷新命令信号被激活时根据所述第一行锤地址的逻辑电平来选择性地激活所述减法信号和所述加法信号。
技术方案12.如技术方案1所述的智能刷新器件，其中，当所述加法信号在所述第一行锤地址为第一逻辑电平的情况下被激活时，所述运算器选择行地址(第N字线选择信号)为N+1。
技术方案13.如技术方案12所述的智能刷新器件，其中，所述第一逻辑电平为“低(0)”电平。
技术方案14.如技术方案1所述的智能刷新器件，其中，当所述减法信号在所述第一行锤地址为第二逻辑电平的情况下被激活时，所述运算器选择行地址(第N字线选择信号)为N-1。
技术方案15.如技术方案14所述的智能刷新器件，其中，所述第一逻辑电平为“高(1)”电平。
技术方案16.如技术方案1所述的智能刷新器件，其中，所述运算器包括：
多个加法/减法单元，被配置成：根据所述加法信号、所述减法信号和智能刷新命令信号来对第一组的译码信号进行加法或减法，以及输出进行加法或减法的地址。
技术方案17.如技术方案1所述的智能刷新器件，其中，所述运算器还包括：
控制信号发生单元，被配置成：将所述加法信号、所述减法信号和第一组的译码信号组合，并且产生控制信号；以及
多个加法/减法单元，被配置成：根据所述加法信号、所述减法信号和智能刷新命令信号来对第二组的译码信号进行加法或减法，以及输出进行加法或减法的地址。
技术方案18.如技术方案17所述的智能刷新器件，其中，当所述第一组的译码信号为低电平并且所述减法信号被使能至高电平时，所述控制信号发生单元控制用于所述第二组的译码信号的减法操作，
其中，当所述第一组的译码信号为高电平并且所述加法信号被使能至高电平时，所述控制信号发生单元控制用于所述第二组的译码信号的加法操作。
技术方案19.如技术方案1所述的智能刷新器件，其中，所述运算器还包括：
控制信号发生单元，被配置成：将所述加法信号、所述减法信号、第一组的译码信号和第二组的译码信号组合，并且产生控制信号；以及
多个加法/减法单元，被配置成：根据所述加法信号、所述减法信号和智能刷新命令信号来对第三组的译码信号进行加法或减法，并且输出进行加法或减法的地址。
技术方案20.一种智能刷新器件，包括：
地址控制块，被配置成：根据地址和智能刷新信号来产生行地址，并且将所述行地址输出至修复地址储存块和加法/减法信号发生块；
修复控制块，被配置成：根据所述智能刷新信号、激活信号、存储体选择信号和修复信号来输出修复控制信号；
修复地址储存块，被配置成：根据修复控制信号、所述激活信号和所述行地址来将锁存地址输出至熔丝块；以及
熔丝块，被配置成：根据所述锁存地址来输出译码信号。

Claims (10)

1.一种智能刷新器件，包括：
地址控制块，被配置成：判断特定的行地址是否为行锤地址并储存，以及将第一行锤地址反相并且执行地址的加法/减法；
修复控制块，被配置成：当第一智能刷新信号被激活时，判断所述行锤地址是否为修复地址并储存，以及当第二智能刷新信号被激活时，输出储存的修复地址作为第二修复控制信号；
修复地址储存块，被配置成：当所述第一智能刷新信号被激活时，储存所述地址控制块的输出地址，以及当所述第二修复控制信号被激活时，输出储存的地址作为锁存地址；
熔丝块，被配置成：将表示与修复地址有关的信息的修复信号输出至所述修复控制块，并且根据所述锁存地址来输出译码信号；以及
运算器，被配置成：当所述第二修复控制信号被激活时，根据加法信号和减法信号来对所述译码信号进行加法和减法。
2.如权利要求1所述的智能刷新器件，其中，所述地址控制块包括：
加法器/减法器，被配置成将所述第一行锤地址反相，并且对地址执行加法和减法操作。
3.如权利要求1所述的智能刷新器件，其中，所述修复控制块包括：
第一控制单元，被配置成：当所述第一智能刷新信号被激活时，输出第一修复控制信号；以及
第二控制单元，被配置成：当所述第一修复控制信号被激活时，将所述修复信号锁存，以及当所述第二修复控制信号被激活时，将所述锁存地址激活。
4.如权利要求1所述的智能刷新器件，其中，所述修复地址储存块包括：
锁存单元，被配置成：当所述第一修复控制信号被激活时，将所述地址控制块的输出地址锁存；
选择单元，被配置成：当所述第二修复控制信号被激活时，选择并且输出储存在所述锁存单元中的地址；以及
输出单元，被配置成：根据激活信号来锁存所述选择单元的输出，并且输出所述锁存地址。
5.如权利要求1所述的智能刷新器件，还包括：
刷新控制块，被配置成：当所述第一智能刷新信号被激活时，根据与所述特定的行地址相邻的地址来执行智能刷新，以及当所述第二智能刷新信号被激活时，根据通过所述运算器进行加法或减法的地址来执行所述智能刷新。
6.如权利要求1所述的智能刷新器件，还包括：
智能刷新信号发生块，被配置成：产生所述第一智能刷新信号和所述第二智能刷新信号。
7.如权利要求6所述的智能刷新器件，其中，所述智能刷新信号发生块在标志信号和刷新信号被激活时将智能刷新信号激活，而在外部激活信号被激活时将所述智能刷新信号去激活。
8.如权利要求6所述的智能刷新器件，其中，所述智能刷新信号发生块与通过计数器产生的刷新命令同步地产生所述第一智能刷新信号和所述第二智能刷新信号。
9.如权利要求6所述的智能刷新器件，其中，所述第一智能刷新信号比所述第二智能刷新信号早1个时钟被激活。
10.一种智能刷新器件，包括：
地址控制块，被配置成：根据地址和智能刷新信号来产生行地址，并且将所述行地址输出至修复地址储存块和加法/减法信号发生块；
修复控制块，被配置成：根据所述智能刷新信号、激活信号、存储体选择信号和修复信号来输出修复控制信号；
修复地址储存块，被配置成：根据修复控制信号、所述激活信号和所述行地址来将锁存地址输出至熔丝块；以及
熔丝块，被配置成：根据所述锁存地址来输出译码信号。
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