CN105679359A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN105679359A
CN105679359A CN201510451455.XA CN201510451455A CN105679359A CN 105679359 A CN105679359 A CN 105679359A CN 201510451455 A CN201510451455 A CN 201510451455A CN 105679359 A CN105679359 A CN 105679359A
Authority
CN
China
Prior art keywords
wordline
refresh
address
adjacent
command
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510451455.XA
Other languages
English (en)
Other versions
CN105679359B (zh
Inventor
李星烨
池性洙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN105679359A publication Critical patent/CN105679359A/zh
Application granted granted Critical
Publication of CN105679359B publication Critical patent/CN105679359B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

公开了一种半导体存储器件。该半导体存储器件包括存储体和刷新操作控制单元。存储体包括多个字线。刷新操作控制单元适用于响应智能刷新命令而对多个字线中的目标字线的第一相邻字线组执行第一刷新操作，并在第一刷新操作之后对目标字线的第二相邻字线组执行第二刷新操作。

Description

半导体存储器件
相关申请的交叉引用
本申请要求于2014年12月08日向韩国提交的编号为10-2014-0174913的专利申请的优先权，其整体内容通过引用合并于此。
技术领域
本发明的典型实施例涉及半导体设计技术，更具体地，涉及一种执行刷新操作的半导体存储器件。
背景技术
半导体存储器件包括用于存储数据的多个存储体，其中所述多个存储体中每个存储体包括数千万的存储单元。每个存储单元包括单元电容器和单元晶体管，且半导体存储器件通过对单元电容器充电和放电来存储数据。理想情况下，单元电容器中存储的电荷量总是一直保持不变的。然而，在实际情况下，单元电容器中存储的电荷量会由于外围电路之间的电压差而改变。随着时间的推移，单元电容器的电荷可能丢失。如上所述，单元电容器中存储的电荷的变化代表了存储在单元电容器中数据的变化，意味着存储的数据有可能丢失损坏。
为了避免上述的数据丢失，半导体存储器件执行刷新操作。
随着加工工艺的发展，半导体存储器件的集成度日益提高，并因此影响了存储体的尺寸。存储体的尺寸的降低使得存储单元之间的间隔(或距离)降低。另外，耦接到相邻存储单元的字线之间的间隔也降低了。由于字线之间的间隔降低了，出现了新的问题，如相邻字线间的耦合效应。当相邻字线间出现耦合效应时，耦接到字线的存储单元中存储的数据可能损坏或丢失。也就是说，存储单元丢失数据的可能性很大。
为了防止这样的问题，半导体存储器件对存储体的所有存储单元执行刷新操作。也就是说，刷新操作的次数可能增加以将数据的可靠性维持在可接受的水平。然而，刷新操作次数的增加降低了半导体存储器件的工作效率。
发明内容
各种实施例都是针对一种半导体存储器件，该半导体存储器件能够通过控制刷新操作来防止由于高集成度导致的数据丢失。
在一个实施例中，半导体存储器件包括存储体和刷新操作控制单元。存储体包括多个字线。刷新操作控制单元适用于响应智能刷新命令而对多个字线的目标字线的第一相邻字线组执行第一刷新操作，并在第一刷新操作之后对目标字线的第二相邻字线组执行第二刷新操作。
优选地，在多个字线中，第一相邻字线组可以是与目标字线第一相邻的字线，且第二相邻字线组可以是与目标字线第二相邻的字线。
优选地，半导体存储器件还可以包括正常命令生成单元和智能命令生成单元。正常命令生成单元适用于响应刷新命令以生成正常刷新命令，而智能命令生成单元适用于计数刷新命令，并每当刷新命令计数第一预定次数时，生成智能刷新命令，其中，当智能刷新命令被激活时正常刷新命令被去激活。
优选地，正常命令生成单元可以计数刷新命令并生成在各个预定周期被激活的正常刷新命令。
优选地，智能命令生成单元可以计数刷新命令以在各个第一预定周期激活智能刷新命令来执行第一智能模式，并计数刷新命令以在各个第二预定周期激活用来执行第二智能模式的智能刷新命令。
优选地，刷新操作控制单元可以响应正常刷新命令而顺序地访问多个字线。
优选地，刷新操作控制单元可以包括正常地址生成部、目标行信息生成部、智能地址生成部和字线驱动部，正常地址生成部适用于计数正常刷新命令并生成正常刷新地址。目标行信息生成部适用于接收存储体地址、行命令和行地址，以及生成关于目标字线的目标行信息。智能地址生成部适用于接收智能刷新命令和目标行信息并生成用于第一相邻字线组的第一相邻地址，或者用于第二字线组的第二相邻地址。字线驱动部适用于驱动多个字线中的与正常刷新地址和第一及第二相邻地址相对应的字线。
优选地，智能地址生成部可以包括计数部分、地址锁存部分和地址输出部分。计数部分适用于计数智能刷新命令并生成控制信号，地址锁存部分适用于锁存目标行信息并输出锁存的地址。地址输出部分适用于响应控制信号以输出锁存的地址的第一相邻地址组或锁存的地址的第二相邻地址组。
优选地，计数部分可以计数智能刷新命令，且当智能刷新命令被计数第二预定次数时，激活控制信号。
优选地，当控制信号被去激活时，地址输出部分可以输出第一相邻地址组；以及当控制信号被激活时，地址输出部分可以输出第二相邻地址组。
在一个实施例中，半导体存储器件可以包括存储体、智能命令生成单元和刷新操作控制单元。存储体包括多个字线。智能命令生成单元适用于计数刷新命令并生成以预定周期被激活的智能刷新命令。刷新操作控制单元适用于：计数智能刷新命令，对多个字线中的与目标字线最相邻的第一字线执行预定次数的刷新操作，以及在预定次数之后对与目标字线第二相邻的第二字线执行刷新操作。
优选地，半导体存储器件可以还包括正常命令生成单元。正常命令生成单元适用于响应刷新命令以生成正常刷新命令，并在智能刷新命令被激活时使正常刷新命令被去激活。
优选地，刷新操作控制单元可以包括：正常地址生成部、目标行信息生成部、智能地址生成部和字线驱动部。正常地址生成部适用于计数正常刷新命令并生成正常刷新地址。目标行信息生成部适用于接收存储体地址、行命令和行地址，以及生成关于目标字线的目标行信息。智能地址生成部适用于：接收智能刷新命令和目标行信息，并生成用于第一字线的第一相邻地址或用于第二字线的第二相邻地址。字线驱动部适用于驱动多个字线中与正常刷新地址和第一以及第二相邻地址相对应的字线。
优选地，智能地址生成部可以包括计数部分、地址锁存部分和地址输出部分。计数部分适用于计数智能刷新命令并生成控制信号，地址锁存部分适用于锁存目标行信息并输出锁存的地址。地址输出部分适用于响应控制信号以输出锁存的地址的第一相邻地址组或锁存的地址的第二相邻地址组。
优选地，计数部分可以计数智能刷新命令，并在智能刷新命令计数预定次数时激活控制信号。
优选地，地址输出部分可以在控制信号被去激活时输出第一相邻地址组，并在控制信号被激活时输出第二相邻地址组。
在一个实施例中，半导体存储器件的刷新操作方法可以包括检测多个字线中的目标字线；响应刷新命令以对多个字线中的与目标字线第一相邻的第一字线对执行预定次数的智能刷新操作；在对第一字线对执行智能刷新操作后，响应刷新命令以对多个字线中与目标字线第二相邻的第二字线对执行智能刷新操作。
优选地，刷新操作方法可以还包括响应刷新命令而对多个字线顺序地执行正常刷新操作。
优选地，刷新操作方法可以还包括：每当智能刷新操作被执行时更新目标字线。
依据本实施例的半导体存储器件能够提升刷新操作的效率并基本上防止其中存储的数据的丢失，从而保证数据的可靠性。
附图说明
图1是用于解释根据本发明的一个实施例的半导体存储器件的示图。
图2是图1所示的刷新操作控制单元的框图。
图3是图2所示的智能地址生成部的框图。
图4是示出图1所示的半导体存储器件的操作的波形图。
具体实施方式
下面将参考附图对各种实施例进行更加详细的描述。本发明可以采用各种手段实现，但本发明的内容不应局限于实施例中所论述的。相反地，实施例的提供是为了使得本发明的公开更加彻底、完全，并将本发明的视野传递给那些专业技术人员。贯穿公开的内容，相同的参考标号指贯穿本发明的各图和实施例的相同部分。
附图并非按照比例绘制，且在某些情况下，绘图比例进行了夸张以清楚地展现实施例的特征。当第一层被称作位于第二层上或者衬底“上”时，这不仅仅指第一层直接形成在第二层或者衬底上的情况，还指在第一层与第二层或衬底之间存在第三层的情况。
图1是图示根据本发明的一个实施例的半导体存储器件的框图。
参见图1，半导体存储器件可以包括正常命令生成单元110、智能命令生成单元120、刷新操作控制单元130和存储体140。
正常命令生成单元110可以响应刷新命令REF以生成正常刷新命令NM_REF。刷新命令REF可以表示在刷新操作中被激活的信号。
智能命令生成单元120可以计数刷新命令REF并生成以预定周期被激活的智能刷新命令SM_REF。
刷新操作控制单元130可以响应正常刷新命令NM_REF和智能刷新命令SM_REF来控制多个字线WL0、…、WLN-2、WLN-1、WLN、WLN+1、WLN+2、…和WLM(N和M都是自然数)。
刷新操作控制单元130可以响应正常刷新命令NM_REF来顺序地访问多个字线WL0、…、WLN-2、WLN-1、WLN、WLN+1、WLN+2、…、和WLM。
刷新操作控制单元130可以响应智能刷新命令SM_REF来访问多个字线WL0、…、WLN-2、WLN-1、WLN、WLN+1、WLN+2、…和WLM中的与目标字线WLN第一相邻的第一相邻字线WLN-1和WLN+1或者访问与目标字线WLN第二相邻的第二相邻字线WLN-2和WLN+2。目标字线WLN可以是经常或高频率被激活的字线。每当执行刷新操作时，目标字线WLN可以被更新。
存储体140包括用于存储多个数据的多个存储单元，其中多个存储单元可以分别耦接到多个字线WL0、…、WLN-2、WLN-1、WLN、WLN+1、WLN+2、…和WLM。
在多个字线WL0、…、WLN-2、WLN-1、WLN、WLN+1、WLN+2、…和WLM中，被激活的字线可以进行刷新操作。
接下来将描述半导体存储器件的操作。
半导体存储器件可以接收刷新命令REF。正常命令生成单元110和智能命令生成单元120可以接收刷新命令REF。正常命令生成单元110可以接收刷新命令REF并生成预定次数的正常刷新命令NM_REF。智能命令生成单元120可以接收刷新命令REF，并在刷新命令REF被输入预定次数或更多次数时，生成智能刷新命令SM_REF。
例如，如果指定正常刷新操作和智能刷新操作以比例3:1被执行，则当刷新命令REF被接收到4次时，半导体存储器件可以执行3次正常刷新操作和1次智能刷新操作。当接收到刷新命令REF时，正常命令生成单元110可以激活正常刷新命令并计数刷新命令REF被接收的次数。正常命令生成单元110可以响应第4次刷新命令REF而使正常刷新命令NM_REF被去激活。同时，智能命令生成单元120可以计数刷新命令REF被接收的次数并响应第4次刷新命令REF而激活智能刷新命令SM_REF。
当正常刷新命令NM_REF被生成时，刷新操作控制单元130可以接收并计数正常刷新命令NM_REF以及控制多个字线WL0、…、WLN-2、WLN-1、WLN、WLN+1、WLN+2、…和WLM顺序地被激活。存储体140中被激活的字线进行正常刷新操作。
当智能刷新命令SM_REF被生成时，刷新操作控制单元130可以计数智能刷新命令SM_REF。刷新操作控制单元130可以控制目标字线WLN的第一相邻字线WLN-1和WLN+1被激活直到智能刷新命令SM_REF被计数预定次数为止。也就是说，当智能刷新命令的计数次数低于预定次数时，目标字线WLN的第一相邻字线WLN-1和WLN+1被激活。在智能刷新命令SM_REF被计数预定次数后，刷新操作控制单元130可以控制目标字线WLN的第二相邻字线WLN-2和WLN+2被激活。也就是说，当智能刷新命令SM_REF的计数次数等于或者大于预定次数时，目标字线WLN的第二相邻字线WLN-2和WLN+2被激活。
因此，按照本发明实施例的半导体存储器件中，可以对被频繁访问的目标字线WLN的所有第一相邻字线WLN-1和WLN+1执行智能刷新操作，然后可以对所有第二相邻字线WLN-2和WLN+2执行智能刷新操作。因此，所述半导体存储器件可以提高刷新操作效率，并防止其中存储的数据的丢失，以保证数据的可靠性。
图2是用来解释图1中所示的刷新操作控制单元130的实施例的框图。
参见图2，刷新操作控制单元130可以包括正常地址生成部210、目标行信息生成部220、智能地址生成部230和字线驱动部240。
正常地址生成部210可以接收正常刷新命令NM_REF。正常地址生成部210可以计数正常刷新命令NM_REF并输出正常刷新地址NM_ADD，以使得多个字线WL0、…、WLN-2、WLN-1、WLN、WLN+1、WLN+2、…和WLM可以被顺序地访问。
目标行信息生成部220可以接收存储体地址BK_ADD、行命令ROW_CMD和行地址ROW_ADD。目标行信息生成部220可以通过行命令ROW_CMD和行地址ROW_ADD识别关于目标字线的信息。行地址ROW_ADD可以在正常刷新操作中被激活。
当半导体存储器件进入激活模式时，目标行信息生成部220可以同时接收存储体地址BK_ADD、行命令ROW_CMD和行地址ROW_ADD。也就是说，目标行信息生成部220可以通过行命令ROW_CMD和行地址ROW_ADD来识别与存储体地址BK_ADD相对应的存储体中的行地址ROW_ADD已经被激活的次数。这可以表示关于行地址ROW_ADD已经被访问的次数的信息。
目标行信息生成部220可以将具有大量访问的地址作为设定为用于智能刷新操作的目标字线。目标行信息生成部220可以输出目标行信息TRR_INFO给智能地址生成部230。
智能地址生成部230可以从目标行信息生成部220接收目标行信息TRR_INFO，并为生成用于智能刷新操作的智能刷新地址SM_ADD。智能地址生成部230可以接收智能刷新命令SM_REF，并输出目标字线的第一相邻地址或第二相邻地址作为智能刷新地址SM_ADD。
例如，当被频繁执行激活操作的目标字线WLN的地址为‘N’时，第一相邻地址可以是与目标字线WLN相邻的两个字线WLN-1和WLN+1的地址‘N-1’和‘N+1’。第二相邻地址可以是与目标字线WLN第二相邻的两个字线WLN-2和WLN+2的地址‘N-2’和‘N+2’。因为关于目标字线WLN的目标行信息TRR_ADD被目标行信息生成部220更新并传送给智能地址生成部230，第一相邻地址的目标字线和第二相邻地址的目标字线可以是不同的。
智能地址生成部230可以响应智能刷新命令SM_REF来计数智能刷新命令SM_REF被接收的次数，并在计数次数未达到预设次数时，输出第一相邻地址。智能地址生成部230可以在智能刷新命令SM_REF被接收预设次数后输出第二相邻地址预定次数。
换言之，智能地址生成部230可以根据智能刷新命令SM_REF已经被接收的次数来输出与从目标行信息生成部220接收并由其更新的目标行信息TRR_INFO相对应的目标字线的第一相邻地址。然后，当智能刷新命令SM_REF已经被接收的次数是预设次数时，智能地址生成部230可以输出与从目标行信息生成部220接收并由其更新的目标行信息TRR_INFO相对应的目标字线的第二相邻地址。
字线驱动部240可以从正常地址生成部210接收正常刷新地址NM_ADD。字线驱动部240可以从智能地址生成部230接收作为第一相邻地址或第二相邻地址的智能刷新地址SM_ADD。字线驱动部240可以驱动与接收的地址相对应的字线。
图3是解释图2所示的智能地址生成部230的实施例的框图。
参见图3，智能地址生成部230可以包括计数部分310，地址锁存部分320和地址输出部分330。
计数部分可以接收智能刷新命令SM_REF并执行计数操作。当智能刷新命令SM_REF已经被接收的次数等于或者大于预设次数时，计数部分310可以生成控制信号CTRL_SM。
地址锁存部分320可以接收并锁存目标行信息TRR_INFO。地址锁存部分320可以输出锁存的目标行信息TRR_INFO_L给地址输出部分330。
地址输出部分330可以分别从计数部分310和地址锁存部分320接收控制信号CTRL_SM和锁存的目标行信息TRR_INFO_L。当控制信号CTRL_SM被去激活时，地址输出部分330可以接收锁存的目标行信息TRR_INFO_L并输出第一相邻地址作为智能刷新地址SM_ADD。然而，当控制信号CTRL_SM被激活时，地址输出部分可以接收锁存的目标行信息TRR_INFO_L并输出第二相邻地址作为智能刷新地址SM_ADD。
图4是图示图1中的半导体存储器件的操作的的波形图。
与正常刷新操作相对应的正常刷新命令NM_REF以及与智能刷新操作相对应的智能刷新命令SM_REF可以响应刷新命令REF而被激活。
例如，当刷新命令REF被接收4次时，正常刷新操作可以被执行3次且智能刷新操作可以被执行1次。对于第一相邻地址‘N-1’和‘N+1’，智能刷新操作可以被连续执行预定次数。那么，当其达到预定次数或更多时，响应智能刷新命令SM_REF而第二相邻地址‘N-2’和‘N+2’可以被连续执行智能刷新命令。
在依据本发明的实施例的半导体存储器件中，对离目标行的目标字线最相邻的第一字线的第一相邻地址连续执行刷新操作是可能的。那么，当刷新操作执行预设次数或者更多时，对离目标字线第二近的第二字线的第二相邻地址连续执行刷新操作是可能的。因此，对第一相邻地址的刷新操作结束，然后对第二相邻地址的刷新操作被执行，以使有可能防止第二字线的恶化。再者，所述半导体存储器件可以提高刷新操作的效率，并防止其中存储的数据的丢失，以使有可能保证数据可靠性。
尽管出于说明性目的对各种实施例都已经进行了描述，但是对于本领域技术人员来说显然的是，可以在不脱离本发明所附的权利要求中所定义的的精神和范围的情况下做出各种改进和修正。
此外，之前的实施例中说明的逻辑门和晶体管的位置和类型可以依据输入信号的极性等以不同方式的实施。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器件，包括：
存储体，包括多个字线；
刷新操作控制单元，适用于：响应智能刷新命令而对所述多个字线中的目标字线的第一相邻字线组执行第一刷新操作，并在所述第一刷新操作之后对所述目标字线的第二相邻字线组执行第二刷新操作。
技术方案2.根据技术方案1所述的半导体存储器件，其中，第一相邻字线组包括所述多个字线中的与目标字线第一相邻的字线，第二字线组包括所述多个字线中的与目标字线第二相邻的字线。
技术方案3.根据技术方案1所述的半导体存储器件，还包括：
正常命令生成单元，适用于响应刷新命令来生成正常刷新命令；
智能命令生成单元，适用于：计数所述刷新命令，并且每当所述刷新命令被计数了第一预定次数时生成智能刷新命令，
其中，当所述智能刷新命令被激活时，所述正常刷新命令被去激活。
技术方案4.根据技术方案3所述的半导体存储器件，其中，所述正常命令生成单元计数刷新命令，并生成在每个预定周期被激活的正常刷新命令。
技术方案5.根据技术方案4所述的半导体存储器件，其中，所述智能命令生成单元计数所述刷新命令以在每个第一预定周期激活用于执行第一智能模式的所述智能刷新命令，以及计数所述刷新命令以在每个第二预定周期激活用于执行第二智能模式的所述智能刷新命令。
技术方案6.根据技术方案3所述的半导体存储器件，其中，所述刷新操作控制单元响应所述正常刷新命令来顺序地访问所述多个字线。
技术方案7.根据技术方案3所述的半导体存储器件，其中，所述刷新操作控制单元包括：
正常地址生成部，适用于计数所述正常刷新命令并生成正常刷新地址；
目标行信息生成部，适用于接收存储体地址、行命令和行地址，以及生成关于所述目标字线的目标行信息；
智能地址生成部，适用于：接收所述智能刷新命令和所述目标行信息，以及生成用于所述第一相邻字线组的第一相邻地址或者用于所述第二相邻字线组的第二相邻地址；以及
字线驱动部，适用于驱动所述多个字线中的与所述正常刷新地址、所述第一相邻地址和所述第二相邻地址相对应的字线。
技术方案8.根据技术方案7所述的半导体存储器件，其中，所述智能地址生成部包括：
计数部分，适用于计数所述智能刷新命令并生成控制信号；
地址锁存部分，适用于锁存所述目标行信息并输出锁存的地址；
地址输出部分，适用于响应控制信号来输出所述锁存的地址的第一相邻地址组或者所述锁存的地址的第二相邻地址组。
技术方案9.根据技术方案8所述的半导体存储器件，其中，计数部分计数所述智能刷新命令并在所述智能刷新命令被计数了第二预定次数时激活所述控制信号。
技术方案10.根据技术方案8所述的半导体存储器件，其中，当所述控制信号被去激活时，所述地址输出部分输出所述第一相邻地址组；以及当所述控制信号激活时，所述地址输出部分输出所述第二相邻地址组。
技术方案11.一种半导体存储器件，包括：
存储体，包括多个字线；
智能命令生成单元，适用于计数刷新命令并生成以预定周期被激活的智能刷新命令；以及
刷新操作控制单元，适用于：计数所述智能刷新命令，对与所述多个字线中的与目标字线最相邻的第一字线执行预定次数的刷新操作，以及在所述预定次数之后对与所述目标字线第二相邻的第二字线执行所述刷新操作。
技术方案12.根据技术方案11所述的半导体存储器件，还包括：
正常命令生成单元，适用于：响应所述刷新命令来生成正常刷新命令，并在所述智能刷新命令激活时使所述正常刷新命令去激活。
技术方案13.根据技术方案12所述的半导体存储器件，其中，所述刷新操作控制单元包括：
正常地址生成部，适用于计数所述正常刷新命令并生成正常刷新地址；
目标行信息生成部，适用于：接收存储体地址、行命令和行地址，以及生成关于所述目标字线的目标行信息；
智能地址生成部，适用于：接收所述智能刷新命令和目标行信息，以及生成用于所述第一字线的第一相邻地址或者用于所述第二字线的第二相邻地址；
字线驱动部，适用于驱动所述多个字线中的与所述正常刷新地址、所述第一相邻地址和所述第二相邻地址相对应的字线。
技术方案14.根据技术方案13所述的半导体存储器件，其中，所述智能地址生成部包括：
计数部分，适用于计数所述智能刷新命令并生成控制信号；
地址锁存部分，适用于锁存所述目标行信息并输出锁存的地址；
地址输出部分，适用于响应所述控制信号来输出所述锁存的地址的第一相邻地址组或者所述锁存的地址的第二相邻地址组。
技术方案15.根据技术方案14所述的半导体存储器件，其中，所述计数部分计数所述智能刷新命令，并且当所述智能刷新命令计数了所述预定次数时，所述计数部分激活所述控制信号。
技术方案16.根据技术方案14所述的半导体存储器件，其中，当所述控制信号被去激活时，所述地址输出部分输出所述第一相邻地址组；以及当所述控制信号被激活时，所述地址输出部分输出所述第二相邻地址组。
技术方案17.一种半导体存储器件的刷新操作方法，包括：
检测多个字线中的目标字线；
响应刷新命令，对所述多个字线中的与所述目标字线第一相邻的第一字线对执行预定次数的智能刷新操作；以及
在对所述第一字线对执行所述智能刷新操作后，响应所述刷新命令来对所述多个字线中的与所述目标字线第二相邻的第二字线对执行所述智能刷新操作。
技术方案18.根据技术方案17所述的刷新操作方法，还包括：
响应所述刷新操作，顺序地对所述多个字线执行正常刷新操作。
技术方案19.根据技术方案17所述的刷新操作方法，还包括：
每当执行所述智能刷新操作时，更新所述目标字线。

Claims (10)

1.一种半导体存储器件，包括：
存储体，包括多个字线；
刷新操作控制单元，适用于：响应智能刷新命令而对所述多个字线中的目标字线的第一相邻字线组执行第一刷新操作，并在所述第一刷新操作之后对所述目标字线的第二相邻字线组执行第二刷新操作。
2.根据权利要求1所述的半导体存储器件，其中，第一相邻字线组包括所述多个字线中的与目标字线第一相邻的字线，第二字线组包括所述多个字线中的与目标字线第二相邻的字线。
3.根据权利要求1所述的半导体存储器件，还包括：
正常命令生成单元，适用于响应刷新命令来生成正常刷新命令；
智能命令生成单元，适用于：计数所述刷新命令，并且每当所述刷新命令被计数了第一预定次数时生成智能刷新命令，
其中，当所述智能刷新命令被激活时，所述正常刷新命令被去激活。
4.根据权利要求3所述的半导体存储器件，其中，所述正常命令生成单元计数刷新命令，并生成在每个预定周期被激活的正常刷新命令。
5.根据权利要求4所述的半导体存储器件，其中，所述智能命令生成单元计数所述刷新命令以在每个第一预定周期激活用于执行第一智能模式的所述智能刷新命令，以及计数所述刷新命令以在每个第二预定周期激活用于执行第二智能模式的所述智能刷新命令。
6.根据权利要求3所述的半导体存储器件，其中，所述刷新操作控制单元响应所述正常刷新命令来顺序地访问所述多个字线。
7.根据权利要求3所述的半导体存储器件，其中，所述刷新操作控制单元包括：
正常地址生成部，适用于计数所述正常刷新命令并生成正常刷新地址；
目标行信息生成部，适用于接收存储体地址、行命令和行地址，以及生成关于所述目标字线的目标行信息；
智能地址生成部，适用于：接收所述智能刷新命令和所述目标行信息，以及生成用于所述第一相邻字线组的第一相邻地址或者用于所述第二相邻字线组的第二相邻地址；以及
字线驱动部，适用于驱动所述多个字线中的与所述正常刷新地址、所述第一相邻地址和所述第二相邻地址相对应的字线。
8.根据权利要求7所述的半导体存储器件，其中，所述智能地址生成部包括：
计数部分，适用于计数所述智能刷新命令并生成控制信号；
地址锁存部分，适用于锁存所述目标行信息并输出锁存的地址；
地址输出部分，适用于响应控制信号来输出所述锁存的地址的第一相邻地址组或者所述锁存的地址的第二相邻地址组。
9.一种半导体存储器件，包括：
存储体，包括多个字线；
智能命令生成单元，适用于计数刷新命令并生成以预定周期被激活的智能刷新命令；以及
刷新操作控制单元，适用于：计数所述智能刷新命令，对与所述多个字线中的与目标字线最相邻的第一字线执行预定次数的刷新操作，以及在所述预定次数之后对与所述目标字线第二相邻的第二字线执行所述刷新操作。
10.一种半导体存储器件的刷新操作方法，包括：
检测多个字线中的目标字线；
响应刷新命令，对所述多个字线中的与所述目标字线第一相邻的第一字线对执行预定次数的智能刷新操作；以及
在对所述第一字线对执行所述智能刷新操作后，响应所述刷新命令来对所述多个字线中的与所述目标字线第二相邻的第二字线对执行所述智能刷新操作。
CN201510451455.XA 2014-12-08 2015-07-28 半导体存储器件 Active CN105679359B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020140174913A KR20160069213A (ko) 2014-12-08 2014-12-08 반도체 메모리 장치
KR10-2014-0174913 2014-12-08

Publications (2)

Publication Number Publication Date
CN105679359A true CN105679359A (zh) 2016-06-15
CN105679359B CN105679359B (zh) 2020-09-15

Family

ID=56094883

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510451455.XA Active CN105679359B (zh) 2014-12-08 2015-07-28 半导体存储器件

Country Status (4)

Country Link
US (1) US9672889B2 (zh)
KR (1) KR20160069213A (zh)
CN (1) CN105679359B (zh)
TW (1) TWI652673B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110046056A (zh) * 2018-01-16 2019-07-23 爱思开海力士有限公司 检测并校正数据错误的存储器件及其操作方法
CN110390978A (zh) * 2018-04-17 2019-10-29 爱思开海力士有限公司 半导体器件和包括该半导体器件的存储器模块
CN110942790A (zh) * 2018-09-21 2020-03-31 南亚科技股份有限公司 目标行产生器、动态随机存取存储器以及目标行的判定方法

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
KR102352557B1 (ko) * 2015-12-29 2022-01-20 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
JP6924524B2 (ja) * 2016-04-08 2021-08-25 ウルトラメモリ株式会社 半導体記憶装置
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
KR20180102267A (ko) * 2017-03-07 2018-09-17 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102308778B1 (ko) * 2017-05-24 2021-10-05 삼성전자주식회사 디스터브 로우를 케어하는 메모리 장치 및 그 동작방법
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
JP6622843B2 (ja) * 2018-04-19 2019-12-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びそのリフレッシュ方法
CN112106138B (zh) 2018-05-24 2024-02-27 美光科技公司 用于行锤击刷新采样的纯时间自适应采样的设备和方法
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10726903B2 (en) * 2018-09-21 2020-07-28 Nanya Technology Corporation Row-determining circuit, DRAM, and method for refreshing a memory array
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN111354393B (zh) 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US12112787B2 (en) 2022-04-28 2024-10-08 Micron Technology, Inc. Apparatuses and methods for access based targeted refresh operations
US12125514B2 (en) 2022-04-28 2024-10-22 Micron Technology, Inc. Apparatuses and methods for access based refresh operations

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030193829A1 (en) * 2002-04-11 2003-10-16 Morgan Donald M. Method and system for low power refresh of dynamic random access memories
US20110141836A1 (en) * 2009-12-16 2011-06-16 Innovative Silicon Isi Sa Techniques for reducing impact of array disturbs in a semiconductor memory device
CN103680595A (zh) * 2012-09-20 2014-03-26 爱思开海力士有限公司 单元阵列、存储器以及包括存储器的存储系统
US20140177376A1 (en) * 2012-12-20 2014-06-26 SK Hynix Inc. Memory and memory system including the same
US20140359208A1 (en) * 2013-05-28 2014-12-04 SK Hynix Inc. Memory and memory system including the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6954387B2 (en) * 2003-07-15 2005-10-11 International Business Machines Corporation Dynamic random access memory with smart refresh scheduler
JP4002900B2 (ja) 2004-03-02 2007-11-07 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
KR101879442B1 (ko) * 2011-05-25 2018-07-18 삼성전자주식회사 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
US8588022B2 (en) * 2011-08-24 2013-11-19 Micron Technology, Inc. Memory refresh methods, memory section control circuits, and apparatuses
KR101893895B1 (ko) * 2011-12-16 2018-09-03 삼성전자주식회사 메모리 시스템 및 그 동작 제어 방법
KR102075665B1 (ko) * 2013-06-17 2020-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작방법과 반도체 메모리 장치를 포함하는 반도체 시스템
US9396786B2 (en) * 2013-09-25 2016-07-19 SK Hynix Inc. Memory and memory system including the same
KR20150064953A (ko) 2013-12-04 2015-06-12 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102189533B1 (ko) * 2013-12-18 2020-12-11 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
KR102158266B1 (ko) * 2014-02-19 2020-09-22 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160011015A (ko) * 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 어드레스 생성회로 및 이를 포함하는 메모리 장치
KR20160119588A (ko) * 2015-04-06 2016-10-14 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160138690A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030193829A1 (en) * 2002-04-11 2003-10-16 Morgan Donald M. Method and system for low power refresh of dynamic random access memories
US20110141836A1 (en) * 2009-12-16 2011-06-16 Innovative Silicon Isi Sa Techniques for reducing impact of array disturbs in a semiconductor memory device
CN103680595A (zh) * 2012-09-20 2014-03-26 爱思开海力士有限公司 单元阵列、存储器以及包括存储器的存储系统
US20140177376A1 (en) * 2012-12-20 2014-06-26 SK Hynix Inc. Memory and memory system including the same
US20140359208A1 (en) * 2013-05-28 2014-12-04 SK Hynix Inc. Memory and memory system including the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110046056A (zh) * 2018-01-16 2019-07-23 爱思开海力士有限公司 检测并校正数据错误的存储器件及其操作方法
CN110046056B (zh) * 2018-01-16 2023-05-02 爱思开海力士有限公司 检测并校正数据错误的存储器件及其操作方法
CN110390978A (zh) * 2018-04-17 2019-10-29 爱思开海力士有限公司 半导体器件和包括该半导体器件的存储器模块
CN110942790A (zh) * 2018-09-21 2020-03-31 南亚科技股份有限公司 目标行产生器、动态随机存取存储器以及目标行的判定方法
CN110942790B (zh) * 2018-09-21 2021-12-03 南亚科技股份有限公司 目标行产生器、动态随机存取存储器以及目标行的判定方法

Also Published As

Publication number Publication date
US20160163372A1 (en) 2016-06-09
CN105679359B (zh) 2020-09-15
TW201621902A (zh) 2016-06-16
TWI652673B (zh) 2019-03-01
US9672889B2 (en) 2017-06-06
KR20160069213A (ko) 2016-06-16

Similar Documents

Publication Publication Date Title
CN105679359A (zh) 半导体存储器件
US10790005B1 (en) Techniques for reducing row hammer refresh
US10643673B2 (en) Apparatuses and methods for performing compare operations using sensing circuitry
US9786351B2 (en) Semiconductor memory device for performing refresh operation and operating method therof
JP6316952B2 (ja) メモリセルアレイに記憶された極値の識別装置及び方法
CN104685571B (zh) 响应于潜在干扰的存在刷新一组存储器单元
US9355689B2 (en) Detection of multiple accesses to a row address of a dynamic memory within a refresh period
US10127282B2 (en) Partitionable ternary content addressable memory (TCAM) for use with a bloom filter
CN106462500A (zh) 用于执行损耗均衡操作的设备及方法
CN104183264B (zh) 存储器及包括其的存储系统
US11195568B1 (en) Methods and systems for controlling refresh operations of a memory device
US9753652B2 (en) Memory controller, data storage device, and memory control method
CN104240745A (zh) 半导体存储装置和包括其的存储系统
CN104488031A (zh) 响应于数据访问执行存储装置的刷新
TW201511002A (zh) 三元內容可定址記憶體
CN104795097A (zh) 存储器和包括存储器的存储系统
US11107531B2 (en) Search circuits, hammer address management circuits, and memory systems including the same
CN106057232B (zh) 半导体存储器件
GB2513714A (en) A memory device and method of controlling leakage current within such a memory device
KR20200079554A (ko) 하위행 주소 지정을 위한 장치 및 방법
CN116261754A (zh) 具有用于行锤击缓解的快速随机行刷新的dram
US11740899B2 (en) In-memory associative processing system
US20120137107A1 (en) Method of decaying hot data
CN108231107A (zh) 半导体器件
US9251894B2 (en) Accessing a resistive memory storage device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant