CN105470227A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN105470227A
CN105470227A CN201510633689.6A CN201510633689A CN105470227A CN 105470227 A CN105470227 A CN 105470227A CN 201510633689 A CN201510633689 A CN 201510633689A CN 105470227 A CN105470227 A CN 105470227A
Authority
CN
China
Prior art keywords
sealing body
wire
semiconductor device
outer lead
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510633689.6A
Other languages
English (en)
Inventor
田平幸德
小池信也
清原俊范
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN105470227A publication Critical patent/CN105470227A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32013—Structure relative to the bonding area, e.g. bond pad the layer connector being larger than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供一种半导体器件，其目的在于确保半导体器件的安装强度，并且实现安装面积的缩小化。功率晶体管(5)具有芯片搭载部、半导体芯片、多个引线(1)和封固体(3)。多个引线(1)的各自的外引线部(1b)具有从封固体(3)的第二侧面(3d)沿第一方向(1bh)突出的第一部分(1be)、沿与第一部分(1be)交叉的第二方向(1bi)延伸的第二部分(1bf)、和沿与第二方向(1bi)交叉的第三方向(1bj)延伸的第三部分(1bg)。而且，外引线部(1b)的沿着第三方向(1bj)的第三部分(1bg)的长度(AL2)比沿着第一方向(1bh)的第一部分(1be)的长度(AL1)短。

Description

半导体器件
技术领域
本发明涉及半导体器件，例如涉及适用于包含从封固半导体芯片的封固体的侧面突出的引线在内的半导体器件的有效的技术。
背景技术
在树脂封固型的半导体器件(封装)中，近年来，要求封装的安装面积缩小。
这里，在具有封固半导体芯片的封固树脂层的半导体器件中，例如日本特开平5-36863号公报(专利文献1)公开了从封固树脂层的侧面突出的外引线弯折的构造、及向基板的焊料安装构造。
另外，在具有封固体的半导体元件中，例如日本特开平5-21683号公报(专利文献2)公开了从封固体突出的引线弯折的构造、及向基板的焊料焊接构造。
另外，在树脂封固型的半导体器件中，例如日本特开2013-183054号公报(专利文献3)公开了在封固体的四边上分别配置有引线的QFP(QuadFlatPackage：方型扁平式封装)构造。
现有技术文献
专利文献
专利文献1：日本特开平5-36863号公报
专利文献2：日本特开平5-21683号公报
专利文献3：日本特开2013-183054号公报
在上述半导体器件中，为应对窄节距化和安装面积的缩小化，考虑缩短引线长度，但若缩短引线长度，则引线向安装基板的焊料焊接面积减小，因此担心导致安装强度降低。
也就是说，若引线长度变短，则难以确保安装强度。
发明内容
因此，本发明人研究的是能够利用缩短了引线长度的半导体器件构造来确保安装强度的技术。
其他的课题和新的特征从本说明书的说明及附图而变明确。
一实施方式的半导体器件具有芯片搭载部、半导体芯片、引线和封固体，上述芯片搭载部的其他部分从上述封固体的第一侧面突出。而且，上述引线的外引线部具有从上述封固体的第二侧面沿第一方向突出的第一部分、沿与上述第一方向交叉的第二方向延伸的第二部分、和沿与上述第二方向交叉的第三方向延伸的第三部分，沿着上述第三方向的上述第三部分的长度比沿着上述第一方向的上述第一部分的长度短。
另外，一实施方式的半导体器件具有芯片搭载部、半导体芯片、引线和封固体，上述芯片搭载部的其他部分从上述封固体的第一侧面突出，上述引线的外引线部具有第一部分、第二部分和第三部分。而且，上述外引线部的上述第一部分具有与上述封固体的第二侧面相连的第一前端面，上述外引线部的上述第二部分位于上述第一部分和上述第三部分之间，上述第三部分具有位于上述第一前端面相反侧的第二前端面。另外，从第一交叉部到第二交叉部为止的长度比从第三交叉部到第四交叉部为止的长度更长，上述第一交叉部是上述第一部分的第一假想线与上述第一前端面的交叉部，上述第二交叉部是上述第一部分的上述第一假想线的延长线与上述第二部分的第二假想线的延长线的交叉部，上述第三交叉部是上述第三部分的第三假想线的延长线与上述第二部分的上述第二假想线的延长线的交叉部，上述第四交叉部是上述第三部分的上述第三假想线与上述第二前端面的交叉部。而且，上述第一假想线是穿过上述第一部分的厚度方向上的中心、且与上述第一部分的表面平行地延伸的线，上述第二假想线是穿过上述第二部分的厚度方向上的中心、且沿与上述第二部分的表面平行地延伸的线，上述第三假想线是穿过上述第三部分的厚度方向上的中心、且与上述第三部分的表面平行地延伸的线。
发明的效果
根据上述一实施方式，能够确保半导体器件的安装强度，并且实现安装面积的缩小化。
附图说明
图1是表示实施方式的半导体器件的构造的一例的俯视图。
图2是从图1所示的A方向观察的向视图。
图3是表示图1所示的半导体器件的背面侧的构造的一例的后视图。
图4是透视地表示图1所示的半导体器件的内部构造的透视俯视图。
图5是表示沿图4的A-A线截断的构造的一例的剖视图。
图6是表示沿图4的B-B线截断的构造的一例的剖视图及局部放大剖视图。
图7是表示实施方式的半导体器件的引线形状的定义的示意图。
图8是表示实施方式的半导体器件的引线形状的另一种定义的示意图。
图9是表示安装实施方式的半导体器件的安装基板中的焊区(land)图案的一例的俯视图。
图10是表示将实施方式的半导体器件搭载在图9所示的焊区图案上的构造的一例的俯视图。
图11是表示图10的安装构造的一例的侧视图。
图12是表示实施方式的半导体器件的引线形状与比较例的半导体器件的引线形状的比较图。
图13是在实施方式的半导体器件和比较例的半导体器件中表示各尺寸的一例的外观比较图。
图14是表示图13所示的各尺寸的一例的数据图。
图15是实施方式的半导体器件和比较例的半导体器件中的引线的长高比的比较图。
图16是表示基于实施方式的半导体器件与比较例的比较的效果的比较图。
图17是表示实施方式的半导体器件中的安装强度的测试方法的一例的测试条件图。
图18是表示实施方式的半导体器件和比较例的半导体器件中的安装强度的测试结果的数据图。
图19是表示实施方式的半导体器件的组装顺序的一例的流程图。
图20是表示实施方式的半导体器件的组装中的主要工序的一例的俯视图。
图21是表示实施方式的半导体器件的组装中的主要工序的一例的俯视图。
图22是表示实施方式的半导体器件的组装中的主要工序的一例的俯视图及侧视图。
图23是表示实施方式的半导体器件的组装中的主要工序的一例的俯视图。
图24是表示实施方式的半导体器件的组装中的主要工序的一例的俯视图。
图25是表示实施方式的半导体器件的组装中的主要工序的一例的俯视图及剖视图。
图26是表示实施方式的半导体器件的组装的引线切断中第一次进行引线切断后的构造的局部剖视图。
图27是表示实施方式的半导体器件的组装的引线切断中第二次进行引线切断后的构造的局部剖视图。
图28是表示实施方式的机电一体模块的构造的一例的立体图。
图29是表示图28的机电一体模块中的变频器部的内部构造的一例的俯视图。
图30是表示图28的机电一体模块的电路结构的一例的电路块图。
图31是表示实施方式的变形例的半导体器件的构造的俯视图。
图32是表示沿图31的A-A线截断的构造的剖视图。
附图标记说明
1引线
1a内引线部
1b外引线部
1bc第一弯曲部
1bd第二弯曲部
1be第一部分
1bf第二部分
1bg第三部分
1bh第一方向
1bi第二方向
1bj第三方向
2半导体芯片(pellet)
3封固体
3a上表面(第三面)
3b下表面(第四面)
3d第二侧面
4导线
5功率晶体管(半导体器件)
具体实施方式
在以下的实施方式中，除了特别需要以外，原则上不重复同一或同样部分的说明。
而且，在以下的实施方式中，为了方便，必要时分成多个章节段落或实施方式进行说明，但除了特别明示的情况以外，它们并不是相互毫无关系的，而是一方为另一方的一部分或全部的变形例、详细情况、补充说明等的关系。
另外，在以下的实施方式中，在提到要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况及从原理上明确地被限定于特定数的情况等以外，不限于该特定数，既可以是特定数以上也可以是特定数以下。
另外，在以下的实施方式中，除了特别明示的情况及从原理上明确是必须的情况等以外，其结构要素(还包含要素步骤等)不一定是必须的。
另外，在以下的实施方式中，关于结构要素等，当提到“由A形成”、“通过A形成”、“具有A”、“包含A”时，除了特别明示了只是该要素的情况等以外，当然不排除除此以外的要素。同样地，在以下的实施方式中，当提到结构要素等的形状、位置关系等时，除了特别明示的情况及从原理上明确不成立的情况等以外，实质上包含与其形状等近似或类似的形状等。关于上述数值及范围也是同样的。
以下，基于附图详细说明本发明的实施方式。此外，在用于说明实施方式的所有附图中，对于具有同一功能的部件标注同一附图标记，并省略其重复说明。另外，有时为了容易理解附图，在俯视图中也标注了剖面线。
(实施方式)
图1是表示实施方式的半导体器件的构造的一例的俯视图，图2是从图1所示的A方向观察的向视图，图3是表示图1所示的半导体器件的背面侧的构造的一例的后视图，图4是透视地表示图1所示的半导体器件的内部的构造的透视俯视图。另外，图5是表示沿图4的A-A线截断的构造的一例的剖视图，图6是表示沿图4的B-B线截断的构造的一例的剖视图及局部放大剖视图。
＜半导体器件＞
图1～图6所示的本实施方式的半导体器件是如下的半导体封装：具有封固半导体芯片(也被称为片状器件(pellet))2且由绝缘性的树脂形成的封固体3，还具有位于封固体3的内部和外部的多个引线1。此外，多个引线1分别具有被封固体3覆盖的内引线部1a和从封固体3向外部露出(突出)的外引线部1b，多个外引线部1b分别是半导体器件的外部连接用端子(外部端子)。
而且，如图1及图2所示，在本实施方式的半导体器件中，多个外引线部1b从封固体3的多个侧面中的一个侧面(第二侧面3d)突出。而且，如图3及图5所示，利用其上表面(芯片搭载面、第一面)1ca支承半导体芯片2的板状的芯片搭载部(也被称为岛、芯片焊盘、焊垫或下垫板)1c的下表面(第二面)1cb从封固体3的下表面(第四面)3b露出。即，本实施方式的半导体器件是表面安装型的半导体器件。
另外，如图1及图2所示，芯片搭载部1c的突出部(另一部分)1cc从封固体3的侧面中的位于有多个外引线部1b突出的第二侧面3d相反侧的第一侧面3c突出。
此外，多个引线1的外引线部1b分别成为在两个位置形成有弯曲(弯折)的形状。也就是说，多个外引线部1b分别具有2个弯曲部(后述的图7所示的第一弯曲部1bc和第二弯曲部1bd)。
在本实施方式中，作为具有上述构造的半导体器件(功率器件)的一例，列举功率晶体管5进行说明。此外，在功率晶体管5中装入有形成有具有漏极(D)电极、源极(S)电极及栅极(G)电极的场效应晶体管的半导体芯片2。
对功率晶体管5的详细构造进行说明，其包括：芯片搭载部1c，其具有图5所示的上表面(第一面、芯片搭载面)1ca和与上表面1ca相反侧的下表面(第二面)1cb的；半导体芯片2，其隔着图6所示的芯片焊接材料6被搭载在芯片搭载部1c的上表面1ca上。该半导体芯片2具有图4所示的主面2a、形成在主面2a上的多个第一电极焊盘(焊接电极、焊接焊盘)2c、及与主面2a相反侧的图6所示的背面2b，该半导体芯片2以背面2b与芯片搭载部1c的上表面1ca相对的方式搭载在芯片搭载部1c上。此外，半导体芯片2的背面2b是第二电极焊盘(焊接电极、焊接焊盘)2d，成为漏极(D)电极。
而且，如图4所示，半导体芯片2的主面2a的多个第一电极焊盘2c和多个引线1(参照图1)的内引线部1a经由多个导线(导电性部件)4分别电连接。
此外，半导体芯片2的多个第一电极焊盘2c包含第一焊盘(源极电极)2ca和俯视时的大小比第一焊盘2ca小的第二焊盘(栅极电极)2cb。
另外，图6所示的封固体3位于半导体芯片2的主面2a这一侧，并且具有俯视呈大致四边形的图1所示的上表面(第三面)3a、与上表面3a相反侧的图3所示的下表面(第四面)3b、和在半导体芯片2的厚度方向上位于上表面3a和下表面3b之间的图2所示的第一侧面3c及第二侧面3d。而且，如图3所示，封固体3以使芯片搭载部1c的下表面1cb在封固体3的下表面3b露出的方式，封固芯片搭载部1c的一部分(图5所示的上表面1ca这一侧)、图4所示的半导体芯片2及多个导线4。
由于本实施方式的半导体器件是功率晶体管5，所以如图1及图4所示，从封固体3的第二侧面3d突出的多个引线1(外引线部1b)是源极引线(S)1ba和栅极引线(G)1bb。另外，半导体芯片2的背面2b如上所述地成为漏极(D)电极，因此，图3所示的在封固体3的下表面3b上露出的芯片搭载部1c的下表面1cb是漏极(D)电极。
此外，如图4所示，多个外引线部1b分别与内引线部1a一体地形成。即，外引线部1b的源极引线1ba与内引线部1a的源极引线1aa一体地连接，另外，外引线部1b的栅极引线1bb与内引线部1a的栅极引线1ab一体地连接。
而且，内引线部1a的源极引线1aa的前端部是将多个内引线部1a连结而成为宽度宽的连结部1aaa、1aab，在这些宽度宽的连结部1aaa、1aab上连接有导线4。
在源极引线1aa的连结部1aaa或连结部1aab上，电连接有直径大的导线(第一导线、导电性部件)4a，而且，该导线4a与半导体芯片2的第一电极焊盘2c的源极电极(第一焊盘、焊接电极)2ca电连接。
即，由于向多个引线1中的源极引线1aa施加大的电流，所以多个源极引线1aa和半导体芯片2的源极电极2ca经由直径大的导线4a电连接。
另一方面，在内引线部1a的栅极引线1ab的导线接合部1aba上电连接有直径比导线4a小的导线4即导线(第二导线、导电性部件)4b，而且，该导线4b与半导体芯片2的第一电极焊盘2c的栅极电极(第二焊盘、焊接电极)2cb电连接。
即，由于向多个引线1中的栅极引线1ab施加小的电流，所以栅极引线1ab和半导体芯片2的栅极电极2cb经由导线4b电连接。
另外，如图4及图5所示，在封固体3的第二侧面3d上，突出有与芯片搭载部1c相连的悬空引线1e。
此外，芯片搭载部1c、与该芯片搭载部1c相连的悬空引线1e、及包含内引线部1a和外引线部1b在内的多个引线1由例如以Cu(铜)为主成分的Cu合金形成。另外，芯片焊接材料6是例如焊料。上述焊料优选例如使用了锡(Sn)等的无铅焊料。而且，包含导线4a及导线4b的导线4由例如Al(铝)形成。此时，导线4a的直径是例如300～500μm，导线4b的直径是例如125μm左右。另外，封固体3由例如热固化性的环氧树脂形成。但是，上述尺寸和各部件的材料不限于上述说明。
以下，对本实施方式的功率晶体管5的外引线部1b的形状进行说明。
图7是表示实施方式的半导体器件的引线形状的定义的示意图，图8是表示实施方式的半导体器件的引线形状的另一种定义的示意图。
如图7所示，功率晶体管5中的多个外引线部1b分别具有从封固体3的第二侧面3d沿第一方向1bh突出的第一部分1be、沿与第一方向1bh交叉的第二方向1bi延伸的第二部分1bf和沿与第二方向1bi交叉的第三方向1bj延伸的第三部分1bg。这些第一部分1be、第二部分1bf及第三部分1bg是直线地延伸的部分。
而且，第一部分1be和第二部分1bf经由第一弯曲部1bc相连，第二部分1bf和第三部分1bg经由第二弯曲部1bd相连。
因此，各个外引线部1b由第一部分1be、第一弯曲部1bc、第二部分1bf、第二弯曲部1bd和第三部分1bg形成，即由这五部分构成。
而且，在本实施方式的功率晶体管5中，沿着第三方向1bj的直线地延伸的第三部分1bg的长度AL2比沿着第一方向1bh的直线地延伸的第一部分1be的长度AL1短(AL1＞AL2)。
这里，第一部分1be的长度AL1是从封固体3的第二侧面3d到第一弯曲部1bc为止的长度，另外，第三部分1bg的长度AL2是从外引线部1b的前端部1bk到第二弯曲部1bd为止的长度。
而且，第一弯曲部1bc是从第一方向1bh朝向第二方向1bi(朝向半导体器件的垂直方向)弯折的部分，第二弯曲部1bd是从第二方向1bi朝向第三方向1bj(朝向半导体器件的水平方向)弯折的部分。
另外，第一方向1bh和第三方向1bj是与封固体3的上表面(第三面)3a平行或大致平行的方向。
而且，功率晶体管5中的外引线部1b的从封固体3的第二侧面3d突出的位置(后述的第一交叉部1f的位置)为在封固体3的厚度方向3e上相比于封固体3的下表面(第四面)3b更接近封固体3的上表面(第三面)3a的位置。
即，若将从外引线部1b的从封固体3的第二侧面3d突出的位置(后述的第一交叉部1f的位置)到封固体3的下表面3b为止的距离设为T1，并将从外引线部1b的从封固体3的第二侧面3d突出的位置(第一交叉部1f)到封固体3的上表面3a为止的距离设为T2，则有T2＜T1。
由此，由于上述距离T1长，所以外引线部1b的第二部分1bf的长度也变长。因此，能够在功率晶体管5向安装基板等安装时被赋予了热应力等应力的情况下，通过外引线部1b的长的第二部分1bf缓和上述热应力，能够提高安装可靠性。
在上述结构的功率晶体管5中，外引线部1b的第三部分1bg的长度AL2形成为比外引线部1b的第一部分1be的长度AL1短(AL1＞AL2)，由此，能够缩小功率晶体管5的安装面积。而且，由于外引线部1b的第三部分1bg与安装基板的焊区连接，所以当缩短第三部分1bg的长度AL2时，与安装基板的焊区连接的面积小，存在功率晶体管5和安装基板之间的连接强度变低的可能性。但是，例如图5所示，芯片搭载部1c的下表面1cb从封固体3的下表面3b露出，并且芯片搭载部1c的突出部(另一部分)1cc从位于与突出有多个外引线部1b的第二侧面3d相反侧的第一侧面3c突出，由此，该露出面(下表面1cb)和突出部1cc通过导电性粘接剂(例如，焊料等)与安装基板的焊区紧密地连接，从而能够确保功率晶体管5和安装基板的连接强度，能够缩短外引线部1b的第三部分1bg的长度AL2。换言之，由于功率晶体管5的大部分与安装基板的焊区连接，所以在封固体3的第二侧面3d上，即使缩短外引线部1b的第三部分1bg的长度AL2，也能够确保功率晶体管5和安装基板的连接强度的可靠性。
这里，如图8所示，对在外引线部1b中，作为直线的部分的第一部分1be、第二部分1bf及第三部分1bg与作为弯折的部分的第一弯曲部1bc及第二弯曲部1bd的不同(定义)进行说明。在上述直线的部分中，外引线部1b的中心值(线)中的多个矢量1j的方向朝向相同的方向，而在上述弯折的部分中，外引线部1b的中心值(线)中的多个矢量1j的方向朝向不同的方向。
换言之，外引线部1b的上述直线的部分是故意不弯折的部分，另一方面，外引线部1b的上述弯折的部分是故意弯折的部分。
以下，通过其他的方式说明本实施方式的功率晶体管5的特征。即，如图7所示，各个外引线部1b的第一部分1be具有与封固体3的第二侧面3d相连的第一前端面(基端侧)1br。而且，外引线部1b的第二部分1bf位于外引线部1b的第一部分1be和第三部分1bg之间，而且，外引线部1b的第三部分1bg具有位于第一前端面1br相反侧的第二前端面(前端侧)1bs。
而且，将从第一交叉部1f到第二交叉部1g为止的长度设为L1，其中，第一交叉部1f是第一部分1be的第一假想线1bm与第一前端面1br的交叉部，第二交叉部1g是第一部分1be的第一假想线1bm的延长线与第二部分1bf的第二假想线1bn的延长线的交叉部。而且，将从第三交叉部1h到第四交叉部1i为止的长度设为L2，其中，第三交叉部1h是第三部分1bg的第三假想线1bp的延长线与第二部分1bf的第二假想线1bn的延长线的交叉部，第四交叉部1i是第三部分1bg的第三假想线1bp与第二前端面1bs的交叉部，则有L1＞L2。
这里，第一假想线1bm是穿过第一部分1be的厚度方向上的中心、且与第一部分1be的表面平行地延伸的线，第二假想线1bn是穿过第二部分1bf的厚度方向上的中心、且与第二部分1bf的表面平行地延伸的线，第三假想线1bp是穿过第三部分1bg的厚度方向上的中心、且与第三部分1bg的表面平行地延伸的线。
另外，第一假想线1bm及第三假想线1bp分别与封固体3的上表面3a平行或大致平行。
而且，与封固体3的厚度方向3e平行地延伸的第四假想线1bq与第二假想线1bn所成的角度θ为6°以下。在换个方式表达时，角度θ是与第二方向1bi平行的直线和与封固体3的厚度方向3e平行的直线所成的角度。也就是说，角度θ是在外引线部1b成形(引线的弯曲成形)时的第一弯曲部1bc的弯曲角度，是利用冲头冲压外引线部1b时的外引线部1b的弯曲角度。
此外，角度θ为0＜θ≤6°。
在上述结构的功率晶体管5中，外引线部1b的第三交叉部1h与第四交叉部1i的距离L2也形成为比外引线部1b的第一交叉部1f与第二交叉部1g的距离L1短(L1＞L2)，由此，能够缩小功率晶体管5的安装面积。
以下，使用图9～图11，对本实施方式的功率晶体管5的外引线部1b与安装基板12的焊区12a之间的关系进行说明。
图9是表示安装实施方式的半导体器件的安装基板中的焊区图案的一例的俯视图，图10是表示在图9所示的焊区图案上搭载了实施方式的半导体器件的构造的一例的俯视图，图11是表示图10的安装构造的一例的侧视图。
图10和图11为在图9所示的安装基板12的焊区(电极、端子)12a的岛用焊区12aa和引线用焊区12ab上安装了本实施方式的功率晶体管5的构造。在各引线用焊区12ab上配置各外引线部1b的图7所示的第三部分1bg，在岛用焊区12aa上配置芯片搭载部1c。
在本实施方式的功率晶体管5中，由于外引线部1b中的与焊区12a的接合部分即第三部分1bg的长度短，所以如图9所示，也能够缩短与其接合的引线用焊区12ab的延伸方向的长度。而且，通过缩短各引线用焊区12ab的长度，如图10及图11所示，能够实现功率晶体管5的安装面积的缩小化。
而且，如后述的图16所示，能够实现安装基板12中的印迹(footprint)的缩小化。
以下，对本实施方式的功率晶体管5与JEDEC(JointElectronDeviceEngineeringCouncilstandards：电子元件工业联合会标准)等的标准产品封装30之间的外形规格的比较进行说明。图12是表示实施方式的半导体器件的引线形状与比较例(标准产品封装30)的半导体器件的引线形状的比较图，图13是表示实施方式的半导体器件与比较例的半导体器件中的各尺寸的一例的外观比较图。而且，图14是表示图13所示的各尺寸的一例的数据图，图15是实施方式的半导体器件与比较例的半导体器件中的引线的长高比的比较图，图16是表示基于实施方式的半导体器件的与比较例之间的比较的效果的比较图。
这里，作为上述标准产品封装30的一例，列举JEDEC的TO-263，将该TO-263作为比较例进行说明。此外，在图12中，示出了分别在本实施方式的功率晶体管5及比较例的标准产品封装30中，外引线部1b通过焊料9而接合在图11所示的安装基板12的引线用焊区12ab上的状态。
首先，对在本实施方式的功率晶体管5和比较例的标准产品封装30中各自的外引线部1b的形状进行说明。
如图12所示，在比较例(B)的标准产品封装30中，充分确保了外引线部1b的引线长度L。因此，在从外引线部1b的封固体3的第二侧面3d到第一弯曲部1bc的长度L1、包含第三部分1bg的安装部分的长度L2、以及外引线部1b的成形角度(弯曲角度：θ+90°)中，具有某种程度的自由度。
此外，当对标准产品封装30进行研究时，认为具有L1＜L2、θ≥6°的关系。
而在本实施方式(A)的功率晶体管5中，外引线部1b的包含第三部分1bg的引线长度L变短(图7所示的外引线部1b的第三交叉部1h与第四交叉部1i之间的距离L2比外引线部1b的第一交叉部1f与第二交叉部1g之间的距离L1短(L1＞L2))。
也就是说，为了充分确保上述长度(距离)L2，将长度(距离)L1缩短至最小。而且，为了充分确保上述长度(距离)L2，尽可能地减小在第一弯曲部1bc的弯曲角度(θ+90°)。
这是因为，尽可能短地形成上述长度L1的部分，并且通过使外引线部1b的在第一弯曲部1bc的上述弯曲角度中的θ成为6°以下(0＜θ≤6°)能够使外引线部1b的沿着封固体3的图7的厚度方向3e配置的部分(第二部分1bf)接近垂直，其结果为，能够尽可能地增长上述长度L2的部分。
另一方面，若使外引线部1b的在第一弯曲部1bc的上述弯曲角度中的θ为0°以下(换言之，向封固体这一侧弯曲)，则虽然能够缩短外引线部1b的引线长度L，但第一弯曲部1bc的弯曲角度成为锐角，其结果为，外引线部1b的耐久性明显降低。
也就是说，本实施方式的功率晶体管5具有L1＞L2、0＜θ≤6°的关系，由此，能够充分确保上述长度L2，还能够充分地满足引线的耐久性。
因此，在本实施方式的功率晶体管5中，能够实现外引线部1b的稳定的成形(弯曲成形)，而且，能够确保与安装基板之间的安装强度，并且缩小功率晶体管5的安装面积。
接着，使用图13和图14，对本实施方式的功率晶体管5与比较例的标准产品封装30中的各种位置的外形尺寸进行说明。
如图14的尺寸数据所示，在功率晶体管5(实施方式)和标准产品封装30(比较例)中，数值不同的主要是与引线长度L相关的位置。即，由于封固体3的厚度或俯视时的封固体3的大小、或者芯片搭载部1c在俯视时的大小等相同，所以仅在与引线长度L相关的位置的尺寸不同。
即，上述距离L2(Lp)在功率晶体管5中是0.922mm，在标准产品封装30中是2.54mm。由此，引线长度L在功率晶体管5中是2.20mm，在标准产品封装30中是4.50mm。
另外，就从芯片搭载部1c的端部到外引线部1b的前端部1bk之间的距离HE而言，在功率晶体管5中是12.55mm，在标准产品封装30中是14.85mm，引线长度L的差即为距离HE的差。
此外，除了角度θ1以外，其他部分的尺寸在功率晶体管5和标准产品封装30中相同。
接着，对本实施方式的功率晶体管5的外引线部1b的高度方向的条件进行说明。
功率晶体管5的外引线部1b的高度方向的条件能够通过外引线部1b的长高比表示。因此，使用图14及图15说明功率晶体管5和标准产品封装30各自的外引线部1b的形状的长高比。
如图15所示，就标准产品封装30的外引线部1b的长高比而言，长度L3＝L-Lp(L2)＝4.5-2.54＝1.96，从封固体3的下表面3b到外引线部1b为止的高度Z1(Q)＝2.4。
因此，长高比为L3/Z1＝1.96/2.4＝0.817。于是，标准产品封装30的外引线部1b的长高比为L3/Z1≤0.75。
另一方面，就本实施方式的功率晶体管5的外引线部1b的长高比而言，长度L3＝L-Lp(L2)＝2.2-0.922＝1.278，从封固体3的下表面3b到外引线部1b为止的高度Z1(Q)＝2.4。
因此，长高比为L3/Z1＝1.278/2.4＝0.5325。于是，功率晶体管5的外引线部1b的长高比成为L3/Z1≤0.55。
即，在功率晶体管5中，外引线部1b的长高比(L3/Z1)优选为L3/Z1≤0.55。
根据上述说明，针对本实施方式的功率晶体管5相对于比较例的标准产品封装30的效果，使用图16分别说明外形尺寸、引线大小、印迹大小。
首先，当使用图13的外观图及图14的尺寸数据来计算外形尺寸时，标准产品封装30的外形尺寸为长度D×长度HE＝10.0mm×14.85mm＝149mm2。而功率晶体管5的外形尺寸为长度D×长度HE＝10.0mm×12.55mm＝126mm2。因此，由于从面积149mm2减少至面积126mm2，所以在功率晶体管5中，关于外形尺寸，能够实现15.4％的小型化。
另外，关于引线大小，标准产品封装30为长度b×长度L＝0.6mm×4.5mm＝2.70mm2。而功率晶体管5为长度b×长度L＝0.6mm×2.2mm＝1.32mm2。因此，由于从面积2.70mm2减少至面积1.32mm2，所以在功率晶体管5中，关于引线大小，能够实现51.1％的缩小化。
另外，关于图9所示的安装基板12的印迹大小，首先，关于岛用焊区12aa，比较例的标准产品封装30为长度g×长度i＝10.8mm×15.9mm＝171.7mm2。而实施方式的功率晶体管5为长度g×长度i＝10.8mm×14.3mm＝154.4mm2。因此，由于从面积171.7mm2减小至面积154.4mm2，所以在功率晶体管5中，关于岛用焊区12aa的印迹大小，能够实现10.1％的缩小化。
另外，关于印迹大小的引线用焊区12ab，比较例的标准产品封装30成为长度k×长度m＝4mm×0.9mm＝3.6mm2。而实施方式的功率晶体管5成为长度k×长度m＝2.4mm×0.9mm＝2.16mm2。因此，由于从面积3.6mm2减小至面积2.16mm2，所以在功率晶体管5中，关于引线用焊区12ab的印迹大小，能够实现40％的缩小化。
接着，对本实施方式的功率晶体管5的安装强度的测试进行说明。
图17是表示实施方式的半导体器件中的安装强度的测试方法的一例的测试条件图，图18是表示实施方式的半导体器件和比较例的半导体器件中的安装强度的测试结果的数据图。
如图17所示，在本实施方式的安装强度的测试中，通过焊料9将外引线部1b接合在安装基板12等的焊区12ab上，在该状态下，将导线部件14钩挂在外引线部1b并向45°上方拉伸，测定此时的拉伸强度。在本实施方式中，分别对于实施方式的功率晶体管5和比较例的标准产品封装30测定上述拉伸强度。
根据图18所示的测试结果，标准产品封装30的安装强度的测定结果是平均值90.4N。这里，图16所示的仅引线用焊区12ab的大小的缩小效果为减少40％，从而只要功率晶体管5的安装强度能够得到比相对于标准产品封装30的安装强度减少20％后的值大的测定值，就是合格的。
具体来说，由于标准产品封装30的安装强度的平均值为90.4N，所以成为90.4×0.8＝72.32N。因此，若功率晶体管5的安装强度的测定值比72.32N大，则可以说安装强度是合格的。根据图18的测定值，在功率晶体管5中，测定对象的全部管脚(1、3、5、7管脚)的测定值比72.32N大，由此，能够将采用了本实施方式的功率晶体管5的焊料接合的安装强度视为合格。
＜半导体器件的制造方法＞
图19是表示实施方式的半导体器件的组装顺序的一例的流程图，图20～图25分别是表示实施方式的半导体器件的组装中的主要工序的一例的俯视图、侧视图及剖视图。而且，图26是表示实施方式的半导体器件的组装的引线切断中第一次进行引线切断后的构造的局部剖视图，图27是表示实施方式的半导体器件的组装的引线切断中第二次进行引线切断后的构造的局部剖视图。
根据图19所示的流程说明功率晶体管5的制造方法。
首先，准备具有多个器件区域的图20所示的引线框架10。
此外，引线框架10是由以例如Cu(铜)为主成分的金属材料(Cu合金)形成的板状的框架部件。
在本实施方式中，为了方便，以2个器件区域为代表，说明之后的功率晶体管5的组装。
1.芯片焊接
在引线框架准备完成后，进行图19所示的芯片焊接。
在芯片焊接工序中，如图20所示，通过芯片焊接材料6将半导体芯片2搭载在芯片搭载部1c的上表面1ca。即，通过芯片焊接材料6将在主面2a形成有多个第一电极焊盘2c的半导体芯片2搭载在芯片搭载部1c上。
2.导线焊接(源极电极)
在芯片焊接完成后，进行图19所示的源极电极的导线焊接。
在本导线焊接工序中，如图20所示，经由导线4a分别电连接半导体芯片2的多个第一电极焊盘2c中的源极电极2ca和多个内引线部1a中的源极引线1aa的连结部1aaa、1aab。
3.导线焊接(栅极电极)
在源极电极的导线焊接完成后，进行图19所示的栅极电极的导线焊接。
在本导线焊接工序中，如图21所示，经由导线4b分别电连接半导体芯片2的多个第一电极焊盘2c中的栅极电极2cb和多个内引线部1a中的栅极引线1ab的导线接合部1aba。此外，导线4a和导线4b是由例如Al形成的金属细线。
4.模塑
在栅极电极的导线焊接完成后，进行图19所示的模塑。
在模塑工序中，使用封固用树脂，封固图4所示的半导体芯片2、芯片搭载部1c的一部分(上表面1ca这一侧)、多个内引线部1a及多个导线4。此时，首先，在未图示的树脂成形模具的型腔内，配置导线焊接完成的引线框架10，用模具夹紧引线框架10之后，将上述封固用树脂填充到上述型腔内而形成图21所示的封固体3。上述封固用树脂是例如热固化性的环氧树脂。
此时，如图4所示，芯片搭载部1c的突出部1cc从封固体3的第一侧面3c突出，另一方面，多个外引线部1b从第二侧面3d突出，再如图3所示，以芯片搭载部1c的下表面1cb从下表面3b露出的方式形成封固体3。
5.后固化(aftermoldcure)
在模塑完成后，进行图19所示的后固化。
在后固化工序中，如图22所示，向所形成的封固体3施加热量而使封固体3固化。
由此，如图3及图5所示，成为如下状态，芯片搭载部1c的突出部1cc从封固体3的第一侧面3c突出，多个外引线部1b从第二侧面3d突出，芯片搭载部1c的下表面1cb从下表面3b露出。
6.热应力测试
在后固化后，进行图19所示的热应力测试(IR)。
在热应力测试工序中，如图22所示，通过回流烘烤对模塑完成后的封固体3施加热量以进行应力测试。
7.连杆切断(tie-barcut)、树脂切断(Resincut)
在热应力测试后，进行图19所示的连杆切断、树脂切断。
在连杆切断、树脂切断工序中，如图23所示，通过冲头7截断配置在相邻的外引线部1b之间的连杆1d。由此，相邻的外引线部1b彼此分离，并且形成在封固体3和连杆1d之间的树脂被切掉。
8.去毛刺
在连杆切断、树脂切断后，进行图19所示的去毛刺。
在去毛刺工序中，如图23所示，除去因上述连杆切断、树脂切断产生的树脂和金属的毛刺。去毛刺是通过激光照射或水射流等的方法实施的，但其方法不限于这些。
9.外部电镀形成
在去毛刺后，进行图19所示的外部电镀形成。
在外部电镀形成工序中，如图24所示，将焊料电镀等的电镀膜形成在多个外引线部1b、及图3所示的芯片搭载部1c的突出部1cc和下表面1cb的各表面上。
10.鳍片形成(端板切断(headcut))
在外部电镀形成后，进行图19所示的鳍片形成(端板切断)。
在鳍片形成(端板切断)工序中，如图24所示，通过冲头7冲压相邻的图3所示的芯片搭载部1c的突出部(鳍片)1cc之间，使相邻的突出部(鳍片)1cc彼此分离。
11.引线切断、引线成形
在鳍片形成后，进行图19所示的引线切断、引线成形。
在引线切断、引线成形工序中，首先，如图25及图26所示，通过冲头7截断外引线部1b而使各个外引线部1b从引线框架10的框部10a分离(第一次引线切断)。其次，通过冲头7和模具8对各个外引线部1b进行弯曲成形。即，如图26所示，针对各外引线部1b，形成第一弯曲部1bc和第二弯曲部1bd(引线成形)。
此时，如图7所示，优选以第一弯曲部1bc的弯曲角度(θ+90°)中的θ成为0＜θ≤6°的方式成形。
接着，如图27所示，通过冲头7以规定量切断外引线部1b的前端侧，由此，将外引线部1b形成为很短(第二次引线切断)。
此时，如图7所示，以外引线部1b的第三交叉部1h与第四交叉部1i之间的距离L2变得比外引线部1b的第一交叉部1f与第二交叉部1g之间的距离L1短(L1＞L2)的方式切断外引线部1b的前端侧。
而且，在本实施方式的制造方法中，在上述引线成形(引线1的弯曲成形)之后实施将各个外引线部1b形成为很短的第二次引线切断。即，在实施了上述引线成形之后，实施各外引线部1b的第二次引线切断。
由此，能够使引线成形的加工性稳定。而且，能够实现各外引线部1b的共面性的稳定化。也就是说，在本实施方式中，为实现引线成形的加工性和外引线部1b的共面性的稳定化，通过第一次引线切断和第二次引线切断两步骤实现引线切断。
通过本引线切断、引线成形，完成功率晶体管5的单片化。
12.筛选、印记、捆绑
在引线切断、引线成形后，实施图19所示的筛选、印记、捆绑。
在筛选、印记、捆绑工序中，如图25所示，首先，使用测试器13进行功率晶体管5的电气测试。接着，在封固体3的上表面3a上形成所期望的标记(印记)11。标记11是例如产品的品种或型号等，通过实施激光照射等而形成标记11。
通过上述步骤，完成功率晶体管5的组装。
接着，在进行捆绑后，包装、出厂。
根据本实施方式的半导体器件(功率晶体管5)，如图7所示，外引线部1b的第三交叉部1h和第四交叉部1i之间的距离(长度)L2形成得比外引线部1b的第一交叉部1f和第二交叉部1g之间的距离(长度)L1短(L1＞L2)。
即，为了充分确保上述长度L2，将上述长度L1缩短至最小，由此成为L1＞L2的关系，由此，能够确保功率晶体管5的安装强度，并且缩短引线长度以减小功率晶体管5的安装面积。
而且，为进一步充分确保上述长度L2，尽可能减小功率晶体管5的外引线部1b中的第一弯曲部1bc处的弯曲角度(θ+90°)中的θ。
这是因为，尽可能短地形成外引线部1b的上述长度L1的部分，并且通过将外引线部1b的第一弯曲部1bc的上述弯曲角度中的θ设为6°以下(0＜θ≤6°)使外引线部1b的沿着封固体3的厚度方向3e配置的部分(第二部分1bf)成为接近垂直的角度，其结果为，能够尽可能增长上述长度L2的部分。
由此，能够确保功率晶体管5的安装强度。
即，在本实施方式的功率晶体管5中，上述长度L1＞长度L2，而且，外引线部1b的第一弯曲部1bc的上述弯曲角度中的θ为0＜θ≤6°，由此，能够充分确保上述长度L2以维持安装强度的基础上，还能够缩小功率晶体管5的安装面积。
因此，在本实施方式的功率晶体管5中，实现外引线部1b的稳定的成形(弯曲成形)，而且，能够确保与图11所示的安装基板12之间的安装强度，并且能够缩小功率晶体管5的安装面积。
另外，换言之，能够实现功率晶体管5的小型化。
＜机电一体构造＞
图28是表示实施方式的机电一体模块的构造的一例的立体图，图29是表示图28的机电一体模块中的变频器部的内部的构造的一例的俯视图，图30是表示图28的机电一体模块的电路结构的一例的电路块图。
例如，作为实现基于产品小型化、零件削减的轻量化、电气效率提高等的手段，逐步采用机电一体化，但一般来说，机电一体构造(机电一体模块)是指在机械部件上直接搭载或内置电子控制装置的构造。
如图28及图29所示，在电动汽车等所使用的机电一体构造(机电一体模块18)中，将电机部(例如，搭载了3相电机的装置)15和将从外部供给的直流电力转换成交流电力并向电机部15供给的变频器部(变频装置)16一体化，在变频器部16的内部如图29所示地搭载安装基板17，在安装基板17上搭载至少多个半导体器件(例如6个)5，半导体器件5与图30中的电路结构内的功率MOSFET对应。
像这样，安装基板17搭载在变频器部16的内部，从而安装基板17的大小很小。而且，安装基板17接近电机部15，从而必须能够承受高温化、高振动化。
根据上述说明，在变频器部16中搭载在安装基板17上的半导体器件5必须实现小型化且具有高可靠性。
因此，在上述半导体器件5中，也与上述功率晶体管5同样地，设为图7所示的外引线部1b的第三交叉部1h与第四交叉部1i之间的距离L2比外引线部1b的第一交叉部1f与第二交叉部1g之间的距离L1短(L1＞L2)。而且，外引线部1b的第一弯曲部1bc的弯曲角度(θ+90°)中的θ为0＜θ≤6°。
而且，使芯片焊盘(芯片搭载部)的下表面从封固体的下表面露出，并且芯片焊盘在封固体的侧面上突出。
由此，在机电一体模块18中，也能够实现搭载在其上的半导体器件5的小型化，并且也能够得到高可靠性。
＜变形例＞
以上，基于实施方式对本发明人研发的发明进行了具体说明，但本发明不限于至此记载的实施方式，在不脱离其主旨的范围内能够进行各种变更。
(变形例1)
在上述实施方式中，对多个外引线部1b从半导体器件的封固体3的一侧的侧面突出的构造进行了说明，但所述半导体器件也可以是例如图31及图32所示的QFP20。
这里，图31是表示实施方式的变形例的半导体器件的构造的俯视图，图32是表示沿图31的A-A线截断的构造的剖视图。
即，本实施方式的半导体器件也可以是图31及图32所示的QFP20，此时，与图7所示的外引线部1b的形状同样地，将外引线部1b的第三交叉部1h和第四交叉部1i之间的距离(长度)L2形成得比外引线部1b的第一交叉部1f和第二交叉部1g之间的距离(长度)L1短即可(L1＞L2)。另外，在QFP20中，外引线部1b的第一弯曲部1bc的弯曲角度θ也优选为0＜θ≤6°。
此外，只要半导体器件具有与图7所示的外引线部1b的形状同样的外引线部1b即可，也可以采用SOP(SmallOutlinePackage：小外形封装)。
(变形例2)
对在上述实施方式的外部电镀工序中形成的电镀膜的焊料、或者芯片焊接材料6的一例即焊料或在半导体器件安装时的焊料接合所使用的焊料9实质上是不含铅(Pb)的无铅焊料的情况进行了说明，但上述焊料也可以是含铅的焊料。但是，考虑到环境污染问题，优选使用由上述无铅焊料形成的焊料。
这里，上述无铅焊料是指铅(Pb)的含量为0.1wt％以下的焊料，该含量根据RoHS(RestrictionofHazardousSubstances：限制在电子电器设备中使用某些有害成分)指令的基准而确定。
(变形例3)
而且，在不脱离上述实施方式中说明的技术思想的主旨的范围内，能够组合变形例彼此来应用。

Claims (14)

1.一种半导体器件，其特征在于，具有：
芯片搭载部，其具有第一面及与所述第一面相反侧的第二面；
半导体芯片，其具有主面、形成在所述主面上的第一电极焊盘、与所述主面相反侧的背面及形成在所述背面上的第二电极焊盘，所述半导体芯片以使所述背面与所述芯片搭载部的所述第一面相对的方式通过芯片焊接材料搭载在所述芯片搭载部的所述第一面上；
引线，其经由导电性部件与所述第一电极焊盘电连接；和
封固体，其具有第三面、作为与所述第三面相反侧的面的第四面、在所述半导体芯片的厚度方向上位于所述第三面和所述第四面之间的第一侧面及作为与所述第一侧面相反侧的面的第二侧面，所述封固体以使所述芯片搭载部的所述第二面露出的方式封固所述半导体芯片、所述芯片搭载部的一部分和所述导电性部件，
所述芯片搭载部的另一部分从所述封固体的所述第一侧面突出，
所述引线具有被所述封固体覆盖的内引线部和从所述封固体露出的外引线部，
所述引线的所述外引线部具有从所述封固体的所述第二侧面沿第一方向突出的第一部分、沿与所述第一方向交叉的第二方向延伸的第二部分和沿与所述第二方向交叉的第三方向延伸的第三部分，
沿所述第三方向的所述第三部分的长度比沿所述第一方向的所述第一部分的长度短。
2.如权利要求1所述的半导体器件，其特征在于，
所述外引线部的从所述封固体的所述第二侧面突出的位置，在所述封固体的厚度方向上相比于所述封固体的所述第四面更接近所述封固体的所述第三面。
3.如权利要求1所述的半导体器件，其特征在于，
所述第二部分经由第一弯曲部与所述第一部分相连，
所述第三部分经由第二弯曲部与所述第二部分相连，
所述第一部分的长度是从所述封固体的所述第二侧面到所述第一弯曲部为止的长度，
所述第三部分的长度是从所述外引线部的前端部到所述第二弯曲部为止的长度。
4.如权利要求1所述的半导体器件，其特征在于，
所述第一部分、所述第二部分及所述第三部分是直线地延伸的部分。
5.如权利要求1所述的半导体器件，其特征在于，
所述第一弯曲部是从所述第一方向朝向所述第二方向弯折的部分，
所述第二弯曲部是从所述第二方向朝向所述第三方向弯折的部分。
6.如权利要求1所述的半导体器件，其特征在于，
所述第一方向和所述第三方向是与所述封固体的所述第三面平行的方向。
7.如权利要求1所述的半导体器件，其特征在于，
所述导电性部件包含第一导线和比所述第一导线细的第二导线。
8.如权利要求7所述的半导体器件，其特征在于，
所述第一电极焊盘包含第一焊盘和在俯视时的大小比所述第一焊盘小的第二焊盘，
多个所述第一导线与所述第一焊盘电连接，
所述第二导线与所述第二焊盘电连接。
9.一种半导体器件，其特征在于，具有：
芯片搭载部，其具有第一面及与所述第一面相反侧的第二面；
半导体芯片，其具有主面、形成在所述主面上的第一电极焊盘、与所述主面相反侧的背面及形成在所述背面上的第二电极焊盘，所述半导体芯片以使所述背面与所述芯片搭载部的所述第一面相对的方式通过芯片焊接材料搭载在所述芯片搭载部的所述第一面上；
引线，其经由导电性部件与所述第一电极焊盘电连接；和
封固体，其具有第三面、作为与所述第三面相反侧的面的第四面、在所述半导体芯片的厚度方向上位于所述第三面和所述第四面之间的第一侧面及作为与所述第一侧面相反侧的面的第二侧面，所述封固体以使所述芯片搭载部的所述第二面露出的方式封固所述半导体芯片、所述芯片搭载部的一部分和所述导电性部件，
所述芯片搭载部的另一部分从所述封固体的所述第一侧面突出，
所述引线具有被所述封固体覆盖的内引线部和从所述封固体露出的外引线部，
所述引线的所述外引线部具有第一部分、第二部分和第三部分，
所述外引线部的所述第一部分具有与所述封固体的所述第二侧面相连的第一前端面，
所述外引线部的所述第二部分位于所述外引线部的所述第一部分和所述第三部分之间，
所述外引线部的所述第三部分具有位于所述第一前端面相反侧的第二前端面，
从第一交叉部到第二交叉部为止的长度比从第三交叉部到第四交叉部为止的长度更长，其中，所述第一交叉部是所述第一部分的第一假想线与所述第一前端面的交叉部，所述第二交叉部是所述第一部分的所述第一假想线的延长线与所述第二部分的第二假想线的延长线的交叉部，所述第三交叉部是所述第三部分的第三假想线的延长线与所述第二部分的所述第二假想线的延长线的交叉部，所述第四交叉部是所述第三部分的所述第三假想线与所述第二前端面的交叉部，
所述第一假想线是穿过所述第一部分的厚度方向上的中心且与所述第一部分的表面平行地延伸的线，
所述第二假想线是穿过所述第二部分的厚度方向上的中心且与所述第二部分的表面平行地延伸的线，
所述第三假想线是穿过所述第三部分的厚度方向上的中心且与所述第三部分的表面平行地延伸的线。
10.如权利要求9所述的半导体器件，其特征在于，
所述外引线部的从所述封固体的所述第二侧面突出的位置，在所述封固体的厚度方向上相比于所述封固体的所述第四面更接近所述封固体的所述第三面。
11.如权利要求9所述的半导体器件，其特征在于，
与所述封固体的厚度方向平行地延伸的第四假想线和所述第二假想线所成的角度为6°以下。
12.如权利要求9所述的半导体器件，其特征在于，
所述第一假想线及所述第三假想线分别与所述封固体的所述第三面平行。
13.如权利要求9所述的半导体器件，其特征在于，
所述导电性部件包含第一导线和比所述第一导线细的第二导线。
14.如权利要求13所述的半导体器件，其特征在于，
所述第一电极焊盘包含第一焊盘和在俯视时的大小比所述第一焊盘小的第二焊盘，
多个所述第一导线与所述第一焊盘电连接，
所述第二导线与所述第二焊盘电连接。
CN201510633689.6A 2014-09-29 2015-09-29 半导体器件 Pending CN105470227A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014198819A JP2016072376A (ja) 2014-09-29 2014-09-29 半導体装置
JP2014-198819 2014-09-29

Publications (1)

Publication Number Publication Date
CN105470227A true CN105470227A (zh) 2016-04-06

Family

ID=54106197

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201510633689.6A Pending CN105470227A (zh) 2014-09-29 2015-09-29 半导体器件
CN201520764275.2U Expired - Fee Related CN205039147U (zh) 2014-09-29 2015-09-29 半导体器件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201520764275.2U Expired - Fee Related CN205039147U (zh) 2014-09-29 2015-09-29 半导体器件

Country Status (5)

Country Link
US (1) US20160093561A1 (zh)
EP (1) EP3001453A1 (zh)
JP (1) JP2016072376A (zh)
KR (1) KR20160037774A (zh)
CN (2) CN105470227A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108364942A (zh) * 2017-01-27 2018-08-03 瑞萨电子株式会社 半导体器件
CN109994447A (zh) * 2017-12-22 2019-07-09 三菱电机株式会社 半导体模块
CN110010577A (zh) * 2019-04-08 2019-07-12 深圳市鹏源电子有限公司 直插式功率器件、半导体组件、轮毂电机驱动器或汽车驱动器和新能源汽车

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016072376A (ja) * 2014-09-29 2016-05-09 ルネサスエレクトロニクス株式会社 半導体装置
JP6577857B2 (ja) * 2015-12-21 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
JP6753086B2 (ja) * 2016-03-14 2020-09-09 富士電機株式会社 除去方法および製造方法
US20200111727A1 (en) * 2017-03-01 2020-04-09 Sumitomo Electric Industries, Ltd. Semiconductor device
WO2019102694A1 (ja) * 2017-11-27 2019-05-31 住友電気工業株式会社 半導体装置
JP7215271B2 (ja) 2019-03-22 2023-01-31 三菱電機株式会社 電力半導体装置及びその製造方法
WO2020235410A1 (ja) * 2019-05-20 2020-11-26 ローム株式会社 半導体装置
WO2023100681A1 (ja) * 2021-12-01 2023-06-08 ローム株式会社 半導体装置
WO2023171343A1 (ja) * 2022-03-07 2023-09-14 ローム株式会社 半導体装置
CN115472587B (zh) * 2022-11-14 2023-03-31 华羿微电子股份有限公司 一种可以兼容大芯片和大爬电距离的引线框架

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166979A (ja) * 1991-12-16 1993-07-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20040262720A1 (en) * 2003-06-30 2004-12-30 Renesas Technology Corp. Semiconductor device
CN1855409A (zh) * 2005-04-25 2006-11-01 株式会社瑞萨科技 制造半导体器件的方法
CN205039147U (zh) * 2014-09-29 2016-02-17 瑞萨电子株式会社 半导体器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60143654A (ja) * 1983-12-29 1985-07-29 Matsushita Electric Ind Co Ltd 電子部品
JPS61152091A (ja) * 1984-12-26 1986-07-10 株式会社日立製作所 電子部品および電子部品の取付構造
JPH0510366Y2 (zh) * 1985-08-31 1993-03-15
JPH0521683A (ja) 1991-07-12 1993-01-29 Seiko Epson Corp 半導体素子
JPH0536863A (ja) 1991-07-26 1993-02-12 Sony Corp 半導体装置
JPH0577948U (ja) * 1992-03-27 1993-10-22 クラリオン株式会社 表面実装部品のリード構造
US6476481B2 (en) * 1998-05-05 2002-11-05 International Rectifier Corporation High current capacity semiconductor device package and lead frame with large area connection posts and modified outline
JP2008016529A (ja) * 2006-07-04 2008-01-24 Renesas Technology Corp 半導体装置
US7629676B2 (en) * 2006-09-07 2009-12-08 Infineon Technologies Ag Semiconductor component having a semiconductor die and a leadframe
JP5956783B2 (ja) 2012-03-02 2016-07-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166979A (ja) * 1991-12-16 1993-07-02 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20040262720A1 (en) * 2003-06-30 2004-12-30 Renesas Technology Corp. Semiconductor device
CN1855409A (zh) * 2005-04-25 2006-11-01 株式会社瑞萨科技 制造半导体器件的方法
CN205039147U (zh) * 2014-09-29 2016-02-17 瑞萨电子株式会社 半导体器件

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108364942A (zh) * 2017-01-27 2018-08-03 瑞萨电子株式会社 半导体器件
CN109994447A (zh) * 2017-12-22 2019-07-09 三菱电机株式会社 半导体模块
CN109994447B (zh) * 2017-12-22 2023-05-12 三菱电机株式会社 半导体模块
CN110010577A (zh) * 2019-04-08 2019-07-12 深圳市鹏源电子有限公司 直插式功率器件、半导体组件、轮毂电机驱动器或汽车驱动器和新能源汽车

Also Published As

Publication number Publication date
CN205039147U (zh) 2016-02-17
US20160093561A1 (en) 2016-03-31
JP2016072376A (ja) 2016-05-09
KR20160037774A (ko) 2016-04-06
EP3001453A1 (en) 2016-03-30

Similar Documents

Publication Publication Date Title
CN205039147U (zh) 半导体器件
US7456494B2 (en) Surface mount electronic component and process for manufacturing same
US9779966B2 (en) Lead frame and semiconductor device
CN104078438A (zh) 引线框架、包括引线框架的半导体封装以及用于生产引线框架的方法
US10515880B2 (en) Lead frame with bendable leads
JP2015176907A (ja) 半導体装置
US20190115289A1 (en) Lead frame assembly
US6617200B2 (en) System and method for fabricating a semiconductor device
CN104600051B (zh) 半导体模块
US20120025359A1 (en) Semiconductor device and method of manufacturing the same
US10790220B2 (en) Press-fit semiconductor device
US10553524B2 (en) Integrated circuit (IC) die attached between an offset lead frame die-attach pad and a discrete die-attach pad
US9252086B2 (en) Connector and resin-sealed semiconductor device
US10840172B2 (en) Leadframe, semiconductor package including a leadframe and method for forming a semiconductor package
US20110062569A1 (en) Semiconductor device package with down-set leads
US20080135993A1 (en) Lead frame of through-hole light emitting diode
JP4500819B2 (ja) 面実装型電子部品の製造方法
JP2022514456A (ja) 内向きに湾曲したリードを含む集積回路パッケージ
JP2011054626A (ja) 半導体装置およびその製造方法
US11011456B2 (en) Lead frames including lead posts in different planes
US20180025965A1 (en) WFCQFN (Very-Very Thin Flip Chip Quad Flat No Lead) with Embedded Component on Leadframe and Method Therefor
US11817374B2 (en) Electronic device with exposed tie bar
US10217700B1 (en) Lead frame for integrated circuit device having J-leads and Gull Wing leads
JP2008053515A (ja) 半導体装置およびその製造方法
JP2000277677A (ja) リードフレーム、半導体パッケージ及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20160406

WD01 Invention patent application deemed withdrawn after publication