CN105428333B - 半导体装置 - Google Patents
半导体装置 Download PDFInfo
- Publication number
- CN105428333B CN105428333B CN201510579330.5A CN201510579330A CN105428333B CN 105428333 B CN105428333 B CN 105428333B CN 201510579330 A CN201510579330 A CN 201510579330A CN 105428333 B CN105428333 B CN 105428333B
- Authority
- CN
- China
- Prior art keywords
- insulated substrate
- semiconductor device
- corner
- rear surface
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 106
- 239000000758 substrate Substances 0.000 claims abstract description 106
- 239000000203 mixture Substances 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 11
- 229910052802 copper Inorganic materials 0.000 claims description 11
- 239000010949 copper Substances 0.000 claims description 11
- 239000004411 aluminium Substances 0.000 claims description 10
- 229910052782 aluminium Inorganic materials 0.000 claims description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 10
- 229910017083 AlN Inorganic materials 0.000 claims description 8
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 238000005219 brazing Methods 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical group [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 230000008646 thermal stress Effects 0.000 abstract description 9
- 230000035882 stress Effects 0.000 description 19
- 238000004519 manufacturing process Methods 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 238000009826 distribution Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- -1 that is Substances 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
- H01L23/49894—Materials of the insulating layers or coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Geometry (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
- Insulated Metal Substrates For Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
Abstract
本发明的目的在于提供一种半导体装置，其进一步减少在绝缘基板中产生的热应力，进一步抑制裂缝的产生。本发明所涉及的半导体装置具备：绝缘基板(2)；电路图案(3)，其与绝缘基板(2)的第1主面接合，在与该第1主面接合的接合面的相反侧的面，接合半导体元件；背面图案(4)，其与绝缘基板(2)的第2主面接合；以及散热板(1)，其接合于背面图案(4)的与第2主面接合的接合面的相反侧的面，电路图案(3)的角部(3a)的曲率大于背面图案(4)的角部(4a)的曲率，电路图案(3)的角部(3a)与背面图案(4)的角部(4a)相比在俯视时位于内侧。
Description
技术领域
本发明涉及一种半导体装置，特别地，涉及一种具有绝缘基板的半导体装置。
背景技术
在半导体装置的制造工序中，具有将绝缘基板接合至散热板的工序，在该半导体装置中，将半导体元件配置于在绝缘基板上形成的电路图案。在将绝缘基板(在陶瓷板的两个面接合金属图案而得到的部件)例如向散热板进行焊料接合时，由于焊料接合时的热应力，从而在绝缘基板中产生拉伸应力，存在着在绝缘基板中产生裂缝的问题。该热应力在绝缘基板的4个角落的图案端部集中产生。
作为针对该热应力的现有的对策事例，在专利文献1中公开了将所述金属图案的表面图案和背面图案进行成套图案化的技术。
专利文献1：日本特开2005－11862号公报
利用专利文献1中的技术，能够减少在绝缘基板中产生的热应力。但是，为了改善产品的成品率，要求热应力的进一步减少。
发明内容
本发明就是为了解决上述课题而提出的，其目的在于提供一种半导体装置，其进一步减少在绝缘基板中产生的热应力，进一步抑制裂缝的产生。
本发明所涉及的半导体装置具备：绝缘基板；电路图案，其与绝缘基板的第1主面接合，在与第1主面接合的接合面的相反侧的面，接合半导体元件；背面图案，其与绝缘基板的第2主面接合；半导体元件，其与电路图案接合；以及散热板，其接合于背面图案的与第2主面接合的接合面的相反侧的面，电路图案的角部的曲率半径大于背面图案的角部的曲率半径，电路图案的角部与背面图案的角部相比在俯视时位于内侧。
另外，本发明所涉及的半导体装置具备：绝缘基板；电路图案，其与绝缘基板的第1主面接合，在与第1主面接合的接合面的相反侧的面，接合半导体元件；背面图案，其与绝缘基板的第2主面接合；半导体元件，其与电路图案接合；以及散热板，其接合于背面图案的与第2主面接合的接合面的相反侧的面，电路图案的角部形成为折线状，电路图案的角部与背面图案的角部相比在俯视时位于内侧。
发明的效果
根据本发明所涉及的半导体装置，将电路图案的角部的曲率半径设得大于背面图案的角部的曲率半径，在角部处，将电路图案与背面图案相比在俯视时设置于内侧。利用该结构，相比于将电路图案与背面图案之间的偏移长度设为零的情况，能够减少在绝缘基板的角部集中产生的热应力。由此，能够进一步抑制在绝缘基板中产生的裂缝。由此，制造工序中的成品率提高。即，生产效率提高。另外，绝缘基板的抗裂性提升，半导体装置的可靠性提高。
根据本发明所涉及的半导体装置，通过将电路图案的角部形成为折线状，从而能够提高电路图案的设计的自由度，缩小绝缘基板的面积。由此，能够实现半导体装置的小型化。另外，通过将电路图案的角部与背面图案的角部相比在俯视时形成于内侧，从而能够抑制在绝缘基板中产生的裂缝。
附图说明
图1是实施方式1所涉及的半导体装置的俯视图。
图2是实施方式1所涉及的半导体装置的角部的俯视图。
图3是表示实施方式1所涉及的半导体装置的绝缘基板的角部的应力分布的图。
图4是对比例的半导体装置的角部的俯视图。
图5是表示对比例的半导体装置的绝缘基板的角部的应力分布的图。
图6是表示实施方式1与对比例的绝缘基板中产生的应力的大小的对比的图。
图7是表示在实施方式1所涉及的半导体装置的绝缘基板的角部产生的应力的偏移长度依赖性的图。
图8是实施方式1所涉及的半导体装置的角部的剖面图。
图9是实施方式2所涉及的半导体装置的角部的俯视图。
图10是表示实施方式2所涉及的半导体装置的角部的其他例子的图。
图11是实施方式3所涉及的半导体装置的角部的俯视图。
图12是实施方式4所涉及的半导体装置的角部的俯视图。
标号的说明
1散热板，2绝缘基板，2a、3a、4a角部，3电路图案，4背面图案，5焊料。
具体实施方式
<实施方式1>
图1是本实施方式1所涉及的半导体装置的俯视图。另外，图2是将图1的区域D放大而得到的俯视图。
如图1所示，本实施方式1中的半导体装置具备：散热板1、在散热板1上配置的(换言之，在背面配置有散热板1的)绝缘基板2、以及在绝缘基板2上配置的半导体元件(未图示)。散热板1(也称为基座板)的素材例如是铜。此外，散热板1只要满足散热性，则不限于铜，例如也可以是铝。
在绝缘基板2的表面(第1主面)形成有电路图案3。在绝缘基板2的背面(第2主面)形成有背面图案4(参照图8)。绝缘基板2的素材例如是氮化铝(Al2O3)。电路图案3以及背面图案4的素材是金属。电路图案3以及背面图案4例如由铜构成，或者将铜作为主材料而构成(即包含铜)。
在绝缘基板2的第1、第2主面，分别利用钎焊材料对电路图案3以及背面图案4进行接合。
在电路图案3表面(即，与第1主面接合的接合面的相反侧的面)，接合有未图示的半导体元件。在此，半导体元件是由包含碳化硅(SiC)的半导体材料形成的半导体元件。背面图案4的同绝缘基板2相反侧的面，与散热板1进行焊料接合。
在本实施方式1中，如图2所示，其特征在于，电路图案3的角部3a的曲率半径大于背面图案4的角部4a的曲率半径。另外，如图2所示，电路图案3的角部3a与背面图案4的角部4a相比在俯视时形成于内侧。利用本实施方式1的结构，能够减少在绝缘基板2的4个角落的图案端部处集中产生的热应力。
图3是表示将本实施方式1中的绝缘基板2与散热板1进行接合时，在绝缘基板2的角部产生的应力的分布的图。可以看出，在角部处，应力的大小是150MPa左右。
图4中示出对比例，该对比例用于与本实施方式1的半导体装置进行应力的产生的比较。在图4所示的对比例中，与本实施方式1(图2)相反，电路图案3的角部3a的曲率半径变得小于背面图案4的角部4a的曲率半径。图5是表示将对比例中的绝缘基板2与散热板1接合时，在绝缘基板2的角部产生的应力的分布的图。可以看出，在角部处，应力的大小是200MPa左右。
图6是表示本实施方式1的绝缘基板2与对比例的绝缘基板2中产生的应力的大小的对比的图。从图6可以看出，与对比例相比，在本实施方式1的绝缘基板2中产生的应力的大小减少。
图7是表示在本实施方式1的绝缘基板2中产生的应力与偏移长度之间的关系的图。图8是图2的线段C－C处的剖面图。所谓偏移长度，如图8所示，是指角部处的从电路图案3的外轮廓至背面图案4的外轮廓为止的距离。图7中示出在将绝缘基板2的厚度分别设定为0.32mm和0.635mm的情况下，在点A、B处产生的应力的大小。此外，在图7中，在使偏移长度变化时，固定电路图案3的尺寸，使背面图案4以及焊料5的尺寸发生变化。
作为偏移长度大于或等于0mm的范围中的整体倾向，从图8中可以解读出下述倾向，即，如果将绝缘基板2的厚度从0.635mm变薄至0.32mm，则应力变小。即，绝缘基板2的厚度越薄，能够以越短的偏移长度减少应力。
另外，如果关注绝缘基板2的厚度为0.32mm的情况，则可以看出，如果将偏移长度设为1mm(图7中的数据点F)，则与偏移长度为0mm的情况(图7中的数据点E)相比，在点A、B两者处能够减少应力。此外，如图7中的数据点G所示，通过将偏移长度设得比1mm长，从而能够进一步减少应力。
此外，在本实施方式1中，电路图案3以及背面图案4也可以由铝构成，或者将铝作为主材料而构成(即包含铝)。另外，在本实施方式1中，电路图案3以及背面图案4与绝缘基板2进行钎焊接合，但也可以与绝缘基板2直接进行接合。另外，在本实施方式1中，绝缘基板2是氮化铝，但也可以是氮化硅。
<效果>
本实施方式1中的半导体装置具备：绝缘基板2；电路图案3，其与绝缘基板2的第1主面接合，在与第1主面接合的接合面的相反侧的面，接合半导体元件；背面图案4，其与绝缘基板2的第2主面接合；半导体元件，其与电路图案3接合；以及散热板1，其接合于背面图案4的与第2主面接合的接合面的相反侧的面，电路图案3的角部3a的曲率半径大于背面图案4的角部4a的曲率半径，电路图案3的角部3a与背面图案4的角部4a相比在俯视时位于内侧。
因此，根据本实施方式1的半导体装置，将电路图案3的角部3a的曲率半径设得大于背面图案4的角部4a的曲率半径，将电路图案3的角部3a与背面图案4的角部4a相比在俯视时设置于内侧。利用该结构，与将电路图案3和背面图案4之间的偏移长度设为零的情况相比，能够减少在绝缘基板2的角部集中产生的热应力。由此，能够进一步抑制在绝缘基板2中产生的裂缝。由此，制造工序中的成品率提高。即，生产效率提高。另外，绝缘基板2的抗裂性提升，半导体装置的可靠性提高。
另外，在本实施方式1的半导体装置中，电路图案3以及背面图案4包含铜。因此，作为电路图案3以及背面图案4的素材，通过使用导电性优异的铜，从而能够得到兼顾了导电性和组装性的半导体装置。
另外，在本实施方式1的半导体装置中，电路图案3以及背面图案4也可以包含铝。因此，作为电路图案3以及背面图案4的素材，通过使用导电性优异、能够键合、比较廉价的素材即铝，从而能够以更低的成本制造半导体装置。
另外，在本实施方式1的半导体装置中，电路图案3以及背面图案4利用钎焊材料与绝缘基板2进行接合。因此，通过利用钎焊材料进行接合，从而能够减少接合部的缺陷。
另外，在本实施方式1的半导体装置中，电路图案3以及背面图案4也可以直接进行接合。因此，通过直接进行接合，从而能够进一步减少制造成本。
另外，在本实施方式1的半导体装置中，绝缘基板2由氮化铝构成。因此，通过使绝缘基板2为氮化铝，从而能够提高散热性。
另外，在本实施方式1的半导体装置中，绝缘基板2也可以由氮化硅构成。因此，通过使绝缘基板2为氮化硅，从而能够提高绝缘基板2的散热性以及抗折强度。由此，能够提高绝缘基板2的抗裂性。
另外，在本实施方式1的半导体装置中，半导体元件是碳化硅半导体元件。因此，能够进行半导体元件的高温动作，半导体装置的使用温度范围变宽。
<实施方式2>
图9是在使图1为本实施方式2的半导体装置的情况下将图1的区域D放大而得到的俯视图。在本实施方式2中，电路图案3的角部3a的形状与实施方式1(图2)不同。其他的结构与实施方式1相同，因此省略说明。
如图9所示，本实施方式2的电路图案3的角部3a形成为折线状。在本实施方式2中，电路图案3的角部3a成为切角的形状。
此外，与实施方式1相同地，电路图案3与背面图案4相比在俯视时形成于内侧。
图10是表示本实施方式2的电路图案3的角部3a的其他例子的图。在图10中，电路图案3的角部3a也形成为折线状。
<效果>
本实施方式2中的半导体装置具备：绝缘基板2；电路图案3，其与绝缘基板2的第1主面接合，在与第1主面接合的接合面的相反侧的面，接合半导体元件；背面图案4，其与绝缘基板2的第2主面接合；半导体元件，其与电路图案3接合；以及散热板1，其接合于背面图案4的与第2主面接合的接合面的相反侧的面，电路图案3的角部3a形成为折线状，电路图案3的角部3a与背面图案4的角部4a相比在俯视时位于内侧。
因此，通过将电路图案3的角部3a形成为折线状，从而能够提高电路图案3的设计的自由度，缩小绝缘基板2的面积。由此，能够实现半导体装置的小型化。另外，通过将电路图案3的角部3a与背面图案4的角部4a相比在俯视时形成于内侧，从而能够抑制在绝缘基板2中产生的裂缝。由此，制造工序中的成品率提高。即，生产效率提高。另外，绝缘基板2的抗裂性提升，可靠性提高。
另外，在本实施方式2的半导体装置中，电路图案3以及背面图案4包含铜。因此，作为电路图案3以及背面图案4的素材，通过使用导电性优异的铜，从而能够得到兼顾了导电性和组装性的半导体装置。
另外，在本实施方式2的半导体装置中，电路图案3以及背面图案4也可以包含铝。因此，作为电路图案3以及背面图案4的素材，通过使用导电性优异、能够键合、比较廉价的素材即铝，从而能够以更低的成本制造半导体装置。
另外，在本实施方式2的半导体装置中，电路图案3以及背面图案4利用钎焊材料与绝缘基板2进行接合。因此，通过利用钎焊材料进行接合，从而能够减少接合部的缺陷。
另外，在本实施方式2的半导体装置中，电路图案3以及背面图案4也可以直接进行接合。因此，通过直接进行接合，从而能够进一步减少制造成本。
另外，在本实施方式2的半导体装置中，绝缘基板2由氮化铝构成。因此，通过使绝缘基板2为氮化铝，从而能够提高散热性。
另外，在本实施方式2的半导体装置中，绝缘基板2也可以由氮化硅构成。因此，通过使绝缘基板2为氮化硅，从而能够提高绝缘基板2的散热性以及抗折强度。由此，能够提高绝缘基板2的抗裂性。
另外，在本实施方式2的半导体装置中，半导体元件是碳化硅半导体元件。因此，能够进行半导体元件的高温动作，半导体装置的使用温度范围变宽。
<实施方式3>
图11是在使图1为本实施方式3的半导体装置的情况下将图1的区域D放大而得到的俯视图。在本实施方式3中，绝缘基板2的角部2a的形状与实施方式1(图2)不同。其他的结构与实施方式1相同，因此省略说明。
如图11所示，本实施方式3的绝缘基板2的角部2a成为切角的形状。
因此，通过对绝缘基板2的角部2a进行切角，从而能够缩小绝缘基板2的面积。由此，除了实施方式1中描述的效果以外，还能够实现半导体装置的小型化。
<实施方式4>
图12是在使图1为本实施方式4的半导体装置的情况下将图1的区域D放大而得到的俯视图。在本实施方式4中，绝缘基板2的角部2a的形状与实施方式1(图2)不同。其他的结构与实施方式1相同，因此省略说明。
如图12所示，本实施方式4的绝缘基板2的角部2a的轮廓为曲线状。
因此，通过将绝缘基板2的角部2a的轮廓设为曲线状，从而能够进一步提高实施方式1中描述的减少应力的效果。由此，绝缘基板2的抗裂性进一步提高，半导体装置的可靠性进一步提升。
此外，本发明在本发明的范围内能够对各实施方式自由地进行组合，或者对各实施方式适当地进行变形、省略。
Claims (19)
1.一种半导体装置，其具备：
绝缘基板；
电路图案，其与所述绝缘基板的第1主面接合，在与该第1主面接合的接合面的相反侧的面，接合半导体元件；
背面图案，其与所述绝缘基板的第2主面接合；以及
散热板，其接合于所述背面图案的与所述第2主面接合的接合面的相反侧的面，
所述电路图案的角部的曲率半径大于所述背面图案的角部的曲率半径，
所述电路图案的角部与所述背面图案的角部相比在俯视时位于内侧，
所述绝缘基板的角部进行了切角。
2.根据权利要求1所述的半导体装置，其中，
所述电路图案以及所述背面图案包含铜。
3.根据权利要求1所述的半导体装置，其中，
所述电路图案以及所述背面图案包含铝。
4.根据权利要求1所述的半导体装置，其中，
所述电路图案以及所述背面图案利用钎焊材料与所述绝缘基板进行接合。
5.根据权利要求1所述的半导体装置，其中，
所述电路图案以及所述背面图案与所述绝缘基板直接进行接合。
6.根据权利要求1所述的半导体装置，其中，
所述绝缘基板由氮化铝构成。
7.根据权利要求1所述的半导体装置，其中，
所述绝缘基板由氮化硅构成。
8.根据权利要求1所述的半导体装置，其中，
所述半导体元件是碳化硅半导体元件。
9.一种半导体装置，其具备：
绝缘基板；
电路图案，其与所述绝缘基板的第1主面接合，在与该第1主面接合的接合面的相反侧的面，接合半导体元件；
背面图案，其与所述绝缘基板的第2主面接合；以及
散热板，其接合于所述背面图案的与所述第2主面接合的接合面的相反侧的面，
所述电路图案的角部的曲率半径大于所述背面图案的角部的曲率半径，
所述电路图案的角部与所述背面图案的角部相比在俯视时位于内侧，
所述绝缘基板的角部的轮廓为曲线状。
10.一种半导体装置，其具备：
绝缘基板；
电路图案，其与所述绝缘基板的第1主面接合，在与该第1主面接合的接合面的相反侧的面，接合半导体元件；
背面图案，其与所述绝缘基板的第2主面接合；以及
散热板，其接合于所述背面图案的与所述第2主面接合的接合面的相反侧的面，
所述电路图案的角部形成为折线状，
所述电路图案的角部与所述背面图案的角部相比在俯视时位于内侧。
11.根据权利要求10所述的半导体装置，其中，
所述绝缘基板的角部进行了切角。
12.根据权利要求10所述的半导体装置，其中，
所述绝缘基板的角部的轮廓为曲线状。
13.根据权利要求10所述的半导体装置，其中，
所述电路图案以及所述背面图案包含铜。
14.根据权利要求10所述的半导体装置，其中，
所述电路图案以及所述背面图案包含铝。
15.根据权利要求10所述的半导体装置，其中，
所述电路图案以及所述背面图案利用钎焊材料与所述绝缘基板进行接合。
16.根据权利要求10所述的半导体装置，其中，
所述电路图案以及所述背面图案与所述绝缘基板直接进行接合。
17.根据权利要求10所述的半导体装置，其中，
所述绝缘基板由氮化铝构成。
18.根据权利要求10所述的半导体装置，其中，
所述绝缘基板由氮化硅构成。
19.根据权利要求10所述的半导体装置，其中，
所述半导体元件是碳化硅半导体元件。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014184786A JP6395530B2 (ja) | 2014-09-11 | 2014-09-11 | 半導体装置 |
| JP2014-184786 | 2014-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105428333A CN105428333A (zh) | 2016-03-23 |
| CN105428333B true CN105428333B (zh) | 2018-04-17 |
Family
ID=55406268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510579330.5A Active CN105428333B (zh) | 2014-09-11 | 2015-09-11 | 半导体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9449910B2 (zh) |
| JP (1) | JP6395530B2 (zh) |
| CN (1) | CN105428333B (zh) |
| DE (1) | DE102015216962B4 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB201701173D0 (en) * | 2017-01-24 | 2017-03-08 | Element Six Tech Ltd | Synthetic diamond plates |
| JP7017341B2 (ja) * | 2017-08-29 | 2022-02-08 | 京セラ株式会社 | 半導体パッケージおよび半導体装置 |
| JP7459539B2 (ja) | 2020-02-07 | 2024-04-02 | 富士電機株式会社 | 半導体装置 |
| EP4174929A1 (en) * | 2020-06-26 | 2023-05-03 | Sumitomo Bakelite Co.Ltd. | Circuit board |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137576A (zh) * | 2011-11-30 | 2013-06-05 | 株式会社日立制作所 | 功率半导体装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5403651A (en) * | 1991-10-14 | 1995-04-04 | Fuji Electric Co., Ltd. | Insulating substrate for mounting semiconductor devices |
| JP2725954B2 (ja) | 1992-07-21 | 1998-03-11 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| DE19615481C5 (de) | 1996-04-03 | 2013-03-14 | Curamik Electronics Gmbh | Gewölbtes Metall-Keramik-Substrat |
| JPH10189845A (ja) * | 1996-12-25 | 1998-07-21 | Denso Corp | 半導体素子の放熱装置 |
| JP2003100965A (ja) * | 2001-09-20 | 2003-04-04 | Denki Kagaku Kogyo Kk | 回路基板の信頼性評価方法及び回路基板 |
| JP4656126B2 (ja) * | 2002-08-13 | 2011-03-23 | 富士電機システムズ株式会社 | 半導体装置 |
| US6844621B2 (en) | 2002-08-13 | 2005-01-18 | Fuji Electric Co., Ltd. | Semiconductor device and method of relaxing thermal stress |
| JP3953442B2 (ja) * | 2003-06-17 | 2007-08-08 | 三菱電機株式会社 | 半導体装置 |
| JP4945319B2 (ja) * | 2007-05-25 | 2012-06-06 | 昭和電工株式会社 | 半導体装置 |
| JP5056325B2 (ja) * | 2007-10-04 | 2012-10-24 | 富士電機株式会社 | 半導体装置の製造方法および半田ペースト塗布用のメタルマスク |
| DE102010030317B4 (de) | 2010-06-21 | 2016-09-01 | Infineon Technologies Ag | Schaltungsanordnung mit Shuntwiderstand |
| CN103477429B (zh) * | 2011-05-13 | 2017-04-12 | 富士电机株式会社 | 半导体器件及其制造方法 |
| JP5729468B2 (ja) * | 2011-05-13 | 2015-06-03 | 富士電機株式会社 | 半導体装置 |
| JP2013012687A (ja) * | 2011-06-30 | 2013-01-17 | Kyocera Corp | セラミック回路基板およびそれを用いた電子装置 |
| US8546906B2 (en) * | 2011-07-19 | 2013-10-01 | The United States Of America As Represented By The Secretary Of The Army | System and method for packaging of high-voltage semiconductor devices |
| JP2015119116A (ja) * | 2013-12-19 | 2015-06-25 | 株式会社東芝 | 半導体装置 |
-
2014
- 2014-09-11 JP JP2014184786A patent/JP6395530B2/ja active Active
-
2015
- 2015-05-29 US US14/726,006 patent/US9449910B2/en active Active
- 2015-09-04 DE DE102015216962.6A patent/DE102015216962B4/de active Active
- 2015-09-11 CN CN201510579330.5A patent/CN105428333B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103137576A (zh) * | 2011-11-30 | 2013-06-05 | 株式会社日立制作所 | 功率半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2016058595A (ja) | 2016-04-21 |
| DE102015216962A1 (de) | 2016-03-17 |
| DE102015216962B4 (de) | 2022-06-30 |
| US20160079152A1 (en) | 2016-03-17 |
| CN105428333A (zh) | 2016-03-23 |
| US9449910B2 (en) | 2016-09-20 |
| JP6395530B2 (ja) | 2018-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105428333B (zh) | 半导体装置 | |
| JP5598522B2 (ja) | 回路基板及びこれを用いた半導体モジュール、回路基板の製造方法 | |
| JP6146007B2 (ja) | 接合体の製造方法、パワーモジュールの製造方法、パワーモジュール用基板及びパワーモジュール | |
| US10366938B2 (en) | Silicon nitride circuit board and electronic component module using the same | |
| JP7000545B2 (ja) | 半導体モジュールの製造方法 | |
| WO2018173921A1 (ja) | セラミックス金属回路基板およびそれを用いた半導体装置 | |
| JP6363825B2 (ja) | 半導体装置及びリードフレーム | |
| JP2022046758A (ja) | セラミックス回路基板および半導体モジュール | |
| JP2016092049A (ja) | セラミックス金属接合体およびこれを用いた回路基板 | |
| CN105702588A (zh) | 加厚dbc基板制造方法及使用该方法制造的dbc基板 | |
| CN110313062B (zh) | 绝缘散热基板 | |
| TWI657514B (zh) | 生產電路載體的方法、電路載體、生產半導體模組的方法、及半導體模組 | |
| JP6278516B2 (ja) | パワーモジュール用基板 | |
| JPWO2012098799A1 (ja) | 半導体素子収納用パッケージ、およびこれを備えた半導体装置 | |
| JP2017224656A (ja) | 金属−セラミックス複合基板および半導体装置 | |
| JP2014160707A (ja) | 接合体の製造方法、パワーモジュールの製造方法、及びパワーモジュール | |
| JP6160037B2 (ja) | 接合体の製造方法、パワーモジュールの製造方法、及び、接合体、パワーモジュール、パワーモジュール用基板 | |
| JP6317178B2 (ja) | 回路基板および電子装置 | |
| JP6272052B2 (ja) | 電子素子搭載用基板及び電子装置 | |
| JP2019047094A (ja) | 半導体装置 | |
| JP2012009787A (ja) | パワーモジュール用基板及びその製造方法 | |
| JP2010212520A (ja) | 電子装置及びその製造方法 | |
| JP2013021115A (ja) | セラミック回路基板およびそれを用いた電子装置 | |
| JP2005243958A (ja) | パッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |