JP4656126B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4656126B2
JP4656126B2 JP2007292988A JP2007292988A JP4656126B2 JP 4656126 B2 JP4656126 B2 JP 4656126B2 JP 2007292988 A JP2007292988 A JP 2007292988A JP 2007292988 A JP2007292988 A JP 2007292988A JP 4656126 B2 JP4656126 B2 JP 4656126B2
Authority
JP
Japan
Prior art keywords
ceramic substrate
conductor pattern
substrate
solder
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2007292988A
Other languages
English (en)
Other versions
JP2008085360A (ja
Inventor
両角　　朗
芳孝 西村
沖田　　宗一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Systems Co Ltd filed Critical Fuji Electric Systems Co Ltd
Priority to JP2007292988A priority Critical patent/JP4656126B2/ja
Publication of JP2008085360A publication Critical patent/JP2008085360A/ja
Application granted granted Critical
Publication of JP4656126B2 publication Critical patent/JP4656126B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15162—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structure Of Printed Boards (AREA)

Description

本発明は、絶縁基板上にパワー半導体素子を搭載した半導体装置に関するものである。
まず、頭記した半導体装置として、パワー半導体モジュールの組立構造例を図１０，図１１に示す。図において、１は放熱用の金属ベース（例えば銅板）、２は金属ベース１に搭載した絶縁基板、３はパワー半導体素子などの発熱チップ部品（以下「シリコンチップ」と呼称する）であって、絶縁基板２の上面にマウントされている。パワー半導体素子は、ＩＧＢＴ，ＦＷＤ（フリー・ホイーリング・ダイオード）などである。４は前記パワー半導体素子などで構成される主回路の外部導出端子、５はボンディングワイヤ、６は外囲樹脂ケース、７は上蓋、８は封止樹脂、９はゲル状充填材である。
ここで、絶縁基板２は、方形状のセラミック基板１０のおもて，うら両面に直接接合法（Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ）、あるいは活性金属接合法（Ａｃｔｉｖｅ Ｍｅｔａｌ Ｂｏｎｄｉｎｇ）など手法によって、銅あるいはアルミニウム箔の導体パターン１１，１２を接合した構造である。絶縁基板２のおもて面側の導体パターン１１を回路パターンとしてシリコンチップ３をはんだマウント、うら面側の導体パターン１２と金属ベース１との間をはんだ付けして伝熱的に接合している。なお、１３ははんだ接合部のはんだ層を示す（例えば、特許文献１参照）。
また、後述するように、はんだ接合部に加わる熱ストレスによってはんだ接合部に生じた亀裂を成長し難くするために、絶縁基板にマウントする発熱部品であるＩＧＢＴの配置を工夫することが知られている（例えば、特許文献２参照）。
特開平１０−２７０６１２号公報（第１頁） 特開２００２−７６２５６号公報（段落００２９、図３）
上記したパワー半導体モジュールは、使用環境の苛酷さや動作温度の変化に対応して長期信頼性の確保が求められている。これに対して、先記したパワー半導体モジュールの主要部は熱膨張係数の異なる部材をはんだ接合した積層構造になる。このために、使用環境からくる温度サイクル，およびモジュールの実稼働に伴うシリコンチップ３の発熱により、はんだ接合部に過酷な熱ストレスが加わる。この場合に、はんだは絶縁基板２などの他の部材に比べると溶融温度が３００℃以下と低くいことから熱ストレスの影響を受け易く、はんだ接合部の疲労寿命がパワー半導体モジュール全体の信頼性，寿命を大きく左右する。
すなわち、図１２で表すように被接合材Ａ（熱膨張係数αＡ ）とＢ（熱膨張係数αＢ ）との間をはんだ接合すると、被接合材Ａ，Ｂの熱膨張係数差により発生する熱応力によりはんだ層にはせん断歪みが発生する。そして、このせん断歪みが塑性領域に達するとはんだが塑性変形を繰り返し、ある時点ではんだ亀裂Ｃが発生し、さらに発生したはんだ亀裂Ｃが次第に成長するようになる。
この場合に、図１１に示したモジュール組立構造においては、金属ベース１にはんだ接合した絶縁基板２の外形が方形状であることから、温度サイクルなどによりはんだ接合部に加わる熱ストレスは、図１３で表すように熱膨張，収縮量が最も大きくなる絶縁基板２の四隅コーナー部に集中する。
このために、絶縁基板２の四隅コーナーを起点にしてはんだ接合部には図１２で述べたようにはんだ亀裂Ｃが発生し、このはんだ亀裂Ｃが温度サイクルの繰り返しに伴い四隅コーナーから絶縁基板２の中央に向けて次第に成長するようになる。また、絶縁基板２のコーナー部に発生したはんだ亀裂Ｃが基板上に搭載したシリコンチップ３（図１１参照）との接合面域まで成長すると、絶縁基板２から放熱用金属ベース１へ伝熱する熱流束がはんだ亀裂Ｃにより阻害される。このために、シリコンチップ３の発生熱に対する放熱性を妨げられ、その結果として半導体素子のジャンクション温度が異常上昇して熱破壊に至るおそれがある。
しかも、セラミックの絶縁基板２を採用して組立てた半導体装置では、絶縁基板２と金属ベース１との間の熱膨張係数差がシリコンチップ３と絶縁基板２との間の熱膨張係数差に比べた大きく、かつ絶縁基板２と金属ベース１との間のはんだ接合部は絶縁基板２とシリコンチップ３との間のはんだ接合部と比べて接合面積も大である。これにより、温度サイクルの繰り返しによって絶縁基板２と金属ベース１との間のはんだ接合部に発生する歪み量が大きくなる。このために、はんだ接合部にはんだ亀裂Ｃが発生するまでの時間（温度サイクル数）が短く、かつはんだ亀裂Ｃの進展速度も早まる。
なお、このような亀裂発生の現象については、前記特許文献２には、絶縁基板にマウントする発熱部品であるＩＧＢＴの配置を工夫することによって、はんだ接合部に生じた亀裂を成長し難くすることが開示されている。
一方、窒化アルミニウムなどのセラミック基板を用いた半導体モジュールにおいて、金属ベース１に銅（熱膨張係数１６．５ ｐｐｍ／Ｋ）よりも低熱膨張率の材料を用い、絶縁基板２と金属ベース１との熱膨張係数差を小さくしてはんだ接合部に加わる熱応力の緩和を図ることが従来から実施されている。具体的には、金属ベース１にアルミニウムと炭化珪素の複合材料（熱膨張係数７ ｐｐｍ／Ｋ），銅とモリブデンとの複合材料（熱膨張係数７〜８ ｐｐｍ／Ｋ），モリブデン（熱膨張係数５ ｐｐｍ／Ｋ)などを使用している。
しかしながら、前記の低熱膨張材料は、銅（熱伝導率３９８ Ｗ／ｍＫ）に比べて熱伝導率が約半分の１８０〜２１０ Ｗ／ｍＫと著しく小さくて基板としての放熱性能が劣る。また、これら低熱膨張材料は、高融点で難加工性のＳｉＣやＭｏを焼結, 含浸するなどの特殊な方法を用いて製造されるために価格も銅材に比べて高く、このことが半導体モジュールのコストアップを招く要因となっている。
さらに、前記と別なはんだ接合部に加わる応力の緩和策として、絶縁基板２と金属ベース１との間を接合するはんだ層を厚くし、はんだ接合部に発生する熱的応力を低減させるようにした方法も従来実施されている。しかしながら、この方法ははんだ接合部の長寿命化には効果がある反面、はんだ層を厚くすると接合部の熱抵抗が増大するために、シリコンチップの発生熱に対する放熱性が低下する。さらに、はんだ接合部のはんだ層を厚くすると、はんだの使用量が増大するために、モジュール組立工程（はんだ付け工程）ではんだボールが発生したり、はんだ流出が起こって製品歩留まりが低下する。さらに、はんだ層の厚さを均一に保つことが技術的に困難になるといった問題もある。
本発明は上記の点に鑑みなされたものであり、パワー半導体素子などの発熱チップ部品を搭載して放熱用金属ベース上にはんだ接合した絶縁基板において、熱サイクルの繰り返しなどに起因してはんだ接合部にはんだ亀裂が発生するまでの時間を延ばし、さらにそのはんだ亀裂の成長を抑制してモジュールの長寿命化が図れるように改良した半導体装置を提供することを目的とする。
上記目的を達成するために、本発明によれば、方形状のセラミック基板の両面に導体パターンを接合形成してなる絶縁基板を用いた半導体装置において、第１の発明では、前記セラミック基板の四隅コーナー部を、面取り寸法が２ｍｍ以上１０ｍｍ未満の範囲で面取りする。熱サイクルなどに起因してはんだ接合部に発生する応力集中を緩和させ、はんだに亀裂が発生するまでの時間を延ばすようにする。
また、第２の発明では、前記セラミック基板のうら面側に形成した導体パターンの四隅コーナー部を、面取り寸法が２ｍｍ以上１０ｍｍ未満の範囲で面取りする。この構成によっても、はんだ接合部に発生する応力集中の緩和が図られる。
また、第３の発明では、前記第２の発明の特長を生かしつつ、絶縁基板としての導体回路パターンの有効面積を確保するための手段として、次記のように構成する。すなわち、前記セラミック基板のうら面側に形成した導体パターンの四隅コーナー部に、セラミック基板の対角線に交差して該導体パターンを横切るスリットを形成する。はんだ接合部の四隅コーナーに発生したはんだ亀裂を前記スリットで止めて、それ以上に亀裂が進展するのを防止するようにする。ここで、前記スリットは、その始端，終端が導体パターンのコーナー部から辺に沿って２ｍｍ以上１０ｍｍ未満間隔をおいて位置するように形成し、スリットの幅寸法を０．５ｍｍ以上２．１ｍｍ未満の範囲に設定する。
さらに、第４の発明では、前記半導体装置用絶縁基板の、前記導体パターンの層厚をセラミック基板の板厚より厚く設定する。これにより、絶縁基板の実効的な熱膨張係数を金属ベースの熱膨張係数に近づけてはんだ接合部に発生する応力を低減することができる。具体的には板厚０．２ｍｍ以上０．４ｍｍ未満のセラミック基板に対して、導体パターンの層厚を０．４ｍｍ以上０．６ｍｍ未満の範囲に設定し、さらに、前記セラミック基板を酸化ジルコニウムを添加したアルミナ、もしくは窒化珪素とし、前記導体パターンを銅とする（請求項１）。
また、導体パターンの層厚をセラミック基板の板厚よりも厚くした前記の絶縁基板についても、セラミック基板あるいは導体パターンの四隅コーナー部に第１ないし第３の発明で述べた面取り，スリットを形成するとよい（請求項３ないし請求項５）。
このように、第１ないし第３の発明と第４の発明を組み合わせれば、はんだ接合部が疲労破壊に至るまでの時間をより一層延ばして長寿命化が図れる。
なお、前記絶縁基板のうら面側に形成された導体パターンにはんだ接合される放熱用部材としての金属ベースは、板状の金属でもよいし、放熱フィンを備えた金属でもよい。前記板状の金属を用いる場合には、さらに放熱フィンを接合すればよい。
以上述べたように、絶縁基板を用いた半導体装置について、本発明により次記の効果を奏する。
（１）セラミック基板の四隅コーナー部に面取り部，あるいは導体パターンにスリットを形成した第１〜３の発明の構成を採用することにより、熱サイクルに起因する前記はんだ接合部の熱応力を緩和してはんだ亀裂が発生するまでの時間を延ばし、さらに亀裂の成長を抑制することができる。
（２）導体パターンの厚さをセラミック基板の板厚より厚くした請求項１〜５の構成を採用することにより、はんだ接合部の疲労寿命の改善と併せて、基板上にマウントしたチップ部品などの温度上昇および回路部の電気抵抗を低減できる。
（３）そして、半導体装置の信頼性向上，長寿命化が図れる。
以下、本発明の実施の形態を図示実施例に基づいて説明する。なお、各実施例の図中で、図１１に対応する部材には同一符号を付してその説明は省略する。
〔実施例１〕
図１（ａ）〜（ｃ）は本発明の第１の発明に対応する実施例を示すものである。
まず、絶縁基板２は、方形状のセラミック基板１０のおもて，うら両面に導体パターン１１，１２を直接接合法あるいは活性金属接合法などにより接合したものである。ここで、セラミック基板１０は酸化アルミニウムに酸化ジルコニウムを添加した複合セラミック（特許第２８８３７８７号，特許第３１７６８１５号公報参照）で作られている。そのサイズは、例えば板厚が０．２５ｍｍ、外形寸法が４０ｍｍ×４０ｍｍである。また、セラミック基板１０のおもて，うら両面に接合形成した導体パターン１１，１２は、例えば厚さ０．２５ｍｍの銅箔であり、セラミック基板１０の両面域に銅箔を接合した後、エッチングにより所定のパターンに形成する。あるいは、あらかじめ所定のパターンに形成した銅箔をセラミック基板１０に接合してもよい。
このセラミック基板の組成や導体パターンの形成方法については後述する他の実施例についても同様である。
そして、前記構成の絶縁基板２に対して、この実施例では図１（ａ），（ｂ）で示すようにセラミック基板１０の四隅コーナーに面取り加工を施して面取り部１０ａを形成している。
なお、セラミック基板１０の製法としては、所望サイズの基板が複数面とれる大きさのセラミック板を焼成した後、このセラミック板から所望サイズのセラミック基板１０を裁断して多面取りする方法がある。あるいはグリーンシートと呼ばれる焼成前の状態で所望サイズの基板を１枚ずつ型抜きし、その後に焼成してセラミック基板とする方法がある。そこで、前記の各製法で作成したセラミック基板１０に対しては、次記のような方法で面取り部１０ａを形成するものとする。
すなわち、焼成後のセラミック板から所望サイズのセラミック基板１０を裁断する場合には、基板の裁断工程で面取り部１０ａの面取り加工を同時に行うものとする。なお、この裁断による面取り加工法では高い仕上がり寸法精度が得られる。また、面取り部１０ａの形状は直線状に限定されるものではなく、例えば円弧状に切断加工することも可能である。高い精度を確保するのには図示例のように直線状に加工するのが好適である。一方、グリーンシートの状態で基板を１枚ずつ型抜きして焼成する場合には、基板抜き型の形状を選定することで、任意な形状の面取りが可能である。例えば、面取り部１０ａの形状を直線状，円弧状，あるいは直線状に面取りをして面取り線とセラミック板の辺との交点角部のみをＲ形状にすることもできる。面取り部分の形状については後者の方法の方が自由度が高い。
セラミック基板１０のおもて，うら両面に接合した導体パターン１１，１２は次のように形成する。まず、セラミック基板１０のうら面側に形成した導体パターン１２（金属ベースに接合される）については、セラミック基板１０の外周縁から若干内側に引っ込んだ領域に形成されている。そして、この導体パターン１２をセラミック基板１０の面取り部１０ａの内周に沿わせて形成するために、図示実施例では基板の四隅コーナー部において、導体パターン１２が面取りされている。これに対して、セラミック基板１０のおもて面側に形成した導体パターン１１には、基板上に搭載するシリコンチップや他の電子部品、および外部導出端子の接続に対応した回路パターンが形成される。
次に、セラミック基板１０の四隅コーナーに形成した面取り部１０ａについて、その形状の決め方を図１（ｂ）で説明する。すなわち、図示例ではセラミック基板１０に補助線で表した対角線Ｌと直交する向きに直線状の面取り加工を施して面取り部１０ａを形成している。この場合に、図中に表した面取り寸法ｄ（面取り加工を施す前のセラミック基板１０の角部から辺に沿った距離）は、発明者等が行った実験，考察を基に、はんだ接合部に加わる熱応力の緩和効果が十分に発揮できるように２〜１０ｍｍの範囲に設定している。なお、面取り部１０ａの形状は図示例の直線状のほか、円弧状（Ｒ１０〜Ｒ２０ｍｍ程度）としてもよい。さらに図１（ｂ）に記号Ｐで表した円内の部分（直線状の面取り部１０ａとセラミック基板１０の辺との交わる部分）をＲ形状にしてもよい。
また、図示実施例では、セラミック基板１０の基本形状が正方形であることを想定してその対角線Ｌと直交する向きに直線状の面取り部１０ａを形成している。これに対して、長方形のセラミック基板に面取り部１０ａを形成する場合には、その四隅コーナー部に前記条件の面取り寸法ｄを設定した上で、辺と４５°の角度に面取り加工を施せばよい。さらに、直線状と異なる例えば円弧状の面取り部を形成する場合には、セラミック基板１０の四隅コーナー部から斜め４５°の補助線を想定した上で、この補助線と面取り部１０ａとの交点で前記補助線と直交する向きに立てた垂線を基板の辺まで下ろし、この位置と基板コーナー部までの距離を面取り寸法ｄとして定義すればよい。
次に、前記実施例のようにセラミック基板１０の四隅コーナーを面取した絶縁基板と、面取り無しの従来の絶縁基板を供試試料として、発明者等が行った温度サイクル試験について述べる。すなわち、前記した２種類の絶縁基板（供試試料）を厚さ４ｍｍの銅板の金属ベースに搭載し、基板のうら面側に形成した導体パターンと金属ベースとの間をＳｎＰｂはんだを用いてはんだ接合した。そして、この供試試料に対して−４０℃〜１２５℃の温度条件で温度サイクル試験を行った。
この温度サイクル試験の結果によれば、セラミック基板１０のコーナー部に面取りを形成しない従来の基板では、約２０００サイクルではんだ接合部に図１２で述べたはんだ亀裂Ｃが発生した。また、そのはんだ亀裂Ｃは、熱応力が集中する基板のコーナー部分で最初に発生していることが認められた。
これに対して、セラミック基板１０の四隅コーナー部に面取り寸法ｄを３．５ｍｍとして面取りを施した絶縁基板では、温度サイクル試験によりはんだ亀裂が発生するまでの温度サイクル時間は５０００サイクル程度であった。また、面取り寸法ｄを７．０ｍｍにすると６０００サイクルに延びることが確認された。
また、前記の各供試試料について、発明者等は温度サイクル試験ではんだ接合部に加わる応力を調べた。これによると、面取り無しの絶縁基板（従来）のコーナー部のはんだ接合部に加わる応力集中度を１００として、基板のコーナー部に面取り寸法ｄを３．５ｍｍして面取りを施したものでは、はんだ接合部の応力集中度が７３に減少した。さらに、面取り寸法ｄを７．０ｍｍ，１０ｍｍに増すと、面取り寸法の増加に対応して応力集中度は７２，７１に低減した。この実測結果から、セラミック基板の四隅コーナー部を面取りするとことにより、はんだ接合部のコーナーに加わる応力集中が緩和されてはんだ接合部の疲労寿命が延びること確認された。
なお、セラミック基板の面取り寸法ｄを１０ｍｍより大きくした絶縁基板についても、前記と同様な温度サイクル試験を行ったところ、はんだ亀裂が発生するまでの時間は前記した値以上の顕著な改善は見られなかった。
このことから、上記のようにセラミック基板１０の四隅コーナー部に面取り寸法２〜１０ｍｍの範囲に設定した面取り部１０ａを形成することにより、はんだ接合部の疲労寿命が延びて、パワー半導体モジュールの信頼性が向上する。なお、セラミック基板１０の面取り寸法ｄを大きくすると、その分だけ絶縁基板２の有効伝熱面積が減少することを勘案して、実用的には面取り寸法ｄを７．０ｍｍ以下に設定するのが好ましい。
〔実施例２〕
次に、本発明の第２の発明に対応する実施例を図２に示す。この実施例では、方形状のセラミック基板１０のおもて，うら両面に導体パターン１１，１２を形成した絶縁基板２を次のように構成する。すなわち、セラミック基板１０は方形状の原形のままする。本実施例において、セラミック基板の製法は、前述の所望サイズの基板が複数面とれる大きさで焼成したセラミック板を裁断して多面取りする方法でもよいし、所望サイズに型抜きして焼成する方法でもよい。
そして、セラミック基板１０のおもて，うら両面に形成した導体パターン１１，１２のうち、少なくとも基板のうら面側に形成して金属ベースとはんだ接合する導体パターン１２について、その四隅コーナーに面取り寸法ｄを２〜１０ｍｍの範囲に設定して面取り部１２ａを形成する。面取りを行うことによって、金属ベースとの間のはんだ接合部に生じる熱応力を緩和する。
これに対して、セラミック基板１０のおもて面側に形成した導体パターン１１については、シリコンチップなどの部品のマウント，および外部導出端子とのワイヤボンディングに対して柔軟に対応させるようなパターン形状にすることができる。
この構成によれば、導体パターン１２に形成した面取り部１２ａが先記実施例１の面取り部と同様に機能し、金属ベースとの間のはんだ接合部に加わる熱応力を緩和する。この点については、図２の絶縁基板２対して先記実施例１で述べたと同様に温度サイクル試験を行った結果からも、はんだ接合部の疲労寿命が延びる効果の得られることが評価，確認されている。
〔実施例３〕
次に、本発明の第３の発明に対応する実施例を図３（ａ），（ｂ）および図４に示す。この実施例においては、方形状のセラミック基板１０のおもて，うら両面に導体パターン１１，１２を形成した絶縁基板２を次のように構成する。すなわち、セラミック基板１０は方形状の原形のままする。本実施例において、セラミック基板の製法は、前述の所望サイズの基板が複数面とれる大きさで焼成したセラミック板を裁断して多面取りする方法でもよいし、所望サイズに型抜きして焼成する方法でもよい。
セラミック基板１０のおもて，うら両面に接合形成した導体パターン１１，１２のうち、放熱用金属ベース１（図１１参照）にはんだ接合するうら面側の導体パターン１２について、その四隅コーナー部にはその対角線と直交して導体パターン１２を斜めに横切るように直線状のスリット１２ｂが形成されている。また、このスリット１２ｂはその幅Ｓを０．５〜２．１ｍｍの範囲に設定している。なお、スリット１２ｂは、図示例のように直線状に形成する以外に、円弧などの曲線状に形成してもよい。
すなわち、セラミック基板１０，あるいは該基板のおもて面側に形成した導体パターン１１について、先記実施例のようにその四隅コーナー部を面取りすると、面取りした部分が利用できなるために、チップ部品などを搭載する回路パターンの面積が減少してワイヤボンディングや端子のはんだ付けエリアが制約を受けることになる。かかる点、この実施例の構成では、セラミック基板１０は方形状の原形のままとした上で、図３（ａ）で示すようにチップ部品などを実装するおもて面側の導体パターン１１には面取り部を設けずにその回路パターンの有効面積を最大に確保し、うら面側の導体パターン１２についてのみ図３（ｂ）で示すように四隅コーナー部にスリット１２ｂを形成していので、基板の有効面積が減少することはない。なお、このスリット１２ｂを設ける箇所は、先記実施例１，２における導体パターン１２の面取り位置に準じて設定すればよい。
上記の構成により、図４のように絶縁基板２を放熱用金属ベース１に搭載してはんだ接合したモジュールの組立状態で、温度サイクルに伴う熱応力によって、金属ベースとのはんだ接合部のコーナーにはんだ亀裂Ｃが発生したとしても、そのはんだ亀裂Ｃは前記スリット１２ｂで止まり、それ以上に基板中央域に向けて亀裂Ｃが進展するのを阻止できる。また、このスリット１２ｂの幅Ｓを０．５〜２．１ｍｍの狭い範囲に設定することで、絶縁基板２と金属ベース１との間で高い伝熱性を確保しつつ、先記した各実施例の面取り部と同様に基板コーナー部のはんだ接合部分に発生した亀裂が基板中央域に向けて進展するのを効果的に阻止できる。この効果については、発明者の温度サイクル試験の結果からも確認されている。
また、この実施例の応用例として、スリット１２ｂの外側に残された三角形状の導体パターン１２ｃ（図３（ｂ）参照）について、その角部をＲ形状にするなどして面取りすることもできる。これにより、スリット１２ｂと前記角部の面取りによる相乗効果ではんだ接合部に加わる熱応力をより一層低減できる。
なお、以上述べた実施例１〜３において、セラミック基板１０の材料は、酸化アルミニウム，窒化アルミニウム，窒化珪素および酸化アルミニウムに酸化ジルコニウムを添加した複合セラミックなどが好適に使用できる。また、導体パターンの材料は、銅材に限定されるものではなく、銅とモリブデンの複合材料，銅と酸化銅の複合材料，アルミニウム，モリブデン，アルミニウムと炭化珪素の複合材料も適用できる。
〔実施例４〕
次に、本発明の請求項１〜５に対応する実施例を図５〜図９で説明する。まず、図５はこの実施例による絶縁基板２の構成を示し、セラミック基板１０の材料は酸化アルミニウムに酸化ジルコニウムを添加した複合セラミックまたは窒化珪素、該セラミック基板１０の表裏両面に形成した導体パターン１１，１２は銅箔である。ここで、導体パターン（銅箔）１１，１２の厚さをそれぞれｔ１，ｔ２、セラミック基板１０の板厚をｔ３として、ｔ１＞ｔ３，ｔ２＞ｔ３，ｔ１≧ｔ２となるように設定し、導体パターン１１，１２の層厚をセラミック基板１０の板厚よりも厚くして絶縁基板２を構成している。また、製品としての実用的な値として、導体パターン１１，１２の層厚ｔ１，ｔ２を０．４〜０．６ｍｍとし、セラミック基板の板厚ｔ３を０．２〜０．４ｍｍの範囲に定めている。
次に、前記構成の絶縁基板，および従来の絶縁基板を供試試料として、発明者等が行った温度サイクル試験について述べる。すなわち、供試試料として、セラミック基板の板厚を０．２５ｍｍ、その両面に接合形成した導体パターン（銅箔）の厚さを０．５ｍｍとして製作した絶縁基板を厚さ４ｍｍの銅製ベース板にＳｎＰｂはんだを使ってはんだ接合した組立体、およびその比較例として板厚０．２５ｍｍのセラミック基板の両面に基板と同じ厚さ０．２５ｍｍの導体パターン（銅）を形成して製作した絶縁基板を前記と同じ厚さ４ｍｍの銅製ベース板にＳｎＰｂはんだを使ってはんだ接合した組立体を用意した。そして、先記実施例１で述べたと同様な温度サイクル試験（温度サイクル条件：−４０℃〜１２５℃）を行った。
この温度サイクル試験の結果によれば、導体パターンの厚さをセラミック基板の板厚と同じ０．２５ｍｍとした従来の絶縁基板では、約２０００サイクルを経過したところで基板のコーナー部分にはんだ亀裂が発生することが認められた。これに対して、導体パターンの厚さを０．４ｍｍとした絶縁基板では、温度サイクル試験によりはんだ亀裂が発生するまでの温度サイクル時間は３０００サイクル程度となり、さらに導体パターンの厚さを０．５ｍｍにすると、４０００サイクルに延びることが確認された。このことから、導体パターン１１，１２の層厚をセラミック基板１０の板厚よりも厚く設定することにより、はんだ亀裂の発生する温度サイクル時間が延びることが確認された。
また、前記の温度サイクル試験と並行して、はんだ接合部に作用する熱応力の集中度について調べた。この結果からも、導体パターンの厚さがセラミック基板の板厚と同じ０．２５ｍｍである絶縁基板のはんだ接合部への応力集中度を１００とすると、導体パターンの厚さが０．４ｍｍでは応力集中度が９３となり、さらに導体パターンの厚さが０．５ｍｍでは応力集中度は８８にまで低下した。このことから、導体パターンの厚みをセラミック基板の板厚より厚く設定し、かつその厚さを増大するにしたがいはんだ接合部の応力集中度が低減して、はんだ接合部の疲労寿命が延びるようになる。
ここで、はんだ接合部に発生する応力（歪み）をより効果的に低減するには、絶縁基板２と放熱用金属ベース１との熱膨張係数差ができるだけ小さい方が良い。そこで、前記構成による応力低減効果が実際の製品に反映できることを検証するために、発明者は次記のような考察を行った。まず、絶縁基板２はセラミック板１０のおもて，うら両面に導体パターン（銅）１１，１２を接合した３層構造体であることから、セラミック基板１０の熱膨張係数をα１，縦弾性係数をＥ１，厚さをｈ１、導体パターン１１，１２の熱膨張係数をα２，縦弾性係数をＥ２，厚さをｈ２とすると、絶縁基板２の実効的な熱膨張率αＧは次式で表すことができる。
Figure 0004656126
また、上式を用いて図６に示した基板モデルの熱膨張係数αＧを算出すると、次表のようになる。
Figure 0004656126
上記の表から、セラミック基板１０の材料がアルミナに酸化ジルコニウムを添加した複合材料、導体パターン（銅回路パターン）１１，１２が銅箔で、セラミック基板および導体パターンの厚さが同じ０．２５ｍｍである絶縁基板２の場合には、絶縁基板の熱膨張係数αＧは９．６であり、銅製の金属ベース（熱膨張係数：１６．５ppm ／K)とのとの熱膨張係数差は６．９となる。これに対して、セラミック基板の板厚を０．２５ｍｍとして、絶縁基板の導体パターンの層厚を０．４ｍｍに増すと、絶縁基板の熱膨張係数張係数差は６．０に縮まり、導体パターンの厚さをさらに０．５ｍｍに増すと熱膨張係数差は５．６まで縮小する。
なお、絶縁基板２においては、セラミック基板１０と導体パターン１１，１２との熱膨張係数が異なるため、先述のように温度サイクルが加わるとセラミック基板と導体パターン端部との接合界面付近に応力が生じる。この応力は、基板の表面側において、温度サイクルの昇温過程では圧縮応力，降温過程では引張応力として作用し、この引張応力がセラミックの引張破壊強度を超えるとセラミック基板が破壊するおそれがある。また、この場合に熱応力の解析から、導体パターンの厚みを増すと、セラミック基板の引張応力が増加するが知られている。
そのために、従来では窒化アルミニウムなどのように引張破壊強度が比較的小さいセラミックを用いた絶縁基板については、引張応力をセラミックの破壊強度以内に収まるようにするために、通常は導体パターンの厚さを０．３ｍｍ以下に設定している。これに対して、セラミック基板の材料として引張破壊強度が窒化アルミニウムに比べて３倍以上高い酸化アルミニウムに酸化ジルコニウムを添加した複合セラミック（この複合セラミックについては、本発明と同一出願人より特許第２８８３７８７号，特許第３１７６８１５号で先に提案されている）、あるいは窒化ケイ素セラミックを用いれば、導体パターンの厚さを増すことによりセラミックに加わる引張応力は増加するが、その応力はセラミックの引張破壊強度を下回るのでセラミックが破壊することはない。
なお、図９に一般的なアルミナセラミック（厚さ０．２５ｍｍ）と高強度のジルコニア添加のアルミナセラミック（厚さ０．２５ｍｍ）について、その両面に接合形成した銅回路パターン（導体パターン）の厚さとセラミックに負荷される引張応力との関係を示す。これよりアルミナセラミックに銅を貼った場合は、引張応力がセラミックの引張破壊強度を上回っており、実際の温度サイクルにおいて数百サイクルでセラミックの破壊が発生する。
これに対して、ジルコニア添加のアルミナセラミックに銅を貼った場合は、引張応力がセラミックの引張破壊強度を下回っており、数千サイクルの温度サイクルにおいても、セラミックの破壊は発生しない。
さらに、この実施例によれば、導体パターン１１，１２の層厚をセラミック基板１０の板厚よりも厚くすることで、次記のような効果も得られる。
（１） 絶縁基板上に実装したシリコンチップ（パワー半導体素子）３（図１０参照）のジャンクション温度上昇を低く抑えられる。すなわち、図７はＩＧＢＴ（シリコンチップ３）のコレクタに２４０Ｗの損失を負荷した実稼働の条件で実測した銅回路パターン（導体パターン１１）の厚さと、シリコンチップのジャンクション温度との関係を表した特性図である。この特性図から判るように、銅回路パターンの厚さを０．２５ｍｍから０．５ｍｍに増すことにより、チップの温度上昇が１０℃程度低下して信頼性が向上する。
（２） 絶縁基板の銅回路パターン（導体パターン１１）にボンディングしたアルミワイヤ（複数本）の温度上昇，およびその温度上昇のばらつきが低く抑えられる。すなわち、図８（ａ）は通電に伴うボンディングワイヤの温度上昇を測定するために用意した測定サンプルであり、絶縁基板に接合形成した導体パターン１１（銅回路パターン）に対して、コレクタ電極１１Ｅとの間に並置して合計１０本のアルミワイヤ５（ワイヤ番号（１）〜（１０））がボンディングされている。また、図８（ｂ）は前記測定サンプルのコレクタ電極に直流電流６００Ａを０．５ｓｅｃ通電した時に、ワイヤ番号（１）〜（１０）ごとに測定してプロットしたアルミワイヤの上昇温度と、銅回路パターンの厚さとの関係を表した特性図である。
この特性図から判るように、通電に伴うアルミワイヤ５の上昇温度はワイヤ番号（１）〜（１０）の位置によってばらつき、銅回路パターンの厚さが０．２５ｍｍである場合は、温度上昇が最大となるワイヤ番号（１）の温度９５℃と、温度上昇が最小なワイヤ番号（１０）の温度５９℃との間の温度差は３６℃にもなる。
これに対して、銅回路パターンの厚さを０．４ｍｍに増すと、アルミワイヤの上昇温度は最大でも７０℃（ワイヤ番号（１））で、最も温度の低いアルミワイヤ（ワイヤ番号（１０））との温度差は僅か６℃に縮小してワイヤ温度のばらつきが小さくなる。
つまり、セラミック基板に接合形成した導体パターン１１の層厚を厚くすることにより、この導体パターン上に分散してボンディングしたワイヤの温度上昇が均一になる。これは、導体パターン１１の層厚を厚くすることで電気抵抗が小さくなり、ここにボンディングしたワイヤの位置による抵抗の不均一性が解消されることによるものであり、これによりボンディングワイヤに通電する電流の不均衡化が防げる。
また、導体パターン１１の層厚を厚くすることにより電気抵抗が小さくなるので、回路パターン部（図示せず）の配線幅を狭くすることができる。回路パターン部の配線幅を狭くすれば、セラミック基板の面積を小さくすることができ、半導体装置を小型化することができる。
そこで、本発明の別な実施例として、実施例４の構成による作用，効果を生かして、この実施例を先記の実施例１〜３で述べた基板コーナー部の面取り，スリットと組合せて絶縁基板を構成すれば、信頼性，寿命がより一層向上する。
上述の各実施例において、前記絶縁基板のうら面側に形成された導体パターンにはんだ接合される金属ベースは、放熱用部材として機能するものであって、板状の金属、例えば、銅、モリブデン、アルミニウム、アルミニウムと炭化珪素の複合材料を板状に加工したものである。導体パターンとのはんだによる接合性や熱伝導性から銅が好適である。さらに、はんだによる接合性を向上させるために、金属ベースの表面をメッキ処理したものを用いてもよい。
あるいは、前記金属ベースとして、放熱用部材としての金属製の放熱フィンでもよい。また、前記金属ベースとして、前記板状の金属を用いる場合に、さらに放熱フィンを接合すれば一層の放熱効果が得られる。
本発明の実施例１に係わる絶縁基板の構造図で、（ａ）は平面図、（ｂ）は（ａ）におけるコーナー部の拡大図、（ｃ）は側面図 本発明の実施例２に係わる絶縁基板のうら面側の平面図 本発明の実施例３に係わる絶縁基板の構成図で、（ａ）,（ｂ）はそれぞれおもて面側，およびうら面側の平面図 図３の絶縁基板を放熱用金属ベースにはんだ接合した組立状態の側面図 本発明の実施例４に係わる絶縁基板の側面図 図５の絶縁基板を模式的に表したモデル図 本発明の実施例４の補足説明図で、銅回路パターンの厚さと絶縁基板にマウントした半導体素子の通電時におけるジャンクション温度との関係を表す特性図 本発明の実施例４の補足説明図で、（ａ）は銅回路パターンにボンディングしたワイヤのサンプル配列図、（ｂ）は絶縁基板の銅回路パターンの厚さと（ａ）に表したワイヤ番号のワイヤ上昇温度との関係を表す特性図 本発明の実施例４の補足説明図で、銅回路パターンの厚さとセラミック基板に発生する熱応力との関係を表す特性図 本発明の絶縁基板を適用するパワー半導体モジュールの組立構造図 図１０における主要部の構造を模式的に表した図 熱膨張係数の異なる接合部材の間を接合したはんだ層に生じるはんだ亀裂の説明図 図１１における絶縁基板のはんだ接合部に発生するはんだ亀裂の生成分布図
符号の説明
１ 放熱用金属ベース
２ 絶縁基板
３ パワー半導体素子（発熱チップ部品）
４ 外部導出端子
５ ボンディングワイヤ
１０ セラミック基板基板
１０ａ 面取り部
１１ 表面側の導体パターン
１２ 裏面側の導体パターン
１２ｂ スリット
１３ はんだ層
ｄ 面取り寸法
Ｓ スリット幅

Claims (5)

  1. 方形状のセラミック基板の両面に導体パターンを接合形成してなる絶縁基板を用いた半導体装置において、
    前記導体パターンの厚さを前記セラミック基板の板厚より厚くし、おもて面側の導体パターンとここにマウントした発熱部品との間をはんだ接合してなり、
    前記セラミック基板の板厚が０．２ｍｍ以上０．４ｍｍ未満、前記導体パターンの厚さが０．４ｍｍ以上０．６ｍｍ未満であり、さらに、
    前記セラミック基板が酸化ジルコニウムを添加したアルミナ、もしくは窒化珪素であり、前記導体パターンは銅であることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記セラミック基板は、四隅コーナー部を、面取り寸法が２ｍｍ以上１０ｍｍ未満の範囲で面取りされたものであって、前記セラミック基板のおもて面側の導体パターンとここにマウントした発熱部品との間、および前記セラミック基板のうら面側の導体パターンと金属ベースとの間をはんだ接合してなる半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記セラミック基板のうら面の導体パターンは、四隅コーナー部を、面取り寸法が２ｍｍ以上１０ｍｍ未満の範囲で面取りされたものであって、前記セラミック基板のおもて面側の導体パターンとここにマウントした発熱部品との間、およびうら面側の導体パターンと金属ベースとの間をはんだ接合してなる半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記セラミック基板のうら面側の導体パターンは、四隅コーナー部に前記セラミック基板の対角線に交差して該導体パターンを横切るスリットが形成されたものであって、前記セラミック基板のおもて面側の導体パターンとここにマウントした発熱部品との間、および前記セラミック基板のうら面側の導体パターンと金属ベースとの間をはんだ接合してなる半導体装置。
  5. 請求項４に記載の半導体装置において、前記スリットは、前記裏面の導体パターンの辺のコーナー部から２ｍｍ以上１０ｍｍ未満の位置から設けられていることを特徴とする半導体装置。
JP2007292988A 2002-08-13 2007-11-12 半導体装置 Expired - Lifetime JP4656126B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007292988A JP4656126B2 (ja) 2002-08-13 2007-11-12 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002235888 2002-08-13
JP2007292988A JP4656126B2 (ja) 2002-08-13 2007-11-12 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003197643A Division JP4124040B2 (ja) 2002-08-13 2003-07-16 半導体装置

Publications (2)

Publication Number Publication Date
JP2008085360A JP2008085360A (ja) 2008-04-10
JP4656126B2 true JP4656126B2 (ja) 2011-03-23

Family

ID=39355808

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007292988A Expired - Lifetime JP4656126B2 (ja) 2002-08-13 2007-11-12 半導体装置

Country Status (1)

Country Link
JP (1) JP4656126B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6395530B2 (ja) * 2014-09-11 2018-09-26 三菱電機株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0273655A (ja) * 1988-07-18 1990-03-13 Motorola Inc 亀裂防止パターンを有するセラミック半導体パッケージ
JPH11265962A (ja) * 1998-03-18 1999-09-28 Toshiba Corp 半導体素子用パッケージ
JP2001358267A (ja) * 2000-06-12 2001-12-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002057280A (ja) * 2000-08-10 2002-02-22 Mitsubishi Electric Corp 半導体装置
JP2002203942A (ja) * 2000-12-28 2002-07-19 Fuji Electric Co Ltd パワー半導体モジュール

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0273655A (ja) * 1988-07-18 1990-03-13 Motorola Inc 亀裂防止パターンを有するセラミック半導体パッケージ
JPH11265962A (ja) * 1998-03-18 1999-09-28 Toshiba Corp 半導体素子用パッケージ
JP2001358267A (ja) * 2000-06-12 2001-12-26 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002057280A (ja) * 2000-08-10 2002-02-22 Mitsubishi Electric Corp 半導体装置
JP2002203942A (ja) * 2000-12-28 2002-07-19 Fuji Electric Co Ltd パワー半導体モジュール

Also Published As

Publication number Publication date
JP2008085360A (ja) 2008-04-10

Similar Documents

Publication Publication Date Title
US6844621B2 (en) Semiconductor device and method of relaxing thermal stress
JP4969738B2 (ja) セラミックス回路基板およびそれを用いた半導体モジュール
JP5598522B2 (ja) 回路基板及びこれを用いた半導体モジュール、回路基板の製造方法
EP1667508B1 (en) Ceramic circuit board, method for making the same, and power module
JP5957862B2 (ja) パワーモジュール用基板
WO2020027183A1 (ja) 電気回路基板及びパワーモジュール
JP2013211546A (ja) セラミックス−銅接合体およびその製造方法
JP4124040B2 (ja) 半導体装置
JP5151080B2 (ja) 絶縁基板および絶縁基板の製造方法並びにパワーモジュール用基板およびパワーモジュール
JP4926033B2 (ja) 回路基板及びこれを用いたパッケージ並びに電子装置
US20220037226A1 (en) Power module substrate and power module
JP4656126B2 (ja) 半導体装置
JP4498966B2 (ja) 金属−セラミックス接合基板
JP6565735B2 (ja) パワーモジュール用基板及びパワーモジュール並びにパワーモジュール用基板の製造方法
JP6118583B2 (ja) 絶縁基板
JP2004087927A (ja) セラミック回路基板
WO2019163941A1 (ja) パワーモジュール用基板およびパワーモジュール
JP5614127B2 (ja) パワーモジュール用基板及びその製造方法
JP4992302B2 (ja) パワー半導体モジュール
JP2004311691A (ja) 回路用金属板およびセラミックス回路基板
JP5303936B2 (ja) パワーモジュール用基板及びパワーモジュール並びにパワーモジュール用基板の製造方法
JPH0234577A (ja) セラミック−金属複合基板
JP4548317B2 (ja) 絶縁回路基板及びこれを備えるパワーモジュール構造体
JP2005056933A (ja) 放熱部材、回路基板および半導体装置
JP4640633B2 (ja) セラミックス回路基板およびパワーモジュール

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20081216

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090219

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101130

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101213

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140107

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4656126

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140107

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140107

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term