CN105321826B - 半导体装置的制造方法以及半导体装置 - Google Patents

半导体装置的制造方法以及半导体装置 Download PDF

Info

Publication number
CN105321826B
CN105321826B CN201510257183.XA CN201510257183A CN105321826B CN 105321826 B CN105321826 B CN 105321826B CN 201510257183 A CN201510257183 A CN 201510257183A CN 105321826 B CN105321826 B CN 105321826B
Authority
CN
China
Prior art keywords
oxide semiconductor
oxide
semiconductor film
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510257183.XA
Other languages
English (en)
Other versions
CN105321826A (zh
Inventor
内山博幸
谷口隆文
矢之部秀隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Proterial Ltd
Original Assignee
Hitachi Metals Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Metals Ltd filed Critical Hitachi Metals Ltd
Publication of CN105321826A publication Critical patent/CN105321826A/zh
Application granted granted Critical
Publication of CN105321826B publication Critical patent/CN105321826B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Weting (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

在对以锌为主要成分的氧化物半导体进行蚀刻加工时,氧化物半导体表面层被蚀刻,从而招致过大的侧面蚀刻。事先采用仅能选择性地蚀刻在氧化物半导体表面存在的氧化锌相的前处理液对氧化物半导体表面进行处理,由此抑制在光致抗蚀剂和氧化物半导体界面形成的空隙,从而抑制氧化物半导体蚀刻加工后的侧面蚀刻量。

Description

半导体装置的制造方法以及半导体装置
技术领域
本发明涉及半导体装置的制造方法以及半导体装置,特别涉及氧化物半导体器件的制造方法以及具有氧化物半导体晶体管的半导体器件。
背景技术
在使用薄膜晶体管作为像素开关的液晶显示器中,薄膜晶体管的沟道层采用非晶质硅(非晶硅)的液晶显示器成为主流。但是,在采用非晶硅的沟道层中,实现液晶显示器的高要求规格正变得困难。再者,近年来,作为自发光器件的、且需要大电流驱动的有机EL(电致发光)的背板用薄膜晶体管,具有比非晶硅良好的特性的氧化物半导体正引人注目。
氧化物半导体与采用化学蒸镀法(CVD)成膜的非晶硅不同,由于可以采用溅射法成膜,因而膜的均匀性优良,从而可以与液晶显示器的大型化、高精细化的要求相适应。另外,氧化物半导体与非晶硅相比,接通特性更为优良,对于高辉度和高对比度化、高速驱动是有利的,而且断开时的漏电流较低,还可以期待电功耗降低(省电力化)。再者,溅射法由于能够大面积地进行高均匀成膜,而且可在比化学蒸镀法较低的温度下成膜,因而作为构成薄膜晶体管的材料,具有可以选择耐热性较低的材料的优点。
作为适合于液晶显示器的沟道层的氧化物半导体,例如为人所知的有铟镓锌复合氧化物(以下称为“IGZO”)等,为人所知的还有使用IGZO的半导体器件(例如参照专利文献1)。
IGZO对电极加工工艺缺乏耐受性,因而需要蚀刻停止层的形成等,难以进行低成本制造。另一方面,也已经提出了铟锡锌复合氧化物(以下称为ITZO)、锌锡复合氧化物(以下称为ZTO)等对电极加工工艺的耐受性较大的氧化物半导体材料(例如参照专利文献2、3)。特别地,ZTO由于不太使用稀有金属、或产业利用率高的元素,因而从成本方面、持续性的角度考虑,为有希望的氧化物半导体材料。
现有技术文献
专利文献
专利文献1:日本特开2006-165532号公报
专利文献2:日本特开2008-243928号公报
专利文献3:日本特开2012-033699号公报
发明内容
发明所要解决的课题
在上述的现有技术中,当欲使用沟道层采用了以氧化锌为主要成分的氧化物半导体的薄膜晶体管而制造液晶显示器时,制造工序存在以下的问题。在此,所谓以氧化锌为主要成分,是指以组成比(将整体设定为1时的构成原子数之比)计含有0.5(50原子%)以上的氧化锌,可以按照整个沟道层的平均、或者在沟道层内部的任意部位取样所得到的组成,以组成比计含有0.5以上的氧化锌。
图2表示采用以氧化锌为主要成分的氧化物半导体(例如以组成比计含有0.5以上的氧化锌的ZTO)进行的薄膜晶体管的制造工序的剖视图。在薄膜晶体管的制造工序中,于基板3上形成由包含氧化锌的氧化物半导体膜2构成的沟道层,并用光致抗蚀剂层1覆盖形成有沟道的区域(A)。接着,对光致抗蚀剂层1进行曝光和显影而加工成掩模形状(B),然后经由掩模而进行蚀刻加工(C)。
此时,在光致抗蚀剂层1的显影工序中容易对存在于氧化物半导体膜2表面的氧化锌相进行加工,因而有时形成大至几μm之多的侧面蚀刻。在通常形成光致抗蚀剂的情况下,对氧化物半导体最表面进行臭氧处理或表面改质剂处理,使光致抗蚀剂和氧化物半导体牢固地紧贴在一起。但是,在以氧化锌为主要成分的氧化物半导体的情况下,由于在表面存在根据弱酸或弱碱的条件的不同,即便是水也容易进行蚀刻的氧化锌相,因而即使采用用于对光致抗蚀剂进行显影的弱碱性药品,也可以对氧化物半导体膜2表面进行蚀刻。光致抗蚀剂显影时,被显影液除去的氧化物半导体膜部分用4表示(B)。在苛刻的情况下,光致抗蚀剂有时也剥落。在该状态下,通过进一步进行用于加工氧化物半导体膜2的蚀刻处理,侧面蚀刻进一步扩大。通过氧化物半导体蚀刻而进一步发展的侧面蚀刻区域用5表示(C)。
在该侧面蚀刻下,难以如设计那样形成器件,从而也引起制造成品率的降低,因此,在制造方面是不优选的。该现象特别在氧化锌含有率较高的氧化物半导体材料中可以特异地看到。另一方面,在以氧化铟、氧化镓、氧化锡等容易形成钝态层即抵抗腐蚀作用的氧化膜的氧化物为主要成分的氧化物半导体材料中,为几乎看不到的现象。
本发明是鉴于由发明人发现的上述课题而完成的,其目的在于提供在加工以氧化锌为主要成分的氧化物半导体膜时、抑制侧面蚀刻的氧化物半导体器件的制造方法以及抑制侧面蚀刻的半导体器件。
用于解决课题的手段
为了实现上述课题,本发明涉及一种半导体装置的制造方法,其是使用在将整体设定为1时、以组成比计含有0.5以上的氧化锌的氧化物半导体膜的半导体装置的制造方法,所述制造方法具有以下工序:形成氧化物半导体膜的第1工序,在氧化物半导体膜上形成掩模材料膜的第2工序,加工掩模材料膜而形成用于加工氧化物半导体膜的掩模的第3工序,以及使用掩模来加工氧化物半导体膜的第4工序;而且在第1工序之后第2工序之前,具有将氧化物半导体膜表面的至少一部分除去的前处理工序。在通过该前处理将氧化物半导体膜表面的氧化锌相除去后,可以形成掩模材料膜。因此,该掩模材料膜和半导体膜牢固地接合在一起,从而可以降低因后面的蚀刻工序引起的侧面蚀刻。
作为优选的具体例子,前处理工序使用氢离子指数(pH)为3~14的处理液清洗氧化物半导体膜。处理液能够以氧化物半导体膜中的氧化锌相部分的蚀刻速度比其它部分快的方式进行选择。
另外,本发明的半导体装置具有晶体管,该晶体管的构成是:基板;沟道层,其直接地或者经由其它层而形成于该基板上,且由通过蚀刻加工而形成图案的氧化物半导体膜构成;源电极和漏电极,其直接地或者经由其它层而与沟道层电连接;以及栅电极,其直接地或者经由其它层而与沟道层层叠在一起。氧化物半导体膜由作为整个膜的平均值、以组成比计含有0.5以上的氧化锌的氧化物构成,而且氧化物半导体膜于基板的相反侧、且在与其它膜相接的表面的至少一部分中,氧化锌的组成比小于其它金属氧化物的组成比。这样,因为存在于氧化物半导体膜表面的氧化锌相减少,所以在制造工艺中使用的蚀刻用掩模和氧化物半导体膜表面的接合变得牢固,从而可以抑制侧面蚀刻。因此,可形成加工精度高的半导体装置。
发明的效果
根据本发明,可以提供一种采用使用了含有氧化锌的氧化物半导体材料的薄膜晶体管的半导体装置的高成品率的制造方法。另外,还可提供一种采用该方法制作的加工精度得以提高的半导体装置。
附图说明
图1是用于说明通过本发明的实施例的前处理,使含有氧化锌的氧化物半导体膜表面的氧化锌相预先除去,从而抑制侧面蚀刻的过程的工序剖视图。
图2是用于说明含有氧化锌的氧化物半导体膜在光致抗蚀剂的形成时,在氧化物半导体的蚀刻时,通过蚀刻氧化锌相而使侧面蚀刻得以发展的过程的工序剖视图。
图3是用于说明本发明实施例的底栅顶接触型薄膜晶体管的制造工序的工序剖视图。
图4是用于说明本发明实施例的底栅顶接触型薄膜晶体管的制造工序的工序剖视图(续)。
图5是表示将实施例的采用碱性处理液的处理适用于ZTO氧化物半导体膜时的表面处理效果的图表。
图6是表示将实施例的采用弱酸性处理液的处理适用于ZTO氧化物半导体膜时的表面处理效果的图表。
图7是比较进行实施例的前处理时、和不进行时的侧面蚀刻量的图表。
具体实施方式
下面使用图,就实施方式进行详细的说明。但是,本发明并不限定于以下所示的实施方式的记载内容和数值而进行解释。在不脱离本发明的思想或者宗旨的范围内,本领域技术人员容易理解能够变更其具体的构成。
本说明书等中的“第1”、“第2”、“第3”等标记是为了识別构成要素而附加的,未必限定数字或者顺序。
附图等中所示的各构成的位置、大小、范围等是为了理解的简单,往往并不表示实际的位置、大小、范围等。因此,本发明未必限定于附图等所公开的位置、大小、范围等。
在采用不同极性的晶体管、或者在电路动作中使电流的方向发生变化等情况下,晶体管的“源极”和“漏极”的功能有时可以调换。因此,在本说明书中,“源极”和“漏极”的术语可以调换使用。
【实施例1】
下面就本发明的氧化物半导体装置的制造方法的一个例子进行说明。本实施例的氧化物半导体膜是相对于整个氧化物半导体,以组成比计含有0.5以上的氧化锌的ZTO。如果氧化锌的含有率以组成比计低于0.5,则由于蚀刻的加工性降低,因而在制造工艺上,优选的是以组成比计为0.5以上的含有率。
图1是表示本发明的氧化物半导体制造方法的一个例子的剖视图。
在基板12上形成有含有氧化锌的氧化物半导体膜11。在氧化物半导体膜11的表面形成有氧化锌相。通过在水溶液中对氧化物半导体膜11进行前处理,可以将该氧化锌相除去。本发明的通过前处理而除去的氧化锌相用10表示(A)。
在除去氧化锌层后的氧化物半导体膜11的表面,锌以外的金属氧化物残留下来,从而由此产生的钝态相得以形成。钝态相比氧化锌相更难以侵蚀。因此,在钝态相上形成的光致抗蚀剂13与氧化物半导体膜11牢固地接合在一起(B)。
将该光致抗蚀剂13形成为掩模图案,以进行蚀刻处理(C)。由此,可以进行侧面蚀刻14受到抑制的加工(D)。
本实施例的氧化物半导体膜例如是相对于整个氧化物半导体膜,以组成比计含有0.5以上的氧化锌的氧化物半导体。作为优选的具体例子,为相对于整个氧化物半导体,以组成比计含有0.6~0.7的氧化锌的ZTO。用于对氧化锌相进行前处理的水溶液可以使用氢离子指数(pH)为3~14的处理液。作为更优选的具体例子,可以根据目标的氧化锌相的处理速度,从弱酸性或者碱性的水溶液中进行适当的选择。
在以上工序的形成氧化物半导体膜11的工序中,对含有氧化物半导体材料的靶进行溅射,便由从靶放出的原子(包含以分子及其它形态放出的原子)可以形成氧化物半导体膜11。关于氧化物半导体膜的形成工序,例如在日本特开2012-033699号公报等中已经公开。在氧化物半导体膜11上形成掩模材料膜13从而形成掩模的工序可以使用如下公知的技术:在氧化物半导体膜11上涂布光致抗蚀剂材料而形成光致抗蚀剂膜即掩模材料膜13,然后使用光致抗蚀剂显影液进行显影,从而得到所期望的掩模形状。使用掩模对氧化物半导体膜进行加工的工序也可以使用如下公知的技术:使用蚀刻液对氧化物半导体膜进行蚀刻,根据所形成的掩模的有无而将上述氧化物半导体膜加工成所期望的形状。
如上所述,在本实施例中,事先将仅选择性地蚀刻在以氧化锌为主要成分的氧化物半导体膜的最表面存在的氧化锌相的处理用作前处理,由此可以抑制侧面蚀刻,从而得到良好的加工精度。
通常在以氧化锌为主要成分的氧化物半导体表面,存在通过湿蚀刻容易溶解的氧化锌相。氧化锌为两性氧化物,在酸性和碱性两者中是易溶的。因此,当在碱性显影液中对光致抗蚀剂进行显影时,氧化物半导体的与光致抗蚀剂的界面附近的表面层往往也被蚀刻。该氧化锌相如果在深度方向除去几nm左右,则形成钝态层,由于被该钝态层覆盖,因而在光致抗蚀剂显影液的程度上不容易进行在此以上的蚀刻。但是,正如先前用图2所说明的那样,如果在显影工序中,光致抗蚀剂等掩模材料与氧化物半导体膜界面的氧化锌相得以除去,则在掩模和氧化物半导体膜之间产生间隙。因此,在氧化物半导体膜的蚀刻加工时,就会从该间隙产生过剩的侧面蚀刻。因此,如果能够事先选择性地除去存在于该氧化物半导体膜表面的氧化锌相,则同样的问题应该不会发生。也就是说,如果在形成光致抗蚀剂之前,事先除去氧化物半导体膜表面的部分,则容易溶化的部分在前处理中已经除去完毕。因此,如果在前处理完毕的氧化物半导体膜上形成光致抗蚀剂的层,则光致抗蚀剂的层形成于在显影液的程度上不容易被蚀刻的氧化物半导体膜表面上。因此,在光致抗蚀剂的显影工序中,可以缩小在氧化物半导体膜和光致抗蚀剂之间形成的间隙。于是,本实施例在前处理中,在即将形成光致抗蚀剂之前用水溶液进行清洗。这些水溶液只要是氧化锌相的蚀刻速率比ZTO等以氧化锌为主要成分的氧化物半导体自身的蚀刻速率大的水溶液即可。理想地说,可以是氧化物半导体自身不蚀刻而只是缓慢蚀刻氧化锌相的水溶液。在氧化锌相被蚀刻后,由于形成以其它金属氧化物为主要成分的钝态层,因而能够有效地只进行氧化锌相的除去。这时除去的氧化物半导体膜也依赖于处理所使用的液体的浓度和处理温度,但大约为1~3nm左右,从而对器件特性的影响也几乎没有。
在预先进行该前处理之后,涂覆光致抗蚀剂,并进行曝光、显影处理,但由于氧化锌相已经除去,而且氧化物半导体表面被钝态层所覆盖,因而显影时,也不会在光致抗蚀剂和氧化物半导体界面发生侧面蚀刻。另外,即使在其后的氧化物半导体膜的蚀刻处理中,也不会形成过剩的侧面蚀刻。
【实施例2】
如前所述,锌锡复合氧化物(ZTO)是优良的氧化物半导体材料。特别地,从作为半导体装置的性能和工艺的角度考虑,优选的是以组成比计含有0.5以上的氧化锌。更优选的是以组成比计含有0.6~0.8的氧化锌。
在本实施例中,就将氧化锌的组成为0.6~0.7的ZTO用作氧化物半导体膜的薄膜晶体管的制造工序进行叙述。
图3~图4是表示本实施例的制造方法的剖视图。平板显示器等通常大多使用底栅顶接触型薄膜晶体管,因而这里以该结构为例进行叙述。此外,即便是其它类型的薄膜晶体管,对于用光致抗蚀剂等在氧化物半导体膜上形成掩模的器件,本发明的作用效果也同样。
首先,在作为基板的玻璃基板22上形成Mo等金属薄膜21,然后用光致抗蚀剂形成栅极图案的掩模20(A)。
经由掩模20进行蚀刻加工,从而形成厚度为50~100nm的栅电极23(B)。
然后,在整个面上形成厚度为10nm左右的作为栅极绝缘膜的氧化硅等绝缘膜24,进而通过溅射形成氧化物半导体膜25(C)。关于采用溅射的氧化物半导体膜的形成方法,例如在日本特开2012-33699等中有记载。氧化物半导体膜25的厚度例如在20~100nm的范围选择,这里作为一个例子,设定为50nm。
在氧化物半导体膜25上,形成以后成为沟道图案的光致抗蚀剂层26(D)。
为了加工沟道区域,采用众所周知的方法在光致抗蚀剂层26上描绘沟道图案,进行曝光、显影而形成掩模27(E)。
使用掩模27进行蚀刻加工,便形成沟道28(F)。
以100~300nm的厚度形成作为源电极和漏电极的Mo、Cu等金属薄膜29,将光致抗蚀剂作为掩模30而进行蚀刻加工,从而形成源电极和漏电极31(G)(H)。进而用保护膜32覆盖,从而完成氧化物薄膜晶体管的基本结构(I)。保护膜32例如为包含100nm的氧化硅层的单层或者多层膜。
在以上的工艺中,在氧化物半导体膜25的形成后且在光致抗蚀剂26的形成前,进行将在氧化物半导体膜25的表面形成的氧化锌相除去的前处理。
在本实施例中,采用对于氧化物半导体本身和氧化锌相的蚀刻速率不同的处理液进行前处理。理想地说,将对ZTO等氧化物半导体本身的蚀刻几乎不进行、而只能除去氧化锌相的碱性水溶液用作前处理液,对ZTO等以氧化锌为主要成分的氧化物半导体表面进行处理。作为碱性水溶液,可以使用氢离子指数(pH)为8~14的碱性处理液。含有氨、其它胺类中的至少一种的液体为典型的例子,可以考虑安全性、价格、以及操作的容易程度等之后加以选择。
这里所使用的液体是:以质量百分数(质量%)浓度计为0.3%的氨水溶液、以及2.3%的TMAH(四甲基氢氧化铵)水溶液。通过在25℃的条件下,将各自浸渍30秒左右,氧化锌相便从氧化物半导体表面除去,从而该表面被剩下的锡氧化物的牢固的钝态层所覆盖。此时,减量的氧化物半导体膜在深度方向约为1~2nm左右,并不是对薄膜晶体管的性能产生影响的变化。在进行了基于这些水溶液的前处理之后,通过进行光致抗蚀剂的涂布、曝光、显影处理,可以降低前述的在光致抗蚀剂和氧化物半导体界面的侧面蚀刻,而且采用进行氧化物半导体加工的草酸系蚀刻液可以抑制在适当的侧面蚀刻的水平。通过进行本实施例的前处理,可以防止ZTO加工时的尺寸精度的降低,能够以良好的成品率进行薄膜晶体管及其阵列的制造。
在采用该工艺加工源电极和漏电极31的情况下,为了加工金属电极,大多进行利用酸的湿蚀刻。在为本实施例所使用的ZTO等氧化物半导体材料的情况下,即使在金属加工结束后,氧化物半导体膜25表面曝露于蚀刻液中,也在先前形成的氧化锡的钝态层的作用下,作为沟道层的氧化物半导体膜不会被蚀刻。该制造方法称之为沟道蚀刻工艺,被看成有助于掩模数削减和低成本化的制造方法。另一方面,在背景技术所示的IGZO等中,对于金属电极的蚀刻液没有耐受性,在源电极和漏电极加工时受到蚀刻,因而不能用该工艺进行制造。这一点是ZTO等实现沟道蚀刻工艺的氧化物半导体材料的优点。
为了进行比较,下面就不适用本实施例的前处理时的比较例进行说明。如前所述,在该ZTO等以氧化锌为主要成分的氧化物半导体材料的情况下,由于表面存在的氧化锌相在弱酸性或碱性的水溶液中也易溶,因而进行起因于此的过剩的侧面蚀刻。如果不适用本实施例的前处理,则例如在氧化锌的组成比为0.6~0.7的ZTO的情况下,通过对光致抗蚀剂进行显影的碱性显影液的处理,在光致抗蚀剂图案形成的时点,于光致抗蚀剂和氧化物半导体膜的界面产生1~3nm左右的间隙。再者,为了形成氧化物半导体沟道层的图案,如果采用草酸系湿蚀刻液等进行加工,就会以光致抗蚀剂图案形成时已经产生的间隙为基点进行蚀刻,因而显示出比通常发生的侧面蚀刻大的侧面蚀刻形状。以同样的体系进行了实际的试验,结果在厚度为50nm左右的氧化物半导体膜的加工中,形成了距光致抗蚀剂端面单侧大约为3μm的侧面蚀刻。
图5是表示将本实施例的采用各种碱性处理液的前处理适用于ZTO氧化物半导体膜时的表面处理效果的图表。
TMAH属于叔胺,被用作光致抗蚀剂显影液的主要成分。因此,将光致抗蚀剂显影液代替作为本实施例的前处理液,也可以使工艺高效化。另外,特别是关于碱性基材的浓度,只要在氧化物半导体膜的蚀刻不会进行的范围内就没有问题,可以在考虑适用的氧化物半导体材料、处理液寿命、生产率等的基础上进行适当的控制。
另外,这里就底栅顶接触结构(bottom gate top contact structure)的沟道蚀刻工艺、具有代表性的材料、工艺技术进行了叙述,但即使在对它们和它们的组合进行各种变更而使用的情况下,对于氧化锌相通过蚀刻而产生的各种问题,也可以适用本发明的前处理方法。
【实施例3】
在实施例2中,就碱性的前处理液进行了叙述,但在弱酸性的液体中也可以期待同样的效果。于是,接着对使用弱酸性的水溶液作为ZTO等以氧化锌为主要成分的氧化物半导体表面的前处理液时的例子进行说明。
图6是表示将本实施例的采用弱酸性处理液的前处理适用于ZTO氧化物半导体膜时的表面处理效果的图表。
作为弱酸性水溶液,可以使用氢离子指数(pH)为3~6的弱酸性处理液。作为典型的例子,弱酸性处理液为包含硼酸、醋酸、柠檬酸、其它羧酸中的至少一种的液体。或者,为包含盐酸、硫酸、磷酸、硝酸、氢氟酸中的至少一种的液体。
这里所使用的弱酸性水溶液是:以质量百分数(质量%)浓度计为0.01%的盐酸水溶液、0.01%的硫酸水溶液、0.04%的磷酸水溶液、0.01%的硝酸水溶液、0.01%的氢氟酸水溶液、0.1%的醋酸水溶液、1.0%的柠檬酸水溶液、以及0.5%的硼酸水溶液。通过在25℃的条件下,将各自浸渍30秒左右,氧化锌相便从氧化物半导体表面除去,从而该表面被牢固的钝态层所覆盖。此时,减量的氧化物半导体膜在深度方向约为2~3nm左右,并不是对薄膜晶体管的性能产生影响的变化。在进行了基于这些水溶液的前处理之后,通过进行光致抗蚀剂的涂布、曝光、显影处理,可以降低前述的在光致抗蚀剂和氧化物半导体界面的侧面蚀刻,而且采用进行氧化物半导体加工的草酸系蚀刻液可以抑制在适当的侧面蚀刻的水平。通过进行本实施例的前处理,可以防止ZTO加工时的尺寸精度的降低,能够以良好的成品率进行薄膜晶体管及其阵列的制造。
此外,对于本实施例,作为弱酸性前处理液,使用了稀释的强酸、作为弱酸的硼酸、作为具有代表性的羧酸的醋酸和柠檬酸,但其它可以调节弱酸性溶液的酸例如碳酸、其它羧酸等,也可以期待同样的效果。另外,关于弱酸性前处理液的浓度,只要是氢离子指数(pH)大概接近于3~6的数值就没有问题,只要不进行氧化物半导体膜的蚀刻,即使从这些值偏离也完全不对效果产生影响。
另外,即使在实施时,也与实施例2同样,可以根据器件的结构、工艺,进行适当的变更而加以使用。
【实施例4】
将实施例2以及实施例3的前处理液用于在ZTO表面形成光致抗蚀剂图案这一工序的前处理,然后使用草酸系蚀刻液加工ZTO层(100%过蚀刻)。
图7是表示作为本发明的一实施例的效果,在ZTO氧化物半导体表面适用上述前处理而进行蚀刻加工时的侧面蚀刻量的图表。可知该实施例的侧面蚀刻量降低至没有前处理时的2.5~3.0μm的侧面蚀刻量的大约10分之1。在以上的实施例的前处理中,用液体处理氧化物半导体的所谓湿清洗可以使用公知的方法、装置来进行。例如,有将晶片遍及整个表面地浸渍于液体中的浸渍式(例如日本特开2002-158200号)、或向基板喷淋液体的逐片供给式(例如日本特开2003-249477号),在上述前处理工序中可以适当适用。
【实施例5】
根据在以上的实施例中说明的本发明的制造方法,所制造的半导体装置包括图4(I)所示的晶体管结构。该晶体管的氧化物半导体膜25例如是氧化锌的组成比为0.6~0.7的ZTO。该氧化物半导体膜25通过实施例1~4中叙述的前工序,表面附近的氧化锌相得以除去,取而代之出现其它金属的氧化物相(在ZTO时为锡氧化物相)。这样的特征可以通过氧化物半导体膜25与其它膜的边界附近的组成、和构成氧化物半导体膜25的氧化物半导体的组成的比较来进行确认。为了进行确认,可以将氧化物半导体膜内部的多个取样点的组成的平均值、膜厚中心附近的组成、或者用于形成氧化物半导体膜的靶(严格地说,靶的组成与形成的氧化物半导体膜的组成是不同的但比较近似)的组成与氧化物半导体膜表面附近(例如距表面深度为2~3nm以内的范围)的组成进行比较。
本发明并不局限于上述的实施方式,可包含各种变形例。例如,在不脱离发明宗旨的范围内,可以将某一实施方式的构成的一部分置换为其它实施方式的构成,另外,还可以在某一实施方式的构成中加上其它实施方式的构成。另外,对于各实施方式的构成的一部分,可以进行其它构成的追加、删除以及置换。
产业上的可利用性
本发明可以适用于半导体装置的制造领域。
符号说明:
1 光致抗蚀剂层
2 含有氧化锌的氧化物半导体膜
3 基板
25 氧化物半导体沟道层
27 光致抗蚀剂层(沟道图案)
28 沟道
30 光致抗蚀剂层(源极和漏极图案)
29 源电极和漏电极层
31 源电极和漏电极
32 保护膜层

Claims (15)

1.一种半导体装置的制造方法,其特征在于:其是使用以组成比计含有0.5以上的氧化锌的氧化物半导体膜的半导体装置的制造方法,所述制造方法具有以下工序:
形成所述氧化物半导体膜的第1工序,
在所述氧化物半导体膜上形成掩模材料膜的第2工序,
加工所述掩模材料膜而形成用于加工所述氧化物半导体膜的掩模的第3工序,以及
使用所述掩模来加工所述氧化物半导体膜的第4工序;
而且在所述第1工序之后且所述第2工序之前,具有将所述氧化物半导体膜表面的至少一部分的氧化锌相选择性地除去的前处理工序。
2.根据权利要求1所述的半导体装置的制造方法,其中,所述前处理工序使用氢离子指数即pH为3~14的处理液对所述氧化物半导体膜进行处理。
3.根据权利要求2所述的半导体装置的制造方法,其中,所述前处理工序使用氢离子指数即pH为8~14的碱性处理液对所述氧化物半导体膜进行处理。
4.根据权利要求3所述的半导体装置的制造方法,其中,所述碱性处理液为含有氨、其它胺类中的至少一种的液体。
5.根据权利要求2所述的半导体装置的制造方法,其中,所述前处理工序使用氢离子指数即pH为3~6的弱酸性处理液对所述氧化物半导体膜进行处理。
6.根据权利要求5所述的半导体装置的制造方法,其中,所述弱酸性处理液为包含硼酸、醋酸、柠檬酸、其它羧酸中的至少一种的液体。
7.根据权利要求5所述的半导体装置的制造方法,其中,所述弱酸性处理液为包含盐酸、硫酸、磷酸、硝酸、氢氟酸中的至少一种的液体。
8.根据权利要求1所述的半导体装置的制造方法,其中,所述氧化物半导体膜由以组成比计含有0.5以上的氧化锌的锌锡复合氧化物构成。
9.根据权利要求8所述的半导体装置的制造方法,其中,所述锌锡复合氧化物以组成比计含有0.6~0.8的氧化锌。
10.根据权利要求1所述的半导体装置的制造方法,其中,
形成所述氧化物半导体膜的第1工序是对含有氧化物半导体材料的靶进行溅射,并且用从所述靶放出的原子形成所述氧化物半导体膜的工序;
在所述氧化物半导体膜上形成掩模材料膜的第2工序是在所述氧化物半导体膜上配置光致抗蚀剂材料而形成作为光致抗蚀剂膜的掩模材料膜的工序;
加工所述掩模材料膜而形成用于加工所述氧化物半导体膜的掩模的第3工序是使用光致抗蚀剂显影液来对所述光致抗蚀剂膜进行显影的工序;
使用所述掩模来加工所述氧化物半导体膜的第4工序是使用蚀刻液来对所述氧化物半导体膜进行蚀刻,并根据所述形成的掩模的有无而将所述氧化物半导体膜加工成所期望的形状的工序。
11.根据权利要求10所述的半导体装置的制造方法,其中,作为所述前处理工序的处理液,使用与所述光致抗蚀剂显影液同种的液体。
12.一种半导体装置,其特征在于:
其具有晶体管,该晶体管的构成是:基板;沟道层,其直接地或者经由其它层而形成于该基板上,且由通过蚀刻加工而形成图案的氧化物半导体膜构成;源电极和漏电极,其直接地或者经由其它层而与该沟道层电连接;以及栅电极,其直接地或者经由其它层而与所述沟道层层叠在一起;
所述氧化物半导体膜由作为整个膜的平均值、以组成比计含有0.5以上的氧化锌的氧化物构成,而且该氧化物半导体膜在所述基板的相反侧且与其它膜相接的表面的至少一部分中,氧化锌相被选择性地除去,氧化锌的组成比小于其它金属氧化物的组成比。
13.根据权利要求12所述的半导体装置,其中,所述氧化物为锌锡复合氧化物。
14.根据权利要求13所述的半导体装置,其中,所述锌锡复合氧化物作为整个膜的平均值,以组成比计含有0.6~0.8的氧化锌。
15.根据权利要求13所述的半导体装置,其中,所述其它金属氧化物为氧化锡。
CN201510257183.XA 2014-06-30 2015-05-19 半导体装置的制造方法以及半导体装置 Active CN105321826B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014133704A JP6287635B2 (ja) 2014-06-30 2014-06-30 半導体装置の製造方法および半導体装置
JP2014-133704 2014-06-30

Publications (2)

Publication Number Publication Date
CN105321826A CN105321826A (zh) 2016-02-10
CN105321826B true CN105321826B (zh) 2018-04-13

Family

ID=55169006

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510257183.XA Active CN105321826B (zh) 2014-06-30 2015-05-19 半导体装置的制造方法以及半导体装置

Country Status (4)

Country Link
JP (1) JP6287635B2 (zh)
KR (1) KR101729090B1 (zh)
CN (1) CN105321826B (zh)
TW (1) TWI569325B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6888318B2 (ja) * 2016-03-23 2021-06-16 三菱マテリアル株式会社 積層透明導電膜、積層配線膜及び積層配線膜の製造方法
CN109087852B (zh) * 2018-08-10 2020-09-08 深圳市华星光电技术有限公司 晶体管金属电极结构的制作方法
KR20230091372A (ko) 2021-12-16 2023-06-23 주식회사 셀코스 LCoS 기반 마이크로디스플레이 및 그의 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200845399A (en) * 2007-03-26 2008-11-16 Idemitsu Kosan Co Non-crystalline oxide semiconductor thin film, process for producing the same, process for producing thin-film transistor, field-effect transistor, light emitting device, display device, and sputtering target
CN101740398A (zh) * 2008-11-07 2010-06-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
TW201306100A (zh) * 2011-06-16 2013-02-01 Semiconductor Energy Lab 半導體裝置以及該半導體裝置的製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
JP5291928B2 (ja) * 2007-12-26 2013-09-18 株式会社日立製作所 酸化物半導体装置およびその製造方法
US20100019239A1 (en) * 2008-07-23 2010-01-28 Electronics And Telecommunications Research Institute Method of fabricating zto thin film, thin film transistor employing the same, and method of fabricating thin film transistor
JP5727204B2 (ja) * 2009-12-11 2015-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5488033B2 (ja) * 2010-02-19 2014-05-14 凸版印刷株式会社 有機el表示装置および有機el表示装置の製造方法
US9293597B2 (en) * 2010-07-30 2016-03-22 Hitachi, Ltd. Oxide semiconductor device
JP5540972B2 (ja) 2010-07-30 2014-07-02 日立金属株式会社 酸化物半導体ターゲットおよび酸化物半導体膜の製造方法
JP5865634B2 (ja) * 2011-09-06 2016-02-17 三菱電機株式会社 配線膜の製造方法
US8988152B2 (en) * 2012-02-29 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5722293B2 (ja) * 2012-10-19 2015-05-20 株式会社神戸製鋼所 薄膜トランジスタ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200845399A (en) * 2007-03-26 2008-11-16 Idemitsu Kosan Co Non-crystalline oxide semiconductor thin film, process for producing the same, process for producing thin-film transistor, field-effect transistor, light emitting device, display device, and sputtering target
CN101740398A (zh) * 2008-11-07 2010-06-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
TW201306100A (zh) * 2011-06-16 2013-02-01 Semiconductor Energy Lab 半導體裝置以及該半導體裝置的製造方法

Also Published As

Publication number Publication date
JP2016012666A (ja) 2016-01-21
TW201601215A (zh) 2016-01-01
KR20160002342A (ko) 2016-01-07
JP6287635B2 (ja) 2018-03-07
CN105321826A (zh) 2016-02-10
KR101729090B1 (ko) 2017-04-21
TWI569325B (zh) 2017-02-01

Similar Documents

Publication Publication Date Title
CN108054176B (zh) 一种图案化的金属导线和基板的组合
JP5328083B2 (ja) 酸化物のエッチング方法
TWI572745B (zh) 用於含銅金屬薄膜之蝕刻劑組成物以及使用其之蝕刻方法
TWI531639B (zh) 銅/鉬系多層薄膜用蝕刻液
CN104934330A (zh) 一种薄膜晶体管及其制备方法、阵列基板和显示面板
TWI500819B (zh) 蝕刻劑組合物以及用於蝕刻多層金屬膜的方法
CN115125536A (zh) 液体组合物及使用其的蚀刻方法
TW200533787A (en) Etching composition for laminated film including reflective electrode and method for forming laminated wiring structure
TW200938660A (en) Etching solution composition
KR20150142695A (ko) 에칭액, 보급액, 및 배선 형성 방법
JP2006339635A (ja) エッチング組成物
CN108220963B (zh) 多层膜用蚀刻液组合物、蚀刻方法及阵列基板的制造方法
CN105321826B (zh) 半导体装置的制造方法以及半导体装置
KR102293675B1 (ko) 구리계 금속막 식각액 조성물 및 이를 이용한 액정 표시 장치용 어레이 기판의 제조방법
KR101406362B1 (ko) 은 박막의 식각액 조성물 및 이를 이용한 금속 패턴형성방법
TW201812102A (zh) 用於銀層的蝕刻溶液組合物、使用其製作金屬圖案的方法和製作顯示基板的方法
CN102666780B (zh) 蚀刻液及电子元件制造方法
TWI797093B (zh) 蝕刻液組成物及蝕刻方法
TW201611266A (zh) 薄膜電晶體的氧化物半導體薄膜、薄膜電晶體以及濺鍍靶材
US9922874B2 (en) Methods of enhancing polymer adhesion to copper
KR101157208B1 (ko) 금속배선막 식각 조성물 및 이를 이용한 금속배선막의 패터닝 방법
TWI608125B (zh) 形成液晶顯示器的布線的方法及製造用於液晶顯示器的陣列基板的方法
KR102000726B1 (ko) 인듐, 갈륨, 아연, 및 산소로 이루어진 산화물(igzo)의 표면으로부터 구리를 포함하는 부착물을 세정·제거하는 액체 조성물, 및 그 액체 조성물을 이용한 igzo표면의 세정방법, 그리고 그 세정방법에 의해 세정되는 기판
TWI665289B (zh) 用於銦氧化物層的蝕刻劑組合物、製作用於液晶顯示裝置的陣列基板的方法、用於液晶顯示裝置的陣列基板和導線
JP2017199791A (ja) エッチング液組成物及びエッチング方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant