CN105070668A - 一种晶圆级芯片封装方法 - Google Patents
一种晶圆级芯片封装方法 Download PDFInfo
- Publication number
- CN105070668A CN105070668A CN201510477786.0A CN201510477786A CN105070668A CN 105070668 A CN105070668 A CN 105070668A CN 201510477786 A CN201510477786 A CN 201510477786A CN 105070668 A CN105070668 A CN 105070668A
- Authority
- CN
- China
- Prior art keywords
- wafer
- bonding
- edge
- bonding material
- grinding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 238000004806 packaging method and process Methods 0.000 title description 7
- 239000000463 material Substances 0.000 claims abstract description 27
- 230000008569 process Effects 0.000 claims abstract description 15
- 238000000227 grinding Methods 0.000 claims abstract description 10
- 238000005538 encapsulation Methods 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 5
- 239000003822 epoxy resin Substances 0.000 claims description 5
- 229920000647 polyepoxide Polymers 0.000 claims description 5
- 238000003701 mechanical milling Methods 0.000 claims description 4
- 239000004642 Polyimide Substances 0.000 claims description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 abstract 11
- 238000005516 engineering process Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- 230000003292 diminished effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004568 cement Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 231100001261 hazardous Toxicity 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
- 238000001238 wet grinding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/038—Post-treatment of the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
本发明涉及半导体器件制备领域，尤其涉及一种晶圆级芯片封装方法。该晶圆级芯片封装方法是在第一晶圆上表面和第二晶圆上表面上设置键合材料，先对键合材料进行平坦化工艺，之后再对第一晶圆和第二晶圆的边缘进行研磨工艺，使得晶圆的边缘应力减小，从而使得翘曲度变小，进而使得第一晶圆和第二晶圆的键合处没有裂缝，通过改变平坦化和研磨的顺序，降低晶圆的边缘翘曲度来提升晶圆质量。
Description
技术领域
本发明涉及半导体器件制备领域，尤其涉及一种晶圆级芯片封装方法。
背景技术
晶圆级芯片封装技术是对整片晶圆进行封装测试后再刻蚀得到单个成品芯片的技术，封装后的芯片尺寸与裸片一致。
晶圆级芯片封装技术与传统的封装方式不同在于，传统的晶片封装是先刻蚀再封测，而封装后约比原晶片尺寸增加20％；而晶圆级芯片封装技术则是先在整片晶圆上进行封装和测试，然后才划线分割，因此，封装后的体积与IC裸芯片尺寸几乎相同，能大幅降低封装后的IC尺寸.
目前，随着晶圆组装厚度的要求，对芯片封装厚度要求尽量薄，当芯片尺寸小到一定范围，例如小于600微米时，厚度的表面贴装工艺过程就会比较困难。同时，因为硅在刻蚀后比较脆，用吸嘴直接吸取也比较容易产生芯片崩边，缺角等问题。
发明内容
鉴于上述问题，本发明提供一种晶圆级芯片封装的方法。
一种晶圆级芯片封装方法，其特征在于，包括：
提供第一晶圆和第二晶圆，所述第一晶圆和所述第二晶圆均具有上表面及相对于该上表面的下表面；
于所述第一晶圆的上表面和所述第二晶圆的上表面沉积键合材料；
对覆盖所述第一晶圆的上表面和所述第二晶圆的上表面的键合材料进行平坦化工艺；
对所述第一晶圆的边缘及所述第二晶圆的边缘进行研磨后，将所述第一晶圆键合至所述第二晶圆之上。
上述的方法，其中，所述键合材料为碳化硅、环氧树脂、聚酰亚胺或硅酸四乙酯，以通过化学键合的方式使得所述第一晶圆上表面与所述第二晶圆的上表面键合。
上述的方法，其中，所述键合材料通过印刷或焊接的方式沉积于所述第一晶圆的上表面和所述第二晶圆的上表面之上。
上述的方法，其中，通过砂轮打磨的方法对所述晶圆和所述基底的边缘处进行研磨，以形成所述台阶状结构。
上述的方法，其中，通过化学机械研磨法对所述第一晶圆的上表面和所述第二晶圆的上表面进行平坦化工艺。
上述的方法，其中，所述第一晶圆包括有硅基底层和器件层，所述器件层设置于所述硅基底层之上，且所述键合材料沉积于所述器件层之上。
上述的方法，其中，对所述第一晶圆的边缘及所述第二晶圆的边缘进行研磨后，所述第一晶圆边缘及所述第二晶圆边缘呈台阶状。
综上所述，本发明提出的一种晶圆级芯片封装方法，该晶圆级芯片封装方法是在第一晶圆上表面和第二晶圆上表面上设置键合材料，先对键合材料进行平坦化工艺，之后再对第一晶圆和第二晶圆的边缘进行研磨工艺，使得晶圆的边缘应力减小，从而使得翘曲度变小，进而使得第一晶圆和第二晶圆的键合处没有裂缝，通过改变平坦化和研磨的顺序，降低晶圆的边缘翘曲度来提升晶圆质量。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是本发明流程示意图；
图2为本发明结构示意图。
具体实施方式
为了使本发明的技术方案及优点更加易于理解，下面结合附图作进一步详细说明。应当说明，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
晶圆级芯片封装方法的最大特点是其封装尺寸小、IC到PCB之间的电感很小、并且缩短了生产周期，故可用于便携式产品中，并且满足了轻、薄、小的要求，信息传输路径短、稳定性高、散热性好。
由于晶圆级芯片封装少了传统密封的塑胶或陶瓷封装，故IC晶片在运算时热量能够有效的散发，而不会增加主机的温度，这种特点对于便携式产品的散热问题有很多的好处。
如图1、图2所示，本发明就是针对晶圆级封装工艺的改进的一种方法，其中，该方法包括有以下步骤：
首先提供第一晶圆和第二晶圆1，该第一晶圆和第二晶圆1都是常规晶圆，第一晶圆和第二晶圆1均具有上表面及相对于该上表面的下表面，只是第一晶圆上是设置有电子元器件的，晶圆级封装就是在其上已经有某些电路微结构的晶片与另一块经腐蚀带有空腔的晶片用化学键结合在一起。在这些电路微结构体的上面就形成了一个带有密闭空腔的保护体，可以避免器件在以后的工艺步骤中遭到损坏，也保证了晶片的清洁和结构体免受污染。这种方法使得微结构体处于真空或惰性气体环境中，因而能够提高器件的品质。在本发明中，第一晶圆的上表面和第二晶圆1的上表面键合，第一晶圆中包括有硅衬底层4和器件层3，第二晶圆1为载体，第一晶圆的器件层3上沉积键合材料2进行相应的步骤，最后将第一晶圆和第二晶圆1键合在一起。
将第一晶圆的上表面和第二晶圆1的上表面键合在一起，这就是上述的晶圆封装。如上述的相应的步骤为：在第一晶圆和第二晶圆1进行常规的键合材料2沉积之后，对第一晶圆上表面和第二晶圆1的上表面的键合材料2进行平坦化工艺，然后对第一晶圆和第二晶圆1的边缘处研磨，在第一晶圆和第二晶圆1的边缘处形成台阶状的结构，最后将第一晶圆上表面和第二晶圆1的上表面键合。
键合时第一晶圆通过键合材料2键合到第二晶圆1上，从而形成一个密封体来保护整个芯片，在将第一晶圆和第二晶圆1键合在一起的工艺中，使用键合材料2有碳化硅、环氧树脂、聚酰亚胺和硅酸四乙酯等等，以通过化学键合的方式使得第一晶圆的上表面和第二晶圆1的上表面键合在一起。本发明优选的是使用环氧树脂作为键合材料2，环氧树脂用作键合材料2具有使用更简单，在固化时不要求升温，对冲击、震动能提供很好的保护，具有价格优势等特点。这样键合的方式的缺点就是没有抗拉强度，易老化，解决这样一个问题的方法就是用键合工艺对第一晶圆和第二晶圆1进行封装，键合工艺包括阳极键合、焊料焊接、硅熔融键合、玻璃粉键合及共晶键合等。所以在封装的过程中通过印刷或者焊接的方式将键合材料设置于第一晶圆的上表面和第二晶圆1的上表面，然后进行键合。
在对第一晶圆和第二晶圆1的边缘处进行研磨的时候采用砂轮研磨的方法，在第一晶圆1和第二晶圆1的边缘处形成台阶状结构，晶圆键合之后翘曲度是影响键合质量的主要因素之一，两个晶圆键合之后翘曲度不能过大，不然在两片晶圆键合后从边缘向内有一条裂缝，这样会严重影响晶圆的质量，所以将晶圆的边缘处向内研磨出一个台阶段的结构，打薄两片晶圆的边缘，帮助释放边缘处的应力，使得翘曲度减小，在后续键合过程中使得晶圆边缘受到翘曲的影响减小，两片晶圆的贴合度更高。
在本发明中进行的平坦化工艺中是采用的化学机械研磨法，通过采用该方法对键合材料进行平坦化工艺。这种平坦化的工艺能获得全局平坦化，对于各种各样的硅片表面都能平坦化，可对多层材料进行平坦化，减小严重的表面起伏，使层间介质和金属层平坦，可以实现更小的设计图形，更多层的金属互连，提高电路的可靠性、速度和良品率，解决了铜布线难以刻蚀良好图形的问题，通过减薄表层材料，可以去掉表面缺陷。且化学机械研磨法湿法研磨，不使用干法刻蚀中常用的危险气体，并可以实现设备自动化、大批量生产、高可靠性和关键参数控制。
所以针对上述具体实施例的说明，本发明的一种晶圆芯片封装方法中，该晶圆级芯片封装方法是在第一晶圆上表面和第二晶圆上表面上设置键合材料，先对键合材料进行平坦化工艺，之后再对第一晶圆和第二晶圆的边缘进行研磨工艺，使得晶圆的边缘应力减小，从而使得翘曲度变小，进而使得第一晶圆和第二晶圆的键合处没有裂缝，通过改变平坦化和研磨的顺序，降低晶圆的边缘翘曲度来提升晶圆质量。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (7)
1.一种晶圆级芯片封装方法，其特征在于，包括：
提供第一晶圆和第二晶圆，所述第一晶圆和所述第二晶圆均具有上表面及相对于该上表面的下表面；
于所述第一晶圆的上表面和所述第二晶圆的上表面沉积键合材料；
对覆盖所述第一晶圆的上表面和所述第二晶圆的上表面的键合材料进行平坦化工艺；
对所述第一晶圆的边缘及所述第二晶圆的边缘进行研磨后，将所述第一晶圆键合至所述第二晶圆之上。
2.根据权利要求1所述的方法，其特征在于，所述键合材料为碳化硅、环氧树脂、聚酰亚胺或硅酸四乙酯，以通过化学键合的方式使得所述第一晶圆上表面与所述第二晶圆的上表面键合。
3.根据权利要求2所述的方法，其特征在于，所述键合材料通过印刷或焊接的方式沉积于所述第一晶圆的上表面和所述第二晶圆的上表面之上。
4.根据权利要求1所述的方法，其特征在于，通过砂轮打磨的方法对所述晶圆和所述基底的边缘处进行研磨，以形成所述台阶状结构。
5.根据权利要求1所述的方法，其特征在于，通过化学机械研磨法对所述第一晶圆的上表面和所述第二晶圆的上表面进行平坦化工艺。
6.根据权利要求1所述的方法，其特征在于，所述第一晶圆包括有硅基底层和器件层，所述器件层设置于所述硅基底层之上，且所述键合材料沉积于所述器件层之上。
7.根据权利要求1所述的方法，其特征在于，对所述第一晶圆的边缘及所述第二晶圆的边缘进行研磨后，所述第一晶圆边缘及所述第二晶圆边缘呈台阶状。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510477786.0A CN105070668B (zh) | 2015-08-06 | 2015-08-06 | 一种晶圆级芯片封装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510477786.0A CN105070668B (zh) | 2015-08-06 | 2015-08-06 | 一种晶圆级芯片封装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105070668A true CN105070668A (zh) | 2015-11-18 |
| CN105070668B CN105070668B (zh) | 2019-03-12 |
Family
ID=54500005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510477786.0A Active CN105070668B (zh) | 2015-08-06 | 2015-08-06 | 一种晶圆级芯片封装方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105070668B (zh) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106449449A (zh) * | 2016-11-30 | 2017-02-22 | 南通沃特光电科技有限公司 | 一种晶圆键合结构的制造方法 |
| CN106449580A (zh) * | 2016-11-30 | 2017-02-22 | 南通沃特光电科技有限公司 | 一种晶圆键合结构 |
| CN107346746A (zh) * | 2016-05-05 | 2017-11-14 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN108493099A (zh) * | 2018-04-11 | 2018-09-04 | 武汉新芯集成电路制造有限公司 | 一种晶圆键合方法 |
| CN109390383A (zh) * | 2017-08-04 | 2019-02-26 | 财团法人工业技术研究院 | 磊晶晶圆 |
| CN109786234A (zh) * | 2017-11-13 | 2019-05-21 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN110534423A (zh) * | 2019-09-19 | 2019-12-03 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法 |
| WO2020000378A1 (zh) * | 2018-06-29 | 2020-01-02 | 长江存储科技有限责任公司 | 半导体结构及其形成方法 |
| CN111739793A (zh) * | 2020-08-06 | 2020-10-02 | 中芯集成电路制造(绍兴)有限公司 | 晶圆的键合方法及键合结构 |
| CN113582131A (zh) * | 2021-07-27 | 2021-11-02 | 绍兴中芯集成电路制造股份有限公司 | 晶圆级封装方法及晶圆级封装结构 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101853864A (zh) * | 2009-03-31 | 2010-10-06 | 台湾积体电路制造股份有限公司 | 晶片键合方法 |
| CN102969336A (zh) * | 2011-08-31 | 2013-03-13 | 株式会社东芝 | 半导体晶片及具备该半导体晶片的叠层构造体 |
| US20140113452A1 (en) * | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Wafer edge trimming method |
| CN104658927A (zh) * | 2013-11-19 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体晶片的键合减薄优化方法 |
-
2015
- 2015-08-06 CN CN201510477786.0A patent/CN105070668B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101853864A (zh) * | 2009-03-31 | 2010-10-06 | 台湾积体电路制造股份有限公司 | 晶片键合方法 |
| CN102969336A (zh) * | 2011-08-31 | 2013-03-13 | 株式会社东芝 | 半导体晶片及具备该半导体晶片的叠层构造体 |
| US20140113452A1 (en) * | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Wafer edge trimming method |
| CN104658927A (zh) * | 2013-11-19 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体晶片的键合减薄优化方法 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107346746A (zh) * | 2016-05-05 | 2017-11-14 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN106449449A (zh) * | 2016-11-30 | 2017-02-22 | 南通沃特光电科技有限公司 | 一种晶圆键合结构的制造方法 |
| CN106449580A (zh) * | 2016-11-30 | 2017-02-22 | 南通沃特光电科技有限公司 | 一种晶圆键合结构 |
| CN106449580B (zh) * | 2016-11-30 | 2019-04-26 | 新昌县峰特年智能科技有限公司 | 一种晶圆键合结构 |
| CN106449449B (zh) * | 2016-11-30 | 2019-04-30 | 新昌县立诺智能科技有限公司 | 一种晶圆键合结构的制造方法 |
| CN109390383A (zh) * | 2017-08-04 | 2019-02-26 | 财团法人工业技术研究院 | 磊晶晶圆 |
| CN109786234A (zh) * | 2017-11-13 | 2019-05-21 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN109786234B (zh) * | 2017-11-13 | 2021-06-04 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| CN108493099A (zh) * | 2018-04-11 | 2018-09-04 | 武汉新芯集成电路制造有限公司 | 一种晶圆键合方法 |
| CN112567495A (zh) * | 2018-06-29 | 2021-03-26 | 长江存储科技有限责任公司 | 半导体结构及其形成方法 |
| TWI710001B (zh) * | 2018-06-29 | 2020-11-11 | 大陸商長江存儲科技有限責任公司 | 半導體結構及其形成方法 |
| WO2020000378A1 (zh) * | 2018-06-29 | 2020-01-02 | 长江存储科技有限责任公司 | 半导体结构及其形成方法 |
| CN110534423A (zh) * | 2019-09-19 | 2019-12-03 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法 |
| CN110534423B (zh) * | 2019-09-19 | 2021-10-26 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法 |
| CN111739793A (zh) * | 2020-08-06 | 2020-10-02 | 中芯集成电路制造(绍兴)有限公司 | 晶圆的键合方法及键合结构 |
| CN113582131A (zh) * | 2021-07-27 | 2021-11-02 | 绍兴中芯集成电路制造股份有限公司 | 晶圆级封装方法及晶圆级封装结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105070668B (zh) | 2019-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105070668A (zh) | 一种晶圆级芯片封装方法 | |
| CN104145330B (zh) | 用于临时接合超薄晶片的方法和装置 | |
| US10707176B2 (en) | Method of manufacturing semiconductor package | |
| JP6395600B2 (ja) | 撮像装置の製造方法および半導体装置の製造方法 | |
| WO2017000852A1 (zh) | 一种晶圆级扇出封装的制作方法 | |
| CN104465315B (zh) | 3d叠层芯片封装器件的芯片分离方法 | |
| CN107742630A (zh) | 影像感测器封装结构 | |
| CN100595897C (zh) | 晶圆级封装对象及其形成的方法 | |
| Braun et al. | Panel Level Packaging-A view along the process chain | |
| CN105305995A (zh) | 一种新型smd石英晶体谐振器及其整板封装加工工艺 | |
| TWI621230B (zh) | 用來控制積體電路封裝扭曲的可移除式基板 | |
| CN103011050B (zh) | 半导体封装件及其制法 | |
| CN105448946A (zh) | 一种影像传感芯片封装结构与实现工艺 | |
| CN207671684U (zh) | 一种基于硅转接板的全硅三维封装结构 | |
| CN109119344A (zh) | 半导体封装及半导体封装的制造工艺方法 | |
| CN100416802C (zh) | 晶片级封装方法及结构 | |
| CN106024649A (zh) | 一种超薄环境光与接近传感器的晶圆级封装及其封装方法 | |
| Takyu et al. | A novel dicing technologies for WLCSP using stealth dicing through dicing tape and back side protection-film | |
| CN107424979A (zh) | 半导体装置的中介层制造方法 | |
| CN104051278B (zh) | Dbc陶瓷基板的成型铣切方法 | |
| JP2014022395A (ja) | 半導体パッケージ用透明基板および半導体パッケージの製造方法 | |
| CN103779245B (zh) | 芯片封装方法及封装结构 | |
| CN105789069B (zh) | 使用压焊点混合式键合工艺形成堆叠硅片的方法 | |
| CN105185798B (zh) | 一种背照式图像传感器的晶圆级封装方法及其封装结构 | |
| TWI566343B (zh) | 保護片服貼於晶片感應面之晶片封裝構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |