CN111739793A - 晶圆的键合方法及键合结构 - Google Patents

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Abstract

本发明提供了一种晶圆的键合方法及键合结构,通过在执行化学机械研磨工艺之前,降低第一晶圆的边缘区域的顶表面,从而在执行化学机械研磨工艺时,即有利于实现研磨后的第一晶圆的中间区域的顶表面不低于第一晶圆的边缘区域的顶表面,进而在执行键合工艺时,即能够有效避免过高的上翘晶边相互抵触而导致晶圆的中间区域键合不佳的问题。

Description

晶圆的键合方法及键合结构
技术领域
本发明涉及微电子技术领域,特别涉及一种晶圆的键合方法及键合结构。
背景技术
晶圆键合技术是在预定条件下将两片晶圆紧密贴合,该技术在微电子制造领域中被广泛应用,例如,在微机电系统的加工工艺中,即可利用晶圆键合工艺实现微机械结构的加工。其中,键合工艺的品质将会直接影响到所形成的半导体器件的性能。具体的,相互键合的两个晶圆的键合面形态是影响晶圆键合工艺的品质的一个重要因素。
图1为现有的一种晶圆键合过程中的结构示意图,如图1所示,提供待键合的第一晶圆10和第二晶圆20。一般而言,在键合晶圆之前通常会在所述第一晶圆10和/或所述第二晶圆20上执行相关的工艺,包括:在第一晶圆10中形成凹槽,并利用化学机械研磨工艺自对准的在凹槽中形成填充材料层,以及继续在第一晶圆10和/或所述第二晶圆20上形成薄膜层等。然而,在执行上述工艺时,尤其是在执行化学机械研磨工艺以在凹槽中形成填充材料层时,常常会引起晶圆形态的变化,例如会导致晶圆表面不平整、晶圆翘曲等问题。
具体参考图1所示,在执行化学机械研磨工艺时,由于对晶圆中间区域和对晶圆边缘区域的研磨速率存在差异(即,对晶圆边缘区域的研磨速率低于对晶圆中间区域的研磨速率),从而会导致研磨后的晶圆其边缘区域的顶表面高于其中间区域的顶表面。此外,在晶圆上沉积薄膜层时,基于薄膜层的内应力的作用下,还会进一步导致晶圆发生翘曲,使得晶圆其边缘区域相对于其中间区域更大程度的上翘。
此时,在将表面高度存在差异的第一晶圆10和第二晶圆20相互键合时,即会导致第一晶圆10和第二晶圆20的中间区域键合不佳。
发明内容
本发明的目的在于提供一种晶圆的键合方法,以解决现有的键合工艺中常常会导致相互键合的晶圆在其中间区域键合不佳的问题。
为解决上述技术问题,本发明提供一种晶圆的键合方法,包括:
提供第一晶圆,所述第一晶圆具有中间区域和边缘区域,所述边缘区域围绕在所述中间区域的外围;
在所述第一晶圆的中间区域中形成凹槽,并沉积填充材料层,所述填充材料层填充所述凹槽并覆盖所述第一晶圆的顶表面;
刻蚀所述填充材料层中位于所述边缘区域的部分直至暴露出所述第一晶圆的顶表面,并继续刻蚀所述第一晶圆以降低所述第一晶圆的边缘区域的顶表面,以使所述边缘区域的晶圆顶表面低于所述中间区域的晶圆顶表面;
对所述填充材料层执行化学机械研磨工艺,并研磨停止于所述第一晶圆对应于所述中间区域的顶表面上,以保留填充在所述凹槽中的填充材料层;以及,
将所述第一晶圆与第二晶圆相互键合,以至少使所述第一晶圆的中间区域的顶表面键合在所述第二晶圆上。
可选的,刻蚀所述填充材料层中位于所述边缘区域的部分的方法包括:
在所述填充材料层上形成图形化的掩模层,所述掩模层覆盖所述中间区域并暴露出所述边缘区域;以所述掩模层为掩模,刻蚀所述填充材料层的边缘区域的部分至所述第一晶圆。
可选的,在对所述第一晶圆执行所述化学机械研磨工艺之后,还包括:在所述第一晶圆上形成至少一层薄膜层。
可选的,在形成所述至少一层薄膜层之后,还包括:形成依次贯穿所述至少一层薄膜层的通孔,所述通孔的底部延伸至所述凹槽中的填充材料层上,并通过所述通孔去除所述填充材料层以形成空腔。
可选的,所述边缘区域中降低后的晶圆顶表面和所述中间区域的晶圆顶表面之间的高度差介于5μm~10μm。
可选的,降低所述第一晶圆的边缘区域的顶表面的宽度尺寸为:在晶圆的半径方向上的2.5mm~3.5mm。
可选的,将所述第一晶圆与所述第二晶圆相互键合包括:使所述第一晶圆的中间区域至少和所述第二晶圆的中间区域相互键合。
可选的,键合所述第一晶圆和所述第二晶圆之前,还包括:降低所述第二晶圆的边缘区域的顶表面,以使所述第二晶圆的边缘区域的顶表面低于所述第二晶圆的中间区域的顶表面。
可选的,所述第二晶圆的边缘区域中降低的顶表面宽度尺寸与所述第一晶圆的边缘区域中降低的顶表面宽度尺寸的差值不大于0.1mm。
基于如上所述的晶圆键合方法,本发明还提供了一种晶圆的键合结构,包括:相互键合的第一晶圆和第二晶圆,并且所述第一晶圆的中间区域相对于所述第一晶圆的边缘区域凸出以键合在所述第二晶圆上。
在本发明提供的晶圆的键合方法中,在晶圆键合之前,还利用化学机械研磨工艺在第一晶圆的凹槽中自对准的形成填充材料层,特别是在执行化学机械研磨工艺之前,优先刻蚀边缘区域的膜层材料,并进一步降低第一晶圆的边缘区域的顶表面,以使第一晶圆的边缘区域的顶表面低于第一晶圆的中间区域的顶表面,在此基础上,执行化学机械研磨工艺时,即使存在对晶圆的边缘区域的研磨速率较小,仍有利于实现研磨后的第一晶圆的中间区域的顶表面不低于第一晶圆的边缘区域的顶表面,如此一来,在执行键合工艺时,即能够有效避免过高的上翘晶边相互抵触而导致晶圆的中间区域键合不佳的问题。
附图说明
图1为现有的一种晶圆键合过程中的结构示意图;
图2为本发明一实施例中的晶圆的键合方法的流程示意图;
图3~图11为本发明一实施例中的晶圆的键合方法在其制备过程中的结构示意图。
其中,附标记如下:
10/100-第一晶圆;
20/200-第二晶圆;
100A/200A-中间区域;
100B/200B-边缘区域;
101-凹槽;
102-空腔;
110-填充材料层;
120-掩模层;
121-第一薄膜层;
122-第二薄膜层;
123-第三薄膜层。
具体实施方式
承如背景技术所述,现有工艺中在将待键合的晶圆直接键合时,由于晶圆的表面翘曲常常会导致晶圆键合的品质不佳。
为此,本发明提供了一种晶圆的键合方法,具体参考图2,图2为本发明一实施例中的晶圆的键合方法的流程示意图,所述键合方法包括:
步骤S100,提供第一晶圆,所述第一晶圆具有中间区域和边缘区域,所述边缘区域围绕在所述中间区域的外围;
步骤S200,在所述第一晶圆的中间区域中形成凹槽,并沉积填充材料层,所述填充材料层填充所述凹槽并覆盖所述第一晶圆的顶表面;
步骤S300,刻蚀所述填充材料层中位于所述边缘区域的部分直至暴露出所述第一晶圆的顶表面,并继续刻蚀所述第一晶圆以降低所述第一晶圆的边缘区域的顶表面,以使所述边缘区域的晶圆顶表面低于所述中间区域的晶圆顶表面;
步骤S400,对所述填充材料层执行化学机械研磨工艺,并研磨停止于所述第一晶圆对应于所述中间区域的顶表面上,以保留填充在所述凹槽中的填充材料层;
步骤S500,将所述第一晶圆与第二晶圆相互键合,以至少使所述第一晶圆的中间区域的顶表面键合在所述第二晶圆上。
即,本发明提供的晶圆的键合方法中,在执行键合工艺之前,将第一晶圆的边缘区域的顶表面降低,从而在键合时,即可避免第一晶圆和第二晶圆的边缘过高而相互抵触,进而可确保第一晶圆和第二晶圆的中间区域的能够有效键合。
以下结合附图3~图11和具体实施例对本发明提出的晶圆的键合方法及键合结构作进一步详细说明,其中图3~图11为本发明一实施例中的晶圆的键合方法在其制备过程中的结构示意图。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
在步骤S100中,具体参考图3所示,提供第一晶圆100,所述第一晶圆100具有中间区域100A和边缘区域100B,所述边缘区域100B位于所述第一晶圆100围绕在所述中间区域100A的外围。
可以理解为,所述中间区域100A中对应形成的半导体器件为有效器件;而边缘区域100B中例如不形成半导体器件,或者所形成的半导体器件为无效器件,将会被舍弃。举例而言,所述边缘区域100B为:从晶圆的边缘沿着晶圆的半径方向内移至少3mm的区域范围。
在步骤S200中,继续参考图3所示,在所述第一晶圆100的中间区域中形成凹槽101,并沉积一填充材料层110,所述填充材料层110填充所述凹槽101并覆盖所述第一晶圆100的顶表面。其中,所述填充材料层110的材料例如为磷硅玻璃(PSG)。
在后续的工艺中,通过对所述第一晶圆100上的填充材料层110执行化学机械研磨工艺,以去除第一晶圆100其顶表面上的填充材料,并保留填充在凹槽101中的填充材料。承如背景技术所述,若直接执行化学机械研磨工艺,此时由于对晶圆边缘区域的研磨速率低于对晶圆中间区域的研磨速率,从而会使得研磨后的晶圆其边缘区域的表面高于其中间区域的表面。
为此,本实施例中,在执行化学机械研磨工艺之前,优先降低所述第一晶圆100其边缘区域100B的表面高度,如此一来,即可有效改善研磨后的第一晶圆100其边缘区域100B和中间区域100A存在较大高度差异的问题。
具体的,在步骤S300中,参考图4~图6所示,刻蚀所述填充材料层110中位于所述边缘区域100B的部分直至暴露出所述第一晶圆100的顶表面,并继续刻蚀所述第一晶圆100以降低所述第一晶圆的边缘区域100B的顶表面,以使所述边缘区域100B的晶圆顶表面低于所述中间区域100A的晶圆顶表面。
其中,依次刻蚀所述填充材料层110和第一晶圆100的边缘区域,以降低所述边缘区域100B的晶圆顶表面的方法例如包括如下步骤。
第一步骤,参考图4所示,在所述填充材料层110上形成图形化的掩模层120,所述掩模层120覆盖所述中间区域100A并暴露出所述边缘区域100B。
进一步的,所述掩模层120可以暴露出部分所述边缘区域100B(具体的,暴露出所述边缘区域100B的边缘部分),或者也可以完全暴露出所述边缘区域100B。本实施例中,所述掩模层120暴露出的边缘区域100B的范围例如为:从第一晶圆的边缘沿着晶圆半径方向内移2.5mm~3.5mm的宽度尺寸。
第二步骤,参考图5所示,以所述掩模层120为掩模,刻蚀所述填充材料层110的边缘区域100B的部分至所述第一晶圆100中,以降低所述第一晶圆100的边缘区域100B的晶圆顶表面。
具体的,通过刻蚀所述第一晶圆100的边缘区域100B后,使所述边缘区域100B的晶圆顶表面低于所述中间区域100A的晶圆顶表面。其中,所述掩模层120暴露出边缘区域100B的宽度尺寸为:沿着晶圆半径方向上的2.5mm~3.5mm,则对应的使所述边缘区域100B中表面降低的部分在晶圆半径方向上的宽度尺寸D也相应的介于2.5mm~3.5mm。以及,所述边缘区域100B中降低后的晶圆顶表面和所述中间区域100A的晶圆顶表面之间的高度差H例如介于5μm~10μm。
第三步骤,参考图6所示,去除所述掩模层。
本实施例中,在降低所述第一晶圆100其边缘区域100B的表面高度后,执行步骤S400,以进行化学机械研磨工艺。
具体的,在步骤S400中,参考图7所示,对所述填充材料层110执行化学机械研磨工艺,并研磨停止于所述第一晶圆100对应于所述中间区域100A的顶表面上,以保留填充在所述凹槽中的填充材料层110。
需要说明的是, 由于第一晶圆100其中间区域100A的晶圆顶表面高于所述第一晶圆100其边缘区域100B的晶圆顶表面,基于此,则在执行所述研磨工艺并研磨停止于所述第一晶圆100其中间区域100A的顶表面上时,相应的可使研磨后的第一晶圆100其中间区域100A的顶表面不低于所述边缘区域100B的顶表面。
还需要说明的是,本实施例中,在执行化学机械研磨工艺之前,优先去除了边缘区域100B中的膜层材料,因此在执行研磨工艺时还有利于实现应力释放,有效改善了研磨过程中由于施加于膜层上研磨应力而导致晶圆翘曲的现象,进一步避免了研磨后的第一晶圆100其边缘区域100B的顶表面相对于其中间区域100A的顶表面上翘的问题。
可选的方案中,具体参考图8所示,还进一步在所述第一晶圆100上形成至少一层薄膜层。举例而言,可以在所述第一晶圆100上依次形成第一薄膜层121、第二薄膜层122和第三薄膜层123等。
应当认识到,在所述第一晶圆100上制备至少一层薄膜层时,所形成的薄膜层的内应力会相应的作用于第一晶圆100上,然而由于边缘区域100B的顶表面低于中间区域100A的顶表面,因此即使在薄膜层的内应力作用下,仍可以有效避免边缘区域100B的顶表面相对于中间区域100A的顶表面上翘过高的问题。
其中,形成在所述第一晶圆100上的所述至少一层薄膜层中,位于最顶层的薄膜层可以为金属层,所述金属层一方面可用于构成半导体器件的相关组件,另一方面还可以用于实现后续的金属键合过程。
本实施例中,利用第一晶圆100在其中间区域100A中所制备的半导体器件例如包括薄膜体声谐振滤波器(film bulk acoustic resonator,FBAR)。此时可参考图8和图9所示,所述形成方法还包括:形成依次贯穿所述至少一层薄膜层的通孔,所述通孔的底部延伸至所述凹槽中的填充材料层上,并通过所述通孔去除所述填充材料层以形成空腔102。
在步骤S500中,具体参考图10和图11所示,将所述第一晶圆100与第二晶圆200相互键合,以至少使所述第一晶圆100的中间区域100A的顶表面键合在所述第二晶圆200上。
需要说明的是,由于待键合的第一晶圆100其边缘区域100B的顶表面不高于其中间区域100A的顶表面,从而可以有效避免第一晶圆100其过高的边缘抵触至第二晶圆200而导致晶圆的中间区域键合不佳的问题,确保第一晶圆100和第二晶圆200的中间区域能够键合完全,保障中间区域中所形成的半导体器件的性能。
继续参考图10所示,所述第二晶圆200也可以对应具有中间区域200A和边缘区域200B。本实施例中,所述第二晶圆200的中间区域200A和边缘区域200B与所述第一晶圆100的中间区域100A和边缘区域100B位置对应。因此,在晶圆键合时,所述第一晶圆100的中间区域100A和所述第二晶圆200的中间区域200A相互键合连接。
进一步的,在键合第一晶圆100和第二晶圆200之前,还可以包括:降低所述第二晶圆200的边缘区域200B的顶表面,以使所述第二晶圆200的边缘区域200B的顶表面低于所述第二晶圆200的中间区域200A的顶表面。
本实施例中,通过使所述第一晶圆100和所述第二晶圆200的边缘区域的顶表面均降低,如此,即可更有效的避免晶圆键合时过高的晶边翘曲而导致晶圆中间区间键合不完全的问题。其中,所述第二晶圆200的边缘区域200B中降低的顶表面宽度尺寸与所述第一晶圆100的边缘区域100B中降低的顶表面宽度尺寸的差值不大于0.1mm。
具体而言,在第二晶圆200上也可形成有至少一层薄膜层,以及第二晶圆200上的至少部分薄膜层可以为图形化膜层。本实施例中,在对第二晶圆200上的至少部分薄膜层执行图形化工艺时,还去除了薄膜层中位于边缘区域200B的部分,如此,以使所述第二晶圆200的边缘区域200B的顶表面低于所述第二晶圆200的中间区域200A的顶表面。
需要说明的是,本实施例中,可对第一晶圆100和第二晶圆200的边缘区域均进行刻蚀,以去除边缘区域的部分晶圆,此时,还能够有效去除边缘区域中的污染物、手指印等缺陷。
其中,所述第二晶圆200上的所述至少一层薄膜层中,位于最顶层的薄膜层也可以为金属层,从而在执行晶圆键合时,即可利用第一晶圆100上的顶层金属层和第二晶圆200上的顶层金属层实现金属键合。
基于如上所述的晶圆键合方法,即可使所形成的晶圆键合结构中在中间区域(器件有效区)能够完全键合,确保器件有效区中所形成的半导体器件的性能。
具体可参考图11所示,所述晶圆键合结构包括:相互键合的第一晶圆100和第二晶圆200,并且所述第一晶圆100的中间区域100A相对于所述第一晶圆100的边缘区域100B凸出以键合在所述第二晶圆200上。
综上所述,本实施例提供的晶圆键合方法中,通过降低第一晶圆其边缘区域的顶表面,从而使第一晶圆的边缘区域的顶表面不高于第一晶圆的中间区域的顶表面,进而在将第一晶圆和第二晶圆相互键合时,即可避免上翘过高的晶边相互抵触而导致晶圆的中间区域键合不完全的问题。如此一来,即有利于提高在中间区域(器件有效区)中制备的半导体器件的良率。此外,在晶圆的边缘区域中,通常是不制备完整的半导体器件,以及基于现有工艺的限制,在晶圆的边缘区域中一般也无法制备出符合要求的半导体器件,基于此,形成在晶圆的边缘区域中的器件一般会被舍弃。因此,本实施例中,部分去除第一晶圆的边缘区域,并不会对晶圆加工的良率造成影响。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。

Claims (10)

1.一种晶圆的键合方法,其特征在于,包括:
提供第一晶圆,所述第一晶圆具有中间区域和边缘区域,所述边缘区域围绕在所述中间区域的外围;
在所述第一晶圆的中间区域中形成凹槽,并沉积填充材料层,所述填充材料层填充所述凹槽并覆盖所述第一晶圆的顶表面;
刻蚀所述填充材料层中位于所述边缘区域的部分直至暴露出所述第一晶圆的顶表面,并继续刻蚀所述第一晶圆以降低所述第一晶圆的边缘区域的顶表面,以使所述边缘区域的晶圆顶表面低于所述中间区域的晶圆顶表面;
对所述填充材料层执行化学机械研磨工艺,并研磨停止于所述第一晶圆对应于所述中间区域的顶表面上,以保留填充在所述凹槽中的填充材料层;以及,
将所述第一晶圆与第二晶圆相互键合,以至少使所述第一晶圆的中间区域的顶表面键合在所述第二晶圆上。
2.如权利要求1所述的晶圆的键合方法,其特征在于,刻蚀所述填充材料层中位于所述边缘区域的部分的方法包括:
在所述填充材料层上形成图形化的掩模层,所述掩模层覆盖所述中间区域并暴露出所述边缘区域;
以所述掩模层为掩模,刻蚀所述填充材料层的边缘区域的部分至所述第一晶圆。
3.如权利要求1所述的晶圆的键合方法,其特征在于,在对所述第一晶圆执行所述化学机械研磨工艺之后,还包括:在所述第一晶圆上形成至少一层薄膜层。
4.如权利要求3所述的晶圆的键合方法,其特征在于,在形成所述至少一层薄膜层之后,还包括:形成依次贯穿所述至少一层薄膜层的通孔,所述通孔的底部延伸至所述凹槽中的填充材料层上,并通过所述通孔去除所述填充材料层以形成空腔。
5.如权利要求1所述的晶圆的键合方法,其特征在于,所述边缘区域中降低后的晶圆顶表面和所述中间区域的晶圆顶表面之间的高度差介于5μm~10μm。
6.如权利要求1所述的晶圆的键合方法,其特征在于,降低所述第一晶圆的边缘区域的顶表面的宽度尺寸为:在晶圆的半径方向上的2.5mm~3.5mm。
7.如权利要求1所述的晶圆的键合方法,其特征在于,将所述第一晶圆与所述第二晶圆相互键合包括:使所述第一晶圆的中间区域至少和所述第二晶圆的中间区域相互键合。
8.如权利要求7所述的晶圆的键合方法,其特征在于,键合所述第一晶圆和所述第二晶圆之前,还包括:
降低所述第二晶圆的边缘区域的顶表面,以使所述第二晶圆的边缘区域的顶表面低于所述第二晶圆的中间区域的顶表面。
9.如权利要求8所述的晶圆的键合方法,其特征在于,所述第二晶圆的边缘区域中降低的顶表面宽度尺寸与所述第一晶圆的边缘区域中降低的顶表面宽度尺寸的差值不大于0.1mm。
10.一种采用如权利要求1~9任一项所述的晶圆键合方法形成的晶圆键合结构,其特征在于,包括:相互键合的第一晶圆和第二晶圆,并且所述第一晶圆的中间区域相对于所述第一晶圆的边缘区域凸出以键合在所述第二晶圆上。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1223458A (zh) * 1998-01-13 1999-07-21 三菱电机株式会社 半导体衬底的处理方法和半导体衬底
JP2009099875A (ja) * 2007-10-19 2009-05-07 Sony Corp 半導体装置の製造方法
CN102969336A (zh) * 2011-08-31 2013-03-13 株式会社东芝 半导体晶片及具备该半导体晶片的叠层构造体
CN105070668A (zh) * 2015-08-06 2015-11-18 武汉新芯集成电路制造有限公司 一种晶圆级芯片封装方法
CN105271108A (zh) * 2015-09-10 2016-01-27 武汉新芯集成电路制造有限公司 一种晶圆的键合方法
CN106449449A (zh) * 2016-11-30 2017-02-22 南通沃特光电科技有限公司 一种晶圆键合结构的制造方法
CN110649905A (zh) * 2019-09-27 2020-01-03 杭州见闻录科技有限公司 一种用于半导体器件的叠加封装工艺及半导体器件

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1223458A (zh) * 1998-01-13 1999-07-21 三菱电机株式会社 半导体衬底的处理方法和半导体衬底
JP2009099875A (ja) * 2007-10-19 2009-05-07 Sony Corp 半導体装置の製造方法
CN102969336A (zh) * 2011-08-31 2013-03-13 株式会社东芝 半导体晶片及具备该半导体晶片的叠层构造体
CN105070668A (zh) * 2015-08-06 2015-11-18 武汉新芯集成电路制造有限公司 一种晶圆级芯片封装方法
CN105271108A (zh) * 2015-09-10 2016-01-27 武汉新芯集成电路制造有限公司 一种晶圆的键合方法
CN106449449A (zh) * 2016-11-30 2017-02-22 南通沃特光电科技有限公司 一种晶圆键合结构的制造方法
CN110649905A (zh) * 2019-09-27 2020-01-03 杭州见闻录科技有限公司 一种用于半导体器件的叠加封装工艺及半导体器件

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