CN105027215B - 用于读取非易失性存储元件的位线电流跳变点调制 - Google Patents

Abstract

在选择要被感测的非易失性存储元件时，系统进行下述操作：获得关于这些非易失性存储元件的位置的信息(2000)；至少部分地基于该信息来确定感测参数(2002)；对电荷存储装置预充电(2004)；以及在将这些存储单元的位线的电压水平保持在恒定值处的同时，在一定持续时间期间向这些非易失性存储元件施加参考信号(2006)，然后确定在该一定持续时间期间由这些非易失性存储元件传导的电流是否超过预定值(2008)。

Description

用于读取非易失性存储元件的位线电流跳变点调制

背景技术

半导体存储器件已经变得更加广泛地用在各种电子装置中。例如，非易失性半导体存储器被用在手机、数码相机、个人数字助理、移动计算装置、非移动计算装置及其他装置。电可擦可编程只读存储器(EEPROM)和闪速存储器在最受欢迎的非易失性半导体存储器之中。

EEPROM和闪速存储器二者均利用浮置栅，其中，浮置栅位于半导体衬底中的沟道区上方并且与该沟道区绝缘。浮置栅位于源极区与漏极区之间。控制栅设置在浮置栅上方并且与该浮置栅绝缘。晶体管的阈值电压由浮置栅上所保持的电荷量来控制。即，在晶体管导通以允许在晶体管的源极与漏极之间传导之前必须施加于控制栅的电压的最小量由浮置栅上的电荷水平来控制。

当对EEPROM或闪速存储器件编程时，通常将编程电压施加于控制栅并且将位线接地。来自沟道的电子被注入到浮置栅中。当电子在浮置栅中累积时，浮置栅变得带负电荷并且存储单元的阈值电压升高，使得存储单元处于编程状态。关于编程的更多信息可以在名为“Source Side Self Boosting Technique For Non-Volatile Memory”的美国专利6,859,397和名为“Detecting Over Programmed Memory”的美国专利6,917,542中找到，上述两个专利的全部内容通过引用合并到本文中。

一些EEPROM和闪速存储器件具有用于存储两个范围的电荷的浮置栅，因此，可以在两个状态——对应于数据“1”的擦除状态以及对应于数据“0”的编程状态——之间对存储单元进行编程/擦除。这样的器件被称为二进制器件或双态器件。

通过识别多个不同的容许阈值电压范围来实现多态闪速存储单元。每个不同的阈值电压范围对应于用于数据位集合的预定值。被编程到存储单元中的数据与存储单元的阈值电压范围之间的具体关系取决于针对存储单元所采用的数据编码方案。例如，美国专利第6,222,762号和美国专利申请公布第2004/0255090号描述了用于多态闪速存储单元的各种数据编码方案，上述文献二者的全部内容通过引用合并到本文中。

通常，将编程电压(Vpgm)作为一连串脉冲施加于存储单元的控制栅。脉冲的幅度随着每个相继脉冲以预定步长(例如，0.2v、0.3v、0.4v或其他)增加。在脉冲之间的时段内，执行验证操作。即，在每个编程脉冲之间对正被并行编程的一组存储单元中的每个存储单元的编程电平进行感测，以确定编程电平是否等于或大于正被编程的存储单元所达到的验证电平。对编程进行验证的一种方式是在特定比较点处测试导电性。例如通过升高被验证是被充分编程的存储单元的各自的位线电压以停止针对这些存储单元的编程处理来锁定这些存储单元。上述技术以及本文所描述的其他技术可以与用以防止编程干扰的各种提升技术以及本领域已知的各种高效验证技术结合使用。

随着电路元件的尺寸变小，位线电阻会变大。较大的位线电阻会影响验证处理。

附图说明

图1为NAND串的俯视图。

图2为NAND串的等效电路图。

图3为非易失性存储系统的框图。

图4为非易失性存储系统的框图。

图5描绘出存储单元阵列的示例性结构。

图6为描述用于编程的处理的一个实施例的流程图。

图7为描述用于将数据编程写入存储单元块的处理的一个实施例的流程图。

图8描绘出示例阈值电压分布集合并且描述了用于对非易失性存储器进行编程的处理。

图9描绘出三个编程脉冲以及施加在编程脉冲之间的验证脉冲。

图10A至图10E示出各种阈值电压分布并且描述了用于对非易失性存储器进行编程的处理。

图11为描述用于对非易失性存储器进行编程的处理的一个实施例的流程图。

图12A、图12B、图13A和图13B为对粗略/精细编程的一个实施例进行描述的阈值电压对时间的曲线图。

图14为存储单元电流相对控制栅电压的曲线图。

图15为用于两个存储单元的存储单元电流对控制栅电压的曲线图，其中，两个存储单元在距他们各自的感测电路的距离方面不同。

图16为用于两个存储单元的存储单元电流对控制栅电压的曲线图，其中，两个存储单元在阈值电压方面不同。

图17A至图17B为用于四个存储单元的存储单元电流对控制栅电压的曲线图，其中，四个存储单元在距他们各自的感测电路的距离以及阈值电压方面不同。

图18为示出在接近其感测电路的存储单元的漏极电压与远离其感测电路的存储单元的漏极电压之间的差异的电路示意图。

图19A至图19B示出了存储块相对于存储系统上的其他电路系统的示例性布置。

图20为描绘出感测电路系统中的部件的一个实施例的框图。

图20A为描绘出用于对非易失性存储元件进行感测的处理的一个实施例的流程图。

图21为描绘出验证处理的一个实施例的流程图。

图22为描绘出验证处理的一个实施例的流程图。

图23为描绘出多阶段验证处理的一个实施例的流程图。

图24为描绘出多阶段验证处理的一个实施例的流程图。

图25为感测电路系统的一个实施例的示意图。

图26为描述用于对通过存储单元的电流进行感测的处理的一个实施例的流程图。

图27为描述图25中描绘的信号的行为的时序图。

图28为描述用于读取数据的处理的一个实施例的流程图。

图29为描述用于读取数据的处理的一个实施例的流程图。

图30为描述用于执行一个或更多个读取操作的处理的一个实施例的流程图。

具体实施方式

用于对编程进行验证的一个实施例是：测试响应于将参考信号施加于存储单元的控制栅而通过存储单元的电流。可以基于存储单元相对于感测电路的位置来动态地调节对通过存储单元的电流的这种测试，以便考虑位线电阻的差异。例如，对通过存储单元的电流的测试可以包括使电容器或其他电荷存储器件通过存储单元放电，以及动态调节地测试可以包括改变测试时间段或与电容器相比的测试电压。在测试中也可以使用其他变型。在一个示例性实现中，存储单元距其对应的感测放大器(sense amplifier)越远，则测试时间段越短或者所测试的电容器的电压改变越小。

可以实现本文所描述的技术的非易失性存储系统的一个示例为使用NAND结构的闪速存储系统，包括夹在两个选择栅之间的串联布置的多个晶体管。串联晶体管和选择栅被称为NAND串。图1为示出一个NAND串的俯视图。图2为该NAND串的等效电路。图1和图2中描绘的NAND串包括夹在(漏极侧)选择栅120与(源极侧)选择栅122之间串联并且夹在之间的四个晶体管100、102、104和106。选择栅120经由位线接触126将NAND串连接至位线。选择栅122将NAND串连接至源极线128。通过向选择线SGD施加适当的电压来控制选择栅120。通过向选择线SGS施加适当的电压来控制选择栅122。晶体管100、102、104和106中的每个晶体管都具有控制栅和浮置栅。例如，晶体管100具有控制栅100CG和浮置栅100FG。晶体管102包括控制栅102CG和浮置栅102FG。晶体管104包括控制栅104CG和浮置栅104FG。晶体管106包括控制栅106CG和浮置栅106FG。控制栅100CG连接至字线WL3，控制栅102CG连接至字线WL2，控制栅104CG连接至字线WL1以及控制栅106CG连接至字线WL0。

注意，虽然图1和图2在NAND串中示出四个存储单元，但四个存储单元的使用仅作为示例来提供。NAND串可以具有少于四个的存储单元或者多于四个的存储单元。例如，一些NAND串将具有128个存储单元或者更多。本文的讨论不限于NAND串中的存储单元的任意特定数目。一个实施例使用具有66个存储单元的NAND串，其中，64个存储单元用于存储数据，而存储单元中的两个存储单元由于其不存储数据而被称为虚拟(dummy)存储单元。

使用NAND结构的闪速存储系统的典型体系结构将包括若干NAND串。每个NAND串通过其由选择线SGS控制的源极选择栅连接至公共源极线，并且通过其由选择线SGD控制的漏极选择栅连接至其相关联的位线。每个位线和经由位线接触连接至该位线的相应NAND串包括存储单元阵列的列。位线由多个NAND串共享。通常，位线沿与字线垂直的方向在NAND串的顶部延伸并且连接至感测放大器。

在以下美国专利/专利申请中提供了NAND型闪速存储器及其操作的相关示例：美国专利第5,570,315号；美国专利第5,774,397号；美国专利第6,046,935号；美国专利第6,456,52号8；以及美国专利公布第号US2003/0002348，上述文献的全部内容通过引用合并到本文中。

除了NAND闪速存储器以外，其他类型的非易失性存储器件也可以用于实现本文所描述的新技术。例如，TANOS结构(包括在硅衬底上的TaN-Al₂O₃-SiN-SiO₂的堆叠层)也可以与本文所描述的技术一起使用，其中，TANOS结构基本上是使用在氮化物层(而不是浮置栅)中的电荷捕获的存储单元。在闪速EEPROM系统中有用的另一类型的存储单元利用不导电的电介质材料代替导电的浮置栅，从而以非易失性方式存储电荷。在Chan等人的下述文章中描述了这样的单元：“A True Single-Transistor Oxide-Nitride-Oxide EEPROMDevice”,IEEE Electron Device Letters,EDL-8卷,1987年3月3日,93-95页。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质夹在导电控制栅与存储单元沟道上方的半导电衬底的表面之间。通过将电子从单元沟道注入氮化物中来对单元进行编程，其中，在氮化物处电子被捕获并且被存储在有限区域中。然后，该存储的电荷以可检测的方式改变单元的部分沟道的阈值电压。通过将热空穴注入氮化物来对单元进行擦除。同样参见下述文献：Nozaki等,“A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor DiskApplication”,IEEE Journal of Solid-State Circuits,26卷,1991年4月4日,497-501页；该文献描述了在分离栅配置中的类似单元，其中，在分离栅配置中掺杂多晶硅栅在存储单元沟道的一部分上延伸以形成单独的选择晶体管。

下述文献描述了另一示例：由Eitan等，“NROM:A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell”，IEEE Electron Device Letters，21卷，2000年11月11日，543-545页。ONO电介质层延伸跨越在源极扩散与漏极扩散之间的沟道。用于一个数据位的电荷被定位在邻近漏极的电介质层中，以及用于另一数据位的电荷被定位在邻近源极的电介质层中。美国专利第5,768,192号和美国专利第6,011,725号公开了具有夹在两个氧化硅层之间的捕获电介质的非易失性存储单元。通过分别读取电介质中的空间分离的电荷存储区的二元状态来实现多态数据存储。也可以使用其他类型的非易失性存储技术。

图3示出具有用于并行地对一页存储单元(例如NAND多态闪速存储器)进行读取和编程的读/写电路的存储器件210。存储器件210可以包括一个或更多个存储管芯或芯片212。存储管芯212包括存储单元阵列(两维或三维)200、控制电路系统220以及读/写电路230A和230B。在一个实施例中，在阵列的相对侧以对称的方式实现由各种外围电路对存储阵列220的访问，使得每一侧的存取线和电路系统的密度减半。读/写电路230A和230B包括多个感测块300，多个感测块300使得能够并行地对一页存储单元进行读取或编程。存储阵列200可经由行译码器240A和240B通过字线并且经由列译码器242A和242B通过位线进行寻址。在典型的实施例中，控制器224与一个或更多个存储管芯212一样包括在同一存储器件210(例如可移除存储卡或可移除存储包)中。命令和数据经由线232在主机与控制器244之间传送并且经由线234在控制器与一个或更多个存储管芯212之间传送。一些存储系统可以包括与控制器244通信的多个管芯212。

控制电路系统220与读/写电路230A和230B协作，以对存储阵列220执行存储操作。控制电路系统220包括状态机222、片上地址译码器224和电源控制模块226。状态机222提供对存储操作的芯片级控制。片上地址译码器224提供由主机或存储控制器使用的地址与由译码器240A、240B、242A和242B使用的硬件地址之间的地址接口。电源控制模块226控制在存储操作期间向字线和位线提供的电源和电压。在一个实施例中，功率控制模块226包括可以创建大于供给电压的电压的一个或更多个电荷泵。控制电路系统220、电源控制226、译码器224、状态机222、译码器240A/B和242A/B、读/写电路230A/B以及控制器244可以共同地或单独地被称为一个或更多个管理电路。

图4为单个感测块300的框图，其中，感测块300被划分成公共部分490和被称为感测模块480的核心部分。在一个实施例中，将存在用于每个位线的单独的感测模块480和用于一组多个感测模块480的一个公共部分490。在一个示例中，感测块将包括一个公共部分490和八个感测模块480。成组的感测模块中的每个感测模块将经由数据总线472与相关联的公共部分通信。对于进一步的细节，参考美国专利申请公布2006/0140007，该文献的全部内容通过引用合并到本文中。

感测模块480包括感测电路系统470，其中，感测电路系统470确定所连接的位线中的传导电流是在预定水平以上还是在预定水平以下。在一些实施例中，感测模块480包括一般被称为感测放大器的电路。感测模块480还包括用于在所连接的位线上设置电压条件的位线锁存器482。例如，位线锁存器482中锁存的预定状态将导致所连接的位线被拉至指定编程禁止的状态(例如Vdd)。

公共部分490包括处理器492、一组数据锁存器494以及耦接在数据总线420与所述一组数据锁存器494之间的I/O接口496。处理器492执行计算。例如，处理器492的功能之一是确定所感测的存储单元中存储的数据并且将所确定的数据存储在一组数据锁存器中。该一组数据锁存器494用于存储在读取操作期间由处理器492确定的数据位。该一组数据锁存器494还用于存储在编程操作期间从数据总线420导入的数据位。所导入的数据位表示写入数据，写入数据意味着要被编程写入存储器。I/O接口496提供数据锁存器494与数据总线420之间的接口。

在读取或感测期间，系统的操作处于状态机222的控制下，状态机222控制向所寻址的单元供给不同的控制栅电压。在控制栅电压逐步通过与存储器所支持的各种存储状态相对应的各种预定义控制栅电压(读取参考电压或验证参考电压)时，感测模块480可能在这些电压之一处跳变，并且输出将经由总线472被从感测模块480提供至处理器492。在该点处，处理器492通过考虑感测模块的跳变事件以及关于经由输入线493从状态机施加的控制栅电压的信息来确定结果存储状态。然后，处理器492计算用于该存储状态的二进制编码并且将结果数据位存入数据锁存器494中。在核心部分的另一实施例中，位线锁存器482提供双重用途：既作为用于锁存感测模块480的输出的锁存器，还作为如上所述的位线锁存器。

期望的是，一些实现将包括多个处理器492。在一个实施例中，每个处理器492将包括输出线(图4中未绘出)，使得输出线中的每个以线或(wired-OR)的方式连接在一起。在一些实施例中，在将输出线连接至线或线之前使输出线反相。因为接纳线或线的状态机可以确定正在被编程的所有位何时达到期望的水平，所以该配置使得能够在编程验证处理期间迅速确定何时已经完成编程。例如，当每一位已经达到其期望水平时，用于该位的逻辑0将被发送至线或线(或者使数据1反相)。当所有位输出数据0(或被反相的数据1)时，状态机则知道要终止编程处理。在每个处理器与八个感测模块通信的实施例中，状态机可能(在一些实施例中)需要对线或线读八次，或者逻辑被添加至处理器492以累积相关联的位线的结果，使得状态机仅需要对线或线读一次。在一些具有许多感测模块的实施例中，许多感测模块的线或线可以被分组成具有N个感测模块的集合，然后可以对所分的组进行分组以形成二叉树。

在编程或验证期间，将要被编程的数据从数据总线420存储在一组数据锁存器494中。在状态机的控制下，编程操作包括：为了使得存储单元同时被编程，而同时施加于所寻址的存储单元的控制栅的(具有递增幅度的)一连串编程电压脉冲。在每个编程脉冲之后进行验证处理，以确定存储单元是否已经被编程到期望的状态。处理器492相对于期望的存储状态来监视经验证的存储状态。当上述两个状态一致时，处理器492设置位线锁存器482，以使得位线能够被拉至指定编程禁止的状态。这禁止与位线耦接的存储单元被进一步编程，即使存储单元在其控制栅上经受编程脉冲也是如此。在其他实施例中，处理器首先加载位线锁存器482，感测电路系统在验证处理期间将位线锁存器482设置成禁止值。

数据锁存器堆栈494包含与感测模块相对应的一堆数据锁存器。在一个实施例中，每个感测模块480存在三个(或四个或另一数目)数据锁存器。在一些实现(但不要求)中，将数据锁存器实现为移位寄存器，使得存储于其中的并行数据被转换成用于数据总线420的串行数据，或者反之。在一个优选实施例中，与存储单元的读/写块相对应的所有数据锁存器可以被链接在一起以形成块移位寄存器，使得数据块可以通过串行传送进行输入或输出。特别地，一堆读/写模块被调整成使得它的一组数据锁存器中的每个数据锁存器将使数据依次移入或移出数据总线，就好像他们是用于整个读/写块的移位寄存器的一部分。

关于非易失性存储器件的各种实施例的结构和/或操作的另外的信息可以在下述文献中找到：(1)于2004年3月25日公布的、题目为“Non-Volatile Memory And MethodWith Reduced Source Line Bias Errors”的美国专利申请公布第2004/0057287号；(2)于2004年6月10日公布的题目为“Non-Volatile Memory And Method with ImprovedSensing”的美国专利申请公布第2004/0109357号；(3)美国专利申请公布第20050169082号；(4)发明人Jian Chen于2005年4月5日提交的题目为“Compensating for CouplingDuring Read Operations of Non-Volatile Memory”的美国专利申请公布2006/0221692；以及(5)发明人Siu Lung Chan和Raul-Adrian Cernea于2005年12月28日提交的题目为“Reference Sense Amplifier For Non-Volatile Memory”的美国专利申请公布2006/0158947。上面刚列出的全部五篇专利文献的全部内容通过引用合并到本文中。

图5描绘出存储单元阵列200的示例性结构。在一个实施例中，存储单元阵列被划分成大量的存储单元块。如对于闪速EEPROM系统所常见的，块是擦除单位。即，每个块包含被一起擦除的最小数目的存储单元。其他实施例可以使用不同的擦除单位。

作为一个示例，图5中描绘的NAND闪速EEPROM被划分成1024个块。然而，可以使用多于1024个的块或少于1024个的块。在该示例中，在每个块中存在与位线BL0、BL1、…BL69,623相对应的69624个列。在一个实施例中，可以在读取操作和编程操作期间同时选择块的所有位线。可以同时(例如并发地)对沿公共字线并且连接至任意位线的存储单元进行编程(或读取)。在另一实施例中，将位线分成偶数位线和奇数位线。在偶数/奇数位线体系结构中，在一个时刻对沿公用字线并且连接至奇数位线的存储单元进行编程，而在另一时刻对沿公共字线并且连接至偶数位线的存储单元进行编程。

图5示出串联连接以形成NAND串的四个存储单元。虽然示出在每个NAND串中包括四个单元，但是可以使用多于四个的单元或者少于四个的单元(例如，16、32、64、128或其他数目的存储单元可以在NAND串上)。NAND串的一个端子经由(连接至选择栅漏线SGD的)漏极选择栅连接至对应位线，并且另一端子经由(连接至选择栅源极线SGS的)源极选择栅连接至源极线。

每个块通常被划分分成许多页。在一个实施例中，页是编程单位。一页或更多页的数据通常存储在一行存储单元中。页可以存储一个或更多个扇区。扇区包括用户数据和开销(overhead)数据。开销数据通常包括已经根据扇区的用户数据计算的错误校正码(ECC)。控制器在数据正被编程写入阵列时计算ECC，并且还在数据正被从阵列读取时检查ECC。在一些实施例中，状态机、控制器或其他部件可以计算并且检查ECC。在一些替选方案中，ECC和/或其他开销数据与他们所涉及(pertain)的用户数据存储在不同的页或者甚至不同的块中。与磁盘驱动器中扇区的大小相对应，一个扇区的用户数据通常为512字节。大量的页形成块，从8页例如直到32、64、128或更多页中任一个。在一个实施例中，块的每个字线与一页相关联。在另一实施例中，块的每个字线与3页相关联。在其他实施例中，字线可以与其他数目的页相关联。

因为下述原因一些存储单元与其他存储单元相比在编程或擦除时较慢：因为在这些存储单元之间的制造过程变化；因为与其他单元相比这些单元之前被擦除到较低的阈值电压；因为在页内的单元之间的不均匀磨损；或其他原因。当然，因为缺陷或其他原因，一些存储单元无论如何也不能被编程或擦除。另外，一些存储单元编程较快并且可能被过度编程，这也可能引起错误。如上所述，错误校正码提供下述能力：容许一定数目的故障单元，同时仍保持存储器可用。在一些应用中，通过以下方式来对一页数据进行编程：即重复施加编程脉冲直到该页上的所有存储单元验证成期望的编程状态为止。在一些实现中，通过在尚未被完全编程或擦除的错误存储单元的数目少于可校正的位的数目时终止编程脉冲序列或擦除脉冲序列来节省编程时间和擦除时间。

图6为描述用于编程的处理的一个实施例的流程图。在步骤520中，从主机、控制器或其他实体接收对编程的请求。在步骤522中，控制器(或状态机或其他实体)将确定一个或更多个块中的哪个集合来存储数据。在步骤524中，将针对请求所接收的数据编程写入存储单元的一个或更多个块中。在步骤526中，可以读取数据。步骤524与步骤526之间的虚线表示在编程与读取之间可以存在不可预知的时间量。

图7为描述用于对存储块进行编程的处理的流程图。在图6的步骤524期间，图7的处理被执行一次或更多次。在一个示例性实现中，对存储单元进行预编程，以保持存储单元上的均匀磨损(步骤550)。在一个实施例中，将存储单元预编程至最高数据状态、随机模式或任意其他模式。在一些实现中，不需要执行预编程。一些实施例不实施预编程。

在步骤552中，在编程之前(以块或其他单位)对存储单元进行擦除。在一个实施例中，通过以下方式来对存储单元进行擦除：即在源极线和位线悬空的同时将p阱升高至擦除电压(例如20伏)达充足的时间段并且将所选块的字线接地。在未被选择为要被擦除的块中，将字线悬空。由于电容耦合，未被选择的字线、位线、选择线和公共源极线也被升高至显著比例的擦除电压，从而防止对未被选择为要被擦除的块进行擦除。在被选择为要被擦除的块中，将强电场施加于所选存储单元的隧道氧化层，并且随着浮置栅的电子被发射至衬底侧——通常通过Fowler-Nordheim隧道机制，所选存储单元被擦除。在电子从浮置栅转移至p阱区时，所选单元的阈值电压降低。可以对整个存储阵列、对个别块或存储单元的另一单位执行擦除。在一个实施例中，在对存储单元进行擦除之后，块中所有被擦除的存储单元将处于状态S0(下面讨论)。擦除处理的一个实现包括：将若干擦除脉冲施加于p阱；以及在擦除脉冲之间验证NAND串是否被适当地擦除。

在步骤554中，(可选地)执行软编程(soft programming)以使用于被擦除的存储单元的擦除阈值电压的分布变窄。由于擦除处理，一些存储单元可能处于比必要的擦除状态更深的擦除状态。软编程可以施加编程脉冲以将被擦除得较深的存储单元的阈值电压移至擦除阈值分布。在步骤556中，对块的存储单元进行编程。可以响应于来自主机的对编程的请求或者响应于内部处理来执行编程。在编程之后，可以对块的存储单元进行读取。可以使用本领域已知的许多不同的读取处理来读取数据。在一些实施例中，读取处理包括使用ECC来校正错误。读取的数据被输出至请求读取操作的主机。ECC处理可以由状态机、控制器或另一装置来执行。擦除-编程循环可以在没有读取的情况下或不依赖于读取地发生许多次，读取处理可以在没有编程的情况下或不依赖于编程地发生许多次，以及读取处理可以在编程之后发生任意次。图7的处理可以在状态机的指导下使用上述各种电路执行。在其他实施例中，图7的处理可以在控制器的指导下使用上述各种电路执行。

在成功的编程处理(具有验证)结束时，存储单元的阈值电压应该根据情况处于用于被编程的存储单元的阈值电压的一个或更多个分布内或者处于用于被擦除的存储单元的阈值电压的分布内。图8示出在每个存储单元存储三个数据位时用于存储单元阵列的示例阈值电压分布。然而，其他实施例可以使用每个存储单元多于三个数据位或少于三个数据位(例如，诸如每个存储单位三个数据位)。

在图8的示例中，每个存储单元存储三个数据位；因此，存在八个有效阈值电压分布，也称为数据状态：S0、S1、S2、S3、S4、S5、S6和S7。在一个实施例中，数据状态S0低于0伏并且数据状态S1至S7高于0伏。在其他实施例中，所有八个数据状态均高于0伏，或者可以实施其他的布置。在一个实施例中，用于S0的阈值电压分布比用于S1至S7的阈值电压分布宽。在一个实施例中，S0用于被擦除的存储单元。将数据从S0编程至S1至S7。

每个数据状态对应于用于存储单元中存储的三个数据位的唯一值。在一个实施例中，S0＝111，S1＝110，S2＝101，S3＝100，S4＝011，S5＝010，S6＝001和S7＝000。也可以使用数据至状态S0至S7的其他映射。被编程写入存储单元的数据与该单元的阈值电压水平之间的具体关系依赖于针对该单元所采用的数据编码方案。例如，于2003年6月13日提交的题目为“Tracking Cells For A memory System”的美国专利第6,222,762号和美国专利申请公布第2004/0255090号描述了用于多态闪速存储单元的各种数据编码方案，其中，上述两篇文献二者的全部内容通过引用合并到本文中。在一个实施例中，使用格雷码分配将数据值分配给阈值电压范围，使得在浮置栅的阈值电压错误地移动至其相邻阈值电压分布的情况下仅一个位将受到影响。然而，在其他实施方式中，不使用格雷码。

在一个实施方式中，将存储单元中存储的所有数据位存储在相同的逻辑页中。在其他实施例中，存储单元中存储的每个数据位对应于不同的逻辑页。因而，存储三个数据位的存储单元将包括第一页中的数据、第二页中的数据和第三页中的数据。在一些实施例中，连接至相同字线的所有存储单元会将数据存储在相同的三个数据页中。在一些实施例中，可以将连接至字线的存储单元分组成不同的页集合(例如，通过奇数位线和偶数位线，或者通过其他布置)。

在一些器件中，存储单元将被擦除至状态S0。可以将存储单元从状态S0编程至状态S1至S7中的任意状态。在一个实施例中，可以将存储单元从被擦除状态S0直接编程至被编程状态S1至S7中的任意状态，这被称为全序列编程。例如，首先可以对要被编程的一组存储单元进行擦除，使得该组中的所有存储单元均处于被擦除状态S0。当一些存储单元从状态S0被编程至状态S1时，其他存储单元从状态S0被编程至状态S2、从状态S0被编程至状态S3、从状态S0被编程至状态S4、从状态S0被编程至状态S5、从状态S0被编程至状态S6以及从状态S0被编程至状态S7。通过图8的七个弯曲箭头以图形方式描绘出全序列编程。

图8示出一组验证目标电平Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7。在编程处理期间，这些验证电平用作比较电平(又称为目标电平)。例如，在将存储单元编程至状态S1时，系统将检查以查看存储单元的阈值电压是否已经达到Vv1。如果存储单元的阈值电压尚未达到Vv1，则继续对该存储单元进行编程，直到该存储单元的阈值电压大于或等于Vv1为止。如果存储单元的阈值电压已经达到Vv1，则将停止对该存储单元进行编程。验证目标电平Vv2用于被编程至状态S2的存储单元。验证目标电平Vv3用于被编程至状态S3的存储单元。验证目标电平Vv4用于被编程至状态S4的存储单元。验证目标电平Vv5用于被编程至状态S5的存储单元。验证目标电平Vv6用于被编程至状态S6的存储单元。验证目标电平Vv7用于被编程至状态S7的存储单元。

图8还示出一组读取比较电平Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7。在读取处理期间，这些读取比较电平用作比较电平。通过测试响应于分别施加于存储单元的控制栅的读取比较电平Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7，存储单元是导通还是保持关断，系统可以确定存储单元针对哪些状态存储数据。

一般地，在验证操作和读取操作期间，所选字线连接至下述电压(参考信号的一个示例)以确定有关存储单元的阈值电压是否已经达到这样的水平，所述电压的水平是针对每个读取操作而被指定(例如，参见图8的读取比较电平Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7)或者针对验证操作而被指定(例如，参见图8的验证目标电平Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)。在施加字线电压之后，测量存储单元的传导电流，以确定存储单元是否响应于施加于字线的电压而导通。如果测得传导电流大于某一值，则假定存储单元导通并且施加于字线的电压大于存储单元的阈值电压。如果测得传导电流不大于某一值，则假定存储单元未导通并且施加于字线的电压不大于存储单元的阈值电压。在读取或验证处理期间，未被选择的存储单元在其控制栅处被提供有一个或更多个读取通过电压，使得这些存储单元将充当通过栅(例如，对电流进行传导而不管他们是否被编程或擦除)。

存在测量在读取操作或验证操作期间存储单元的传导电流的许多方法。在一个示例中，通过使感测放大器中的专用电容器放电或充电的速率来测量存储单元的传导电流。在另一示例中，所选存储单元的传导电流使(或未使)包括存储单元的NAND串能够使对应位线放电。在一段时间之后测量位线上的电压，以查看该位线是否已经被放电。注意，本文所描述的技术可以结合本领域已知的用于验证/读取的不同方法一起使用。在以下专利文献中可以找到关于验证/读取的更多信息：(1)美国专利申请公布第2004/0057287号；(2)美国专利申请公布第2004/0109357号；(3)美国专利申请公布第2005/0169082号；以及(4)美国专利申请公布第2006/0221692号，上述专利文献的全部内容通过引用合并到本文中。根据本领域已知的技术来执行上述读取操作和验证操作。因而，本领域技术人员可以改变所说明的细节中的许多细节。也可以使用本领域已知的其他读取和验证技术。

在一些实施例中，施加于控制栅的编程电压包括幅度随着每个相继脉冲以预定步长(例如，0.2V，0.3V，0.4V或其他)增加的一连串脉冲。在脉冲之间，一些存储系统将验证各个存储单元是否已经达到他们各自的目标阈值电压范围。例如，图9示出了向连接至公共字线的多个存储单元的控制栅施加的信号的一部分。图9示出了编程脉冲564、565和566，其中，在编程脉冲之间具有一组验证脉冲。在一个实施例中，当执行全序列编程时，编程脉冲之间的验证处理将对阈值电压分布(数据状态)S1至S7中的每个进行测试。因此，图9示出了具有与验证目标电平Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7相对应的幅度的七个验证脉冲。在一些实施例中，因为验证操作中的一个或更多个操作是不必要的或多余的，所以可以跳过验证操作中的一个或更多个操作(并且因此可以跳过验证脉冲中的一个或更多个验证脉冲)。例如，如果根据图8被编程的存储单元中没有一者已经达到Vv2，则没有理由在Vv7处进行验证。关于跳过针对一个或更多个状态的验证的智能验证方案的更多信息可以在以下专利文献中找到：美国专利7,073,103；美国专利7,224,614；美国专利7,310,255；美国专利7,301,817；美国专利申请2004/0109362；以及美国专利申请2009/0147573，上述专利文献的全部内容通过引用合并到本文中。

图8示出了包括如下一个阶段的编程处理：在该一个阶段期间连接至同一字线的所有存储单元被同时编程。图10A至图10E示出了多阶段编程方法。在该实施例中，编程处理包括三个阶段。在编程之前，对存储单元进行擦除，使得连接至公共字线的所有存储单元处于被擦除阈值电压分布E，如图10A所描绘。在编程的第一阶段期间，将目标(由于要存储在这些存储单元中的数据)为数据状态S4、S5、S6或S7的那些存储单元编程至中间状态IM。那些存储单元目标为数据状态S0、S1、S2或S3并且保持处于擦除阈值电压分布E。图10B以图形方式描绘出第一阶段。被编程至中间状态IM的存储单元被编程至目标阈值电压VvIM。

在图10A至10E的编程处理的第二阶段期间，将处于被擦除阈值电压分布E的那些存储单元编程至他们的目标数据状态。例如，在编程处理的第二阶段期间，将要被编程至数据状态S3的那些存储单元从被擦除阈值电压分布E编程至数据状态S3，将要被编程至数据状态S2的那些存储单元从被擦除阈值电压分布E编程至数据状态S2，将要被编程至数据状态S1的那些存储单元从被擦除阈值电压分布E编程至数据状态S1，以及不对要处于数据状态S0的那些存储单元进行编程。因而，被擦除阈值电压分布E变成数据状态S0。此外，在第二阶段期间，将存储单元从中间状态IM编程至各个数据状态S4至S7。例如，将要被编程至数据状态S7的那些存储单元从中间状态IM编程至数据状态S7，将目标为处于数据状态S6的那些存储单元从中间状态IM编程至数据状态S6，将要被编程至数据状态S5的两个存储单元从中间状态IM编程至数据状态S5以及将要编程至数据状态S4的那些存储单元从中间状态IM编程至数据状态S4。图10C中示出了编程的该第二阶段。

如在图10C中可见，在编程的第二阶段的结尾，数据状态S1至S7与相邻的数据状态交叠。例如，数据状态S1与数据状态S2交叠，数据状态S2与数据状态S1和S3交叠，数据状态S3与数据状态S2和S4交叠，数据状态S4与数据状态S3和S5交叠，数据状态S5与数据状态S4和S6交叠，以及数据状态S6与数据状态S5和S7交叠。在一些实施例中，所有数据状态均不交叠，或者数据状态中的一些数据状态不交叠。

在编程的第三阶段，使数据状态S1至S7中的每一者紧缩，使得他们不再与相邻的状态交叠。这由图10D以图形方式描绘出。步骤10E中描绘出三个阶段编程处理的最终结果，步骤10E示出数据状态S0至S7。在一些实施例中，数据状态S0比数据状态S1至S7宽。

在一些实施方式中，在第二阶段期间不对要被编程至数据状态S4的那些存储单元进行编程，从而使其保持在中间状态IM。在第三编程阶段期间，将存储单元从IM编程至S4。在其他实施例中，去往其他状态的存储单元在第二阶段期间同样可以保持处于IM或E。

图11为描述用于对连接至公共字线的存储单元执行编程以将其编程至一个或更多个目标(例如，数据状态或阈值电压范围)的处理的一个实施例的流程图。在图7的步骤556期间可以一次或多次地执行图11的处理。例如，可以使用图11的处理来将存储单元从状态S0直接编程(例如全序列编程)至状态S1至S7中的任意状态。替选地，可以使用图11的处理来执行图10A至10E的处理的阶段中的一个阶段或每个阶段。例如，当执行图10A的处理时，使用图11的处理来实施第一阶段，其中，第一阶段包括将存储单元中的一些存储单元从状态E编程至状态IM。然后，可以再次图11的处理来实施第二阶段，其中，第二阶段包括将存储单元中的一些存储单元从状态E编程至状态S1至S3以及从状态IM编程至状态S4至S7。可以再次使用图11的处理来在第三阶段中调节状态S1至S7(参见图10D)。图11的处理还可以与其他多阶段编程处理一起使用。

通常，在编程操作期间施加于控制栅的编程电压以一连串编程脉冲来施加。在编程脉冲之间为用以执行验证的一组验证脉冲。在许多实现中，编程脉冲的幅度随着每个相继脉冲以预定步长增加。在图11的步骤570中，将编程电压(Vpgm)初始化成起始幅度(例如，约12V至16V或另一合适电平)并且将由状态机222维护的编程计数器PC初始化为1。在步骤572中，将编程信号的编程脉冲Vpgm施加于所选字线(被选择用于编程的字线)。在一个实施例中，同时被编程的一组存储单元均连接至同一字线(所选字线)。未被选择的字线接收一个或更多个提升电压(例如，约7伏至11伏)，以执行本领域已知的提升方案。如果存储单元应当被编程，则将对应的位线接地。另一方面，如果存储单元应当保持在其当前阈值电压处，则将对应的位线连接至Vdd以禁止编程。在步骤572中，将编程脉冲同时施加于连接至所选字线的所有存储单元，使得连接至所选字线的所有存储单元被同时编程。即，他们在同一时间(或在重叠的时间期间)被编程。以该方式，除非已经将连接至所选字线的所有存储单元锁定，否则他们将同时使其阈值电压改变。

在步骤574中，使用一组适当的目标电平来验证适当的存储单元，以执行一个或更多个验证操作。在一个实施例中，通过施加以下测试来执行验证处理：测试被选择用于编程的存储单元的阈值电压是否已经达到适当的验证比较电压(Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)。

在步骤576中，确定所有存储单元是否已经达到其目标阈值电压(通过)。如果已经达到其目标阈值电压，则编程处理完成并且是成功的，原因是所有被选择的存储单元被编程至其目标状态并且经验证。在步骤578中报告状态“通过”。在576中，确定并非所有存储单元均已达到其目标阈值电压(未通过)，然后编程处理进行至步骤580。

在步骤580中，系统对尚未达到其各自的目标阈值电压分布的存储单元的数目进行计数。即，系统对未通过验证处理的单元的数目进行计数。可以由状态机、控制器或其他逻辑来完成该计数。在一个实现中，感测块300(参见图3)中的每个都将存储其各自单元的状态(通过/未通过)。这些值可以使用数字计数器进行计数。如上所述，感测块中的许多感测块具有被一起进行线或的输出信号。因而，检查一条线可以指示：一大组单元中没有单元未通过验证。通过恰当地组织被一起进行线或的线(例如，二叉树类的结构)，可以使用二分搜索法来确定未通过的单元的数目。以这样的方式，如果较小数目的单元未通过，则计数处理迅速完成。如果较大数目的单元未通过，则计数处理花费较长时间。更多信息可以在美国专利公布2008/0126676中找到，该文献的全部内容通过引用合并到本文中。在另一替选方案中，感测放大器中的每个可以在其对应的存储单元尚未通过的情况下输出模拟电压或模拟电流，并且模拟电压加法电路或模拟电流加法电路可以用于对尚未通过的存储单元的数目进行计数。

在一个实施例中，存在一个总计数，其反映当前被编程的尚未通过最后验证步骤的存储单元的总数目。在另一实施例中，针对每个数据状态保持单独的计数。

在步骤582中，确定来自步骤580的计数是否小于或等于预定限值。在一个实施例中，预定限值为针对一页存储单元在读取处理期间可以通过ECC校正的位的数目。如果未通过的单元的数目小于或等于预定限值，则编程处理可以停止并且在步骤578中报告状态“PASS”。在该情况下，足够多的存储单元被正确编程，使得尚未被完全编程的少数剩余存储单元可以在读取处理期间使用ECC进行校正。在一些实施例中，步骤580将针对每个扇区、每个目标数据状态或其他单位来对未通过的单元的数目进行计数，并且这些计数将被单独地或全体地与步骤582中的阈值进行比较。

在另一实施例中，预定限值可以小于在读取处理期间可以通过ECC校正的位的数目以允许未来出现错误。当对少于用于页的所有存储单元进行编程时或者当比较用于仅一个数据状态(或少于所有状态的数据状态)的计数时，则预定限值可以是针对一页存储单元在读取处理期间可以通过ECC校正的位的数目的(成比例的或不成比例的)一部分。在一些实施例中，限值不是预先确定的。相反，限制基于以下内容而改变：针对该页已经计数的错误的数目；执行的编程-擦除循环的数目；或其他准则。

如果未通过的存储单元的数目不小于预定限值，则在步骤584处继续编程处理，并且对照编程限值(PL)检查编程计数器PC。编程限值的示例包括20和30，然而可以使用其他值。如果编程计数器PC不小于编程限值PL，则在步骤588中认为编程处理未通过并且报告状态失败。如果编程计数器PC小于编程限值PL，则在步骤586处继续该处理，在步骤586期间，将编程计数器PC递增1并且将编程电压Vpgm升高至下一幅度。例如，下一脉冲将具有比前一脉冲大一个步长(例如，0.1-0.4伏的步长)的幅度。在步骤586之后，处理循环回到步骤572并且将另一编程脉冲施加于所选字线。

在将数据编程至多个状态(例如，不是二进制编程)时，重要的是，编程处理足够精确使得读取处理可以明确地区分不同的阈值电压分布。例如，阈值电压分布越紧缩，则明确地读取存储单元越容易。

在没有不合理地减慢编程处理的情况下实现紧缩阈值电压分布的一个解决方法包括：使用两阶段编程处理。第一阶段——粗略编程阶段——包括：尝试以较快的方式升高阈值电压并且较少关注实现紧缩阈值电压分布。第二阶段——精细编程阶段——尝试以较慢的方式升高阈值电压，以在达到目标阈值电压的同时还实现紧缩阈值电压分布。粗略/精细编程方法学的一个示例可以在美国专利6,643,188中找到，该文献的全文通过引用合并到本文中。

图12A、图12B、图13A和图13B提供了粗略/精细编程方法学的一个示例的更多细节。图12A和图13A描绘了正被编程的存储单元的阈值电压。图12B和图13B描绘了用于正被编程的存储单元的位线电压。图12A、图12B、图13A和图13B的该示例使用两个验证电平，该两个验证电平在图中表示为Vf和Vint。最终目标电平为Vf。当存储单元的阈值电压已经达到Vf时，将通过向与该存储单元相对应的位线施加禁止电压来禁止对该存储单元的进一步编程。例如，可以将位线电压升高至Vinhibit(参见图12B和图13B)。然而，当存储单元已经达到接近(但低于)目标值Vf的阈值电压时，通过向位线施加一定的偏置电压来使在随后的编程脉冲期间用于该存储单元的阈值电压移动减慢，其中，偏置电压通常约0.3v至0.8v。因为在接下来的几个编程脉冲期间减小了阈值电压移动的速率，所以与采用其他编程方法相比最终的阈值电压分布较窄。为了实现该方法，使用比Vf的电平低的第二验证电平。该第二验证电平在12A和13A中被描绘为Vint，其中Vf>Vint。当存储单元的阈值电压大于Vint但仍低于Vf时，将通过施加位线偏置Vs(图13B)来在随后的编程脉冲期间减小用于该存储单元的阈值电压改变。注意，在该情况下，针对每个状态需要两个验证操作。一个验证操作在用于每个状态的对应Vf处，以及一个验证操作在用于每个状态的对应的Vint处。

图12A和12B示出了在t2处的一个编程脉冲中阈值电压移动经过Vf和Vint的存储单元的行为。例如，在图12A中将阈值电压描绘成在t2与t3之间通过Vint和Vf。因而，在t3之前，存储单元处于粗略阶段。在t3之后，存储单元处于禁止模式。

图13A和13B描绘出进入粗略编程阶段和精细编程阶段二者的存储单元。存储单元的阈值电压在时间t2与时间t3中间跨过Vint(例如，从编程脉冲在t2处施加开始)。在t3之前，存储单元处于粗略阶段。在t3之后，位线电压升高至Vs；因此存储单元处于精细阶段。在t3与t4中间，存储单元的阈值电压跨过Vf；因此，通过在t4处将位线电压升高至Vinhibit来禁止对存储单元进一步编程。如果不是正在使用粗略/精细编程方案，则存储单元的阈值电压可能会以比图13A中描绘余量的多得多的余量超过Vf。

电压Vf比电压Vint大被称为Δ(见图13A)的差异。如由图12A、图12B、图13A和图13B所教示的，在一些情况下期望优化Δ。如果Δ太大，则存储单元在(比粗略阶段慢的)精细阶段花费较多时间，因此编程处理较慢。另外，在精细阶段中几个脉冲之后，存储单元阈值电压将以更像粗略阶段的方式开始改变——这使精细阶段的目的落空。如果Δ太小，则过多存储单元将在同一脉冲内通过Vint和Vf(参见图12A和12B)，从而消除了精细阶段并且使粗略/精细编程的目的(例如，紧缩阈值电压分布)落空。Δ的任一偏差(太大或太小)可以用来不必要地加宽阈值电压分布并且潜在地在读取期间导致错误。在一个示例中，通过将Δ设置成下述值来优化Δ，该值与用于相继的编程脉冲的步长的一半相同(参见图11的步骤586)。

上面刚描述的粗略/精细编程处理的一个缺点是：针对每个数据状态，该处理需要在两个不同的控制栅(字线)电压处的两个连续的验证操作。例如，图9的波形将包括十四个验证脉冲而非七个。十四个验证脉冲包括用于每个数据状态的(在Vint和Vf处的)两个验证脉冲，其中，用于每个数据状态的Vf是最终验证电平(Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7)以及用于每个数据状态的Vint具有比用于每个数据状态的Vf的电压幅度小Δ的电压幅度。因为改变字线电压所需的时间比期望的时间长，所以针对每个数据状态具有两个连续的验证操作减慢了编程/验证处理。例如，随着字线变得较长以与更多存储单元连接，RC延迟增加并且使改变字线电压的处理变慢。而且，对于越大规模的器件而言，由于字线RC延迟增加而引起的较慢的性能影响将会越大。

为了解决由于改变字线电压所需的时间而引起的编程/验证处理的速度的降低，可以使用上述粗略/精细编程处理的变型，在该变型中，对于用于每个数据状态的两个验证操作(Vint处的验证和Vf处的验证)，控制栅(字线)电压是相同的。在该方案中，感测放大器将通过针对两个不同的电流对存储单元进行感测来测试两个不同阈值电压(例如，Vint和Vf)。该实施例使用CMOS(或其他类型的)晶体管Id-Vg特性的性质，在该Id-Vg特性中，较高的电流将检测到较低的阈值电压以及较低的电流将检测到较高的阈值电压。例如，图14描绘了用于存储单元(例如晶体管)的Icell(通过存储单元的电流Id)对Vcg(施加于控制栅的电压Vg)的曲线图。在将相同电压施加在控制栅处时，通过测试通过存储单元的电流是否低于Iint来测试存储单元的阈值电压是否大于或等于Vint，以及通过测试通过存储单元的电流是否低于If来测试存储单元的阈值电压是否大于或等于Vf。因而，该实施例(本文称为电流感测验证系统)通过在将相同的电压水平施加于存储单元的控制栅时执行两个感测操作来执行验证。在感测操作中的一个感测操作期间，感测放大器测试通过存储单元的电流是否低于Iint。如果通过存储单元的电流低于Iint，则结论是阈值电压大于或等于Vint。在感测操作中的第二个感测操作期间，系统测试通过存储单元的电流是否低于If。如果通过存储单元的电流低于If，则结论是阈值电压大于或等于Vf。

电流感测验证系统的一个示例性实现对电容器(或者，在一些实施例中，另一类型的电荷存储器件)充电，然后使电容器能够通过位线和NAND串放电。如果NAND串上未被选择的存储单元均接收到足够大的控制栅电压以使其导通并且充当通过栅，则在施加于所选存储单元的控制栅的电压(与存储单元的阈值电压相比)足够大以使存储单元的沟道导电的情况下，电容器上的电荷将通过所选存储单元有效地放电至源极线。在施加于所选存储单元的控制栅的电压不够大(以不能使存储单元的沟道导电)的情况下，电容器将不会放电。因为形成存储单元的晶体管不是理想器件，所以电流将是控制栅电压的函数，而非对于阈值电压以上的控制栅电压导通以及对于阈值电压以下的控制栅电压关断。在预定时间段(称为选通时间)之后，可以测量电容器两端的电压。如果所选存储单元充分地传导电流，则足够量的电荷将从电容器耗散并且电压会至少减小预定量。如果所选存储单元未充分地传导电流，则电容器两端的电压不会减小预定量。因此，通过测试选通时间之后电容器两端的电压来指示电流在预定电流比较水平以上还是在预定电流比较水平以下。为了对两个电流水平(例如Icell和Iint)进行测试，系统可以使用相同的控制栅电压和不同的选通时间来执行两个感测操作。较短的选通时间用于测试与较低的阈值电压相对应的较高的电流(例如Iint)以及较长的选通时间用于测试与较高的阈值电压相对应的较低的电流(例如If)。用于粗略/精细编程的该验证系统由于无需在两个感测操作之间建立新的控制栅电压而节省时间。

为了提高读取性能，对一页存储单元并行地进行感测。然而，并行操作许多存储单元也会消耗大量电流。许多问题由于以大量电流进行操作而产生。一般，总是期望使装置消耗较少功率。特别地，必须容纳较高电流的部件可能会体积较大并且可能会占据宝贵的芯片空间。常常，存储器件是针对最坏情况的电流而设计的，然而多数时间在非常小的电流下操作。这是因为电流依赖于被编程写入单元的数据，其中，较少的被编程的单元具有较高的传导电流。

另一问题与由芯片的接地焊盘(ground pad)与源极线之间的有限电阻引入的误差有关。感测存储单元的一个潜在难题是由有限电阻两端的源极负载引起的源极线偏置。当对许多存储单元并行地进行感测时，存储单元的组合电流可能导致在具有有限电阻的接地环路中的显著电压降。这导致源极线偏置，该源极线偏置引起在采用阈值电压感测的读取操作中的错误。

相关的问题涉及正在被感测的存储单元的漏极与和正在被感测的存储单元相对应的感测电路之间的位线的有限电阻。随着半导体器件和电路的尺寸随新技术发展而变小，位线电阻变得更加显著。位线电阻和电流转而影响正在被感测的存储单元的漏极处的电压。因为常在存储单元的亚阈值(即，在阈值电压以下)区处完成对存储单元的感测，所以漏极电压的变化可以加剧现代存储单元的漏极电流/栅极-源极电压行为中存在的非理想性。

本文描述了下述技术，系统凭借该技术可以补偿位线电阻改变，其中，位线电阻依赖于从给定字线和连接至该字线的存储单元至用于检测流过位线的电流的感测电路的距离。位线电阻的变化——对于该变化，系统可以进行补偿——可能会导致关于连接至位线的所选存储单元的读取操作或验证操作的错误。不管存储单元在位线上的位置如何都确保该存储单元被正确读取的一个方法是确保存储到对应感测电路的电荷存储器件上的电荷量或者从对应感测电路的电荷存储器件上消耗的电荷量保持恒定。因而，移动至感测电路的电荷存储器件的电荷量或者自感测电路的电荷存储器件移动的电荷量可以通过以下电荷守恒等式来描述：I＊t＝C＊V。等式的每侧以电荷为单位进行表示，并且该等式的每侧代表在正在感测存储单元时从电荷存储器件移除的电荷的量。在等式的左侧，“I”代表由施加于存储单元的控制栅的读取电压或验证电压而感生的位线电流，其中，如果读取电压或验证电压超过存储单元的阈值电压，则该输入电压触发电流的流动。此外，在等式的左侧，“t”代表针对感测操作所分配的时间量，又称为选通时间。这也是电荷存储器件通过位线和正在被感测的存储单元使其电荷耗散的时间。在等式的右侧，“C”代表感测电路的电荷存储器件的电容或等价量，而“V”代表该电荷存储器件两端的电压改变。位线电流主要由读取电压或验证电压来确定，并且在很大程度上还由正在感测的存储单元的漏极电压来确定。因而，所公开的技术的实施例可以调节‘t’变量或‘V’变量，即，可以调节针对感测操作所分配的选通时间或者系统区别数据状态所需的电荷存储器件上的电压改变。例如，如果在感测存储单元A时由存储单元A传导的电流将比在感测存储单元B时由存储单元B传导的电流高，则按照上面呈现的等式，在对于存储单元A和B二者共有的选通时间期间，存储单元A的电荷存储器件上的电压的改变必须较大，而如果电荷存储器件上的最终电压值必须相同，则必须使存储单元A的电荷存储器件预充电至比存储单元B的电压高的电压。替选地，针对两个存储单元保持电压改变恒定并且因此保持预充电电压恒定，用于感测存储单元A的选通时间必须比用于感测B的选通时间短。然而，在一些实施例中，系统可以调节‘t’变量和‘V’变量二者，以精细控制对位线电阻变化的系统响应，或者以平衡与调节‘t’对调节‘V’的选择有关的速度与电源之间的折衷。

图15描绘出用于两个不同存储单元的图14的函数。这些存储单元由于他们相对于其各自的感测电路的位置而不同。曲线1502是相对接近其感测电路的存储单元的Icell-Vcg函数。曲线1504是相对远离其感测电路的存储单元的Icell-Vcg函数。虽然两个曲线具有近似相同的形状，但是曲线1504具有更平缓的坡度。该差异由于以下事实而产生：对于由曲线1504表示的存储单元，从晶体管的漏极至感测电路的位线上的电阻与由曲线1502表示的存储单元的对应的量相比较大。该较大的电阻是由于由曲线1504表示的存储单元的较远的距离并且因此由于较长的位线长度而引起。更多的细节将在图18中提供。为了在感测操作期间汲取相同的电流，由曲线表示的存储单元的漏极电压将必须比在该存储单元与感测电路较近的情况下的漏极电压大。然而，归因于漏致势垒降低(“DIBL”效应)，需要较大的Vcg以获得相同的电流以便补偿较高的漏极电压。因此，对于相同的电流，曲线1502和曲线1504示出两个不同的对应Vcg值。该差异在Iint处尤为显著，如线1506和线1508所示。因而，在感测由曲线1502和曲线1504表示的存储单元时，对于相同Vcg，系统将可能需要一些方法来补偿Icell的差异。在针对不同字线保持相同Vcg时补偿Icell的一种方法是根据正在被感测的存储单元相对于其感测电路的位置来调节电流Icell。下面将提供更多细节。

图16为示出两个存储单元之间在Icell-Vcg函数(参见图14)方面的差异的曲线图。与图15中表示的存储单元不同，由曲线1602和1604表示的存储单元二者均相对接近他们各自的感测电路，因此这些存储单元在从他们的漏极通过位线至他们各自的感测电路的电阻方面看不出显著的差异。然而，如图16所示，这些存储单元在Icell-Vcg函数方面仍不同。该差异由于存储单元间之间阈值电压方面的差异而产生。线1606展示出对于相同Vcg每个存储单元与If或Iint之一如何相交。这使得系统能够免于必须针对每个存储单元改变Vcg。双向箭头1608表示如上所讨论的与Iint相对应的验证电压Vint和与If相对应的验证电压Vf之间的电压差异(上面称为Δ)。

图17A为示出四个不同存储单元之间在Icell-Vcg函数(图14)方面的差异的曲线图。由曲线1702和1712表示的存储单元接近于他们各自的感测电路，但是阈值电压不同，然而由曲线1704和1714表示的存储单元均远离他们各自的感测电路，但是阈值电压不同(如图16所示)。在由1702/1704和1712/1714表示的成对的存储单元之间的Icell-Vcg方面的差异与图15中的曲线1502与1504之间的差异类似。线1706表示以下电压：在该电压处通过所有存储单元的电流超过Iint或If。如通过将双向箭头1710的长度与来自图16的双向箭头1608的长度进行比较所示出地，所表示的存储单元之间在Icell-Vcg函数方面的差异引起Vint与Vf之间的差异(Δ)方面的改变。如上所说明地，通常期望优化Δ，使得Δ不是太小并且不是太大。如果Δ随着距感测电路的距离充分变化，则将难以优化Δ并且被编程的存储单元的阈值电压分布可能不会如用以避免在读取期间的错误所需要那么窄。为了避免该问题，可以基于存储单元相对于其感测电路的位置来调节验证操作，使得Δ随正在被感测的存储单元相对于其感测电路的位置是恒定的，包括Δ随时间的推移恒定。对于被编程的存储单元，恒定Δ将导致较窄的阈值电压分布，这将有助于避免在读取期间的错误。为了在Vint与Vf之间保持相同的Δ，对于距他们各自的感测电路较远的存储单元，可以改变Iint和If的值。图17B中示出了该改变，其中，除了双向箭头1710由来自图16的双向箭头1608替换以及Iint、If和线1706被调节成使得对于相同Vint和Vf存储单元被认为是导电的(或者控制栅电压已超过阈值电压)以外，图17B与图17A相同。在一些实施例中，因为距他们各自的感测电路具有不同距离的存储单元对于低Vcg可能具有相似的Icell值，所以不对If进行调节。在其他实施例中，则调节If并且保持Iint。为了对所有存储单元保持相同Δ而不管他们的位置如何，系统可以根据正在被感测的存储单元的位置来改变电流Icell，在电流Icell处感测电路认为存储单元导电。用于调节所感测的电流水平的一个方法是调节选通时间(以上所讨论)。在通过监测正通过所选存储单元进行放电的电容器的电压改变来测试通过存储单元的电流的实施例中，用于调节所感测的电流水平的另一方法是调节与电容器的电压相比较的电压水平。在通过监测正通过所选存储单元进行放电的电容器的电压改变来测试通过存储单元的电流的实施例中，用于调节所感测的电流水平的另一方法是在使电容器放电之前调节电容器的初始电压水平(又称预充电水平)。用于调节所感测的电流水平的另一方法是调节用于与存储单元电流比较的电流水平。除了上面所讨论的感测参数以外，还可以调节其他感测参数。

图18为示出接近其感测电路的存储单元的漏极电压与远离其感测电路的存储单元的漏极电压之间的差异的电路示意图。图18示出两个存储单元：存储单元1802，存储单元1802位于远离感测电路1810的块中；以及存储单元1804，存储单元1804位于感测电路1810附近。在一个实施例中，感测电路1810是感测模块480(参见图4)的全部或一部分。每个存储单元具有附接至公共位线的漏极以及连接至其自己的负载(分别为1806和1808)的源极。位线延续至公共感测电路1810。位线与感测电路1810连接的节点处的电压为Vbl。存储单元1804的漏极处的电压为Vbl+△Vbl(勿与上面的‘Δ’混淆)，Vbl+△Vbl可忽略地大于Vbl。然而，电阻器Rbl表示由远处存储单元1802所看到的电阻与由邻近存储单元1804所看到的电阻的差异。因而，由于由存储单元所看到的电阻的差异，当远处存储单元1802导电时，远处存储单元1802汲取的电流Icell经过Rbl。因为Icell流入晶体管的漏极，所以在存储单元1802的漏极处的电压比在存储单元1804的漏极处的电压小Icell与Rbl的乘积，或者在存储单元1802的漏极处的电压为Vbl+△Vbl-Icell*Rbl。由于诸如DIBL的物理效应，在两个存储单元之间的漏极电压上的显著差异导致图15所示的Icell-Vcg函数方面的差异。

图19A示出了从阵列200的一侧连接至位线的读/写电路230。图19A示出图18的示例如何纳入存储芯片的一般体系结构。在图19A中描绘的一个示例性布置中，所有位线连接至阵列底部处的(读/写电路230中的)感测模块480。也可以使用其他布置，例如，所有位线可以连接至置于阵列顶部上的读/写电路中的感测模块。

图19A的布置具有的一个问题是：从感测模块至被选择用于感测的字线(因此，至被选择用于感测的存储单元)的位线的线长度基于被选择用于读取的存储单元在存储阵列200中的位置而变化。因为不同的存储单元将具有至感测模块的不同的位线长度并且位线电阻是基于位线的长度的，所以存储单元可能会由于不同的位线电阻而经历不同的电压降。上面已经在图18中描述了该现象。

为了从存储单元读取数据，使与位线通信的(位于感测模块480的感测电路系统470中的)电荷存储器件预充电至适于读取存储单元的电压。如果感测模块远离存储单元，则如图15至图18所示，对于给定的选通时间，必须降低预充电电压，使得通过存储单元的较低的电流将使电荷存储器件上的电压减小至给定的最终值。替选地，对于给定的预充电电压，可以增加选通时间，使得通过存储单元的较低的电流将使电荷存储器件上的电压减小至相同的最终值。

如果被选择用于读取的字线接近阵列200的底部，则如图15至图18所示，对于给定的选通时间，必须增加预充电电压，使得通过存储单元的较高的电流将使电荷存储器件上的电压减小至给定的最终值。替选地，对于给定的预充电电压，可以减小选通时间，使得通过存储单元的较高的电流将使电荷存储器件上的电压减小至给定的最终值。如果所有感测模块480均被调整成提供相同的预充电电压，则当一些存储单元(通常是距感测模块480较远的那些存储单元)被选择用于感测时，在阵列200底部处的读/写电路230中的感测模块480要施加比需要的电压大的电压。如上所讨论地，期望减小位线电压。因此，所公开的技术的一个实施例将使感测模块480基于所选字线(因此，所选存储单元)距离各自的感测模块的距离来将其电荷存储器件预充电至各自位线上的不同电压。另一实施例不改变电荷存储器件被充电至其的预充电电压，而是基于所选字线(因此，所选存储单元)距各自感测模块的距离来改变选通时间，使得电荷存储器件达到相同的最终电压而不管由所选存储单元汲取的电流如何。

在一个实施例中，控制电路系统220可以计算所选字线距离读/写电路230的距离并且相应地设置参数758。一个替选方案是：控制电路系统220具有将参数值(诸如预充电电压或选通时间)与字线位置相关联的表，使得控制电路系统220不需要浪费时间来计算距离。

在另一实施例中，可以将存储阵列200分成区段。在一个实现中，每个区段包括一个或更多个块。例如，可以将具有2000个块的阵列分组成10个区段，每个区段具有200个块。可以使用其他分组方式。每个区段可以与以下参数相关联：指定用于与连接至读/写电路230位线通信的电荷存储器件的预充电电压(和/或选通时间)的参数；以及/或者指定用于连接至读/写电路230的位线的位线电压的参数。在一个实施例中，控制电路系统220针对每个区段存储参数值的表。因此，已知字线或存储单元的位置使得能够确定用于各自的电荷存储器件的适当的预充电电压。也可以使用用于计算参数的其他方法。例如，可以基于区段、块或字线位置以及基于距离的其他数据/度量来选择适当的参数。

图19B示出了从阵列200的底部连接至位线的读/写电路230A以及从阵列200的顶部连接至位线的读/写电路230B。图19B示出图18的示例可以如何纳入存储芯片的一般体系结构，作为图19A的一个可能的替选方案。在图19B描绘的一个示例性布置中，两个连续位线连接至阵列底部(读/写电路230A中)的感测模块480，接下来的两个连续位线连接至阵列顶部(读/写电路230B中)的感测模块480，接下来的两个连续位线连接至阵列底部(读/写电路230A中)的感测模块480，接下来的两个连续位线连接至阵列顶部(读/写电路230B中)的感测模块480，等等。也可以使用其他布置，例如，可以在顶部/底部将八个(或另一数目)连续位线分为一组。

使感测模块中的一些感测模块处于阵列的顶部而使其他感测模块位于阵列的底部具有的一个问题是：从感测模块至被选择用于感测的字线(因此，至被选择用于感测的存储单元)的位线的线长度基于感测模块处于顶部还是处于底部而不同。因为不同的存储单元将具有至感测模块的不同的位线长度并且位线电阻基于位线的长度，所以存储单元可能由于不同的位线电阻而经历不同的电压降。

为了从存储单元读取数据，将与位线通信的(位于感测模块480的感测电路系统470中的)电荷存储器件预充电至适于读取存储单元的电压。如果感测模块远离存储单元，则如图15至图18所示，对于给定的选通时间，必须降低预充电电压，使得通过存储单元的较低的电流将使电荷存储器件上的电压减小至给定的最终值。替选地，对于给定的预充电电压，可以增加选通时间，使得通过存储单元的较低的电流将使电荷存储器件上的电压减小至相同的最终值。

如果被选择用于读取的字线接近阵列200的底部，则如图15至图18所示，对于给定的选通时间，必须增加预充电电压，使得通过存储单元的较高的电流将使电荷存储器件上的电压减小至给定的最终值。替选地，对于给定的预充电电压，可以减小选通时间，使得通过存储单元的较高的电流将使电荷存储器件上的电压减小至给定的最终值。如果所有感测模块480均被调整成提供相同的预充电电压，则预充电电压必须足够大以考虑与阵列200的顶部的读/写电路230B中的感测模块480相连的存储单元的较大的电压降(如图18所示)。该情况使得在阵列200的底部的读/写电路230A中的感测模块480能够施加比需要的电压大的电压。如上所讨论地，期望减小位线电压。因此，所公开的技术的一个实施例将使感测模块480基于所选字线(因此，所选存储单元)距离各自感测模块的距离来将其电荷存储器件同时预充电至各自位线上的不同电压。另一实施例不改变电荷存储器件被充电至其的预充电电压，而是基于所选字线(因此，所选存储单元)距离各自感测模块的距离来改变选通时间，使得电荷存储器件达到相同的最终电压而不管由所选存储单元汲取的电流如何。

在一个替选方案中，DAC 750和DAC 760二者可以读取相同的参数并且基于该一个参数来确定他们的输出电压。例如，参数可以指示哪个DAC应当产生较高(或较低)的电压输出。

在一个实施例中，控制电路系统220可以计算所选字线距离读/写电路230A和读/写电路230B的距离并且相应地设置参数752和参数762。一个替选方案是：控制电路系统220具有将参数值(诸如预充电电压或选通时间)与字线位置相关联的表，使得控制电路系统220不需要浪费时间计算距离。

在另一实施例中，可以将存储阵列220分成区段。在一个实现中，每个区段包括一个或更多个块。例如，可以将具有2000个块的阵列分组成10个区段，每个区段两百个块。可以使用其他分组方式。每个区段可以与以下参数相关联：指定用于与连接至读/写电路230A/230B的位线通信的电荷存储器件的预充电电压(和/或选通时间)的参数；以及/或者指定用于连接至读/写电路230A/230B的位线的位线电压的参数。在一个实施例中，控制电路系统220针对每个区段存储参数值的表。因此，已知字线或存储单元的位置使得能够确定用于各自的电荷存储器件的适当的预充电电压。也可以使用用于计算参数的其他方法。例如，可以基于区段、块或字线位置以及基于距离的其他数据/度量来选择适当的参数。

在将八个连续位线连接至阵列的顶部的感测模块、将接下来的八个连续位线连接至阵列的底部的感测模块等等的存储阵列中，可能期望的是：为具有连接至阵列的同一侧的两个相邻位线的位线提供特定的位线电压；以及，向具有连接至阵列的不同侧的相邻位线的位线(边界位线)提供不同的位线电压。阵列的每侧将具有两个DAC以提供不同的电压。该布置被实现成对位线至位线的电容耦合进行补偿，其中，位线至位线的电容耦合将影响边界位线的电压。具有连接至阵列的不同侧的相邻位线的位线需要较高的位线电压以对位线至位线的电容耦合进行补偿。使较大组的连续位线连接至同一侧将减小具有连接至阵列的不同侧的相邻位线的位线的数目，从而使较多的位线具有较低的电压。在一些替选方案中，感测模块可以被置于多于两个的位置，因此需要施加多于两个的位线电压。然而，在一些实施例中，系统等候位线充电足够长时间，使得与寄生电容(特别是相邻位线之间的电容耦合)相关联的阻容(RC)延迟可忽略，因而所需最终位线电压仅依赖于诸如位线电阻的参数。

图20为描绘感测电路系统470(参见图4)中的部件的子集的一个示例的框图，其中，感测电路系统470转而包含在用于下述实施例的感测模块480(参见图19)中：在该实施例中，测试在验证操作期间非易失性存储元件是否具有至少特定阈值电压包括调节正在感测的电流水平。

图20示出与位线连接电路602、预充电电路604和结果检测电路606通信的电荷存储器件600(电荷存储器件600可以是电容器或者其他类型的存储器件)。位线连接电路与位线通信。结果检测电路606与(以上所讨论的)状态机和选通计时电路608通信。在一个实施例中，选通时间确定电路610接收来自状态机的输入。选通时间确定电路610的输出被提供至选通计时电路608。基于感测电路系统是否正在测试非易失性存储元件是否具有至少阈值电压Vread、Vf或Vint以及当前被感测的存储单元相对于感测电路的位置，选通时间确定电路610将确定用于使电荷存储器件600能够通过位线和所选存储单元耗散其电荷的选通时间。该确定的选通时间被提供至选通计时电路608，选通计时电路608将在电荷存储器件600放电时跟踪流逝的时间并且在选通时间已经流逝时向结果检测电路606指示。在一些实施例中，省去选通时间确定电路610，而预先确定选通时间。

位线连接电路602用于将电荷存储器件600连接至位线以及使电荷存储器件600从位线断开。预充电电路604用于将电荷存储器件600预充电至预定电压。如下所述，有时需要调节电荷存储器件600被充电至其的预定电压。在一个实施例中，状态机能够与预充电电路604通信，使得状态机可以控制预充电电路604将电荷存储器件600设置成的电压。状态机可以控制电荷存储器件600的预充电电压的一个方法是向预充电电路604发送数字信号，预充电电路然后可以通过数模转换器(DAC)612将该数字信号转换成模拟电压值。一些实施例省略预充电电路然后可以通过数模转换器612。在对电荷存储器件600进行预充电之后，位线连接电路602将电荷存储器件600连接至位线并且使电荷存储器件能够通过位线和所选存储单元耗散其电荷。在选通时间流逝之后，选通计时电路608将向结果检测电路606告警选通时间已经流逝，并且结果检测电路606将感测：响应于存储器件600放电，预定电流是否流过所选存储单元。在一个实施例中，结果检测电路606将在选通时间结束时测试电荷存储器件600的电压并且将所测试的电压与预充电电压进行比较。电荷存储器件600的电压改变可以用于计算与由正在被感测的存储单元所传导的电流有关的信息。如果电压改变大于特定的预定值，则结论是通过存储单元的电流大于正在被感测的电流。

图20A为描绘用于感测非易失性存储元件的处理的一个实施例的流程图。可以在验证操作或读取操作期间执行图20A的处理，因而图20A的处理是图11的步骤574或图6的步骤526的一个示例性实现。在图20A的步骤2000中，系统获得关于正在被感测的存储单元的位置的信息。在一个实施例中，该信息与正在被感测的存储单元相对于其各自的感测电路的位置(例如，从存储单元至感测放大器的距离)有关。在一个实施例中，关于正在被感测的存储单元的位置的信息包括正在被感测的非易失性存储单元的块地址或者可以(完全地或部分地)基于正在被感测的非易失性存储单元的块地址。在又一实施例中，关于正在被感测的存储单元的位置的信息包括连接到正在被感测的存储单元的字线的地址(除了块地址以外或者代替块地址)，或者基于连接至正在被感测的存储单元的字线的地址(除了块地址以外或者代替块地址)。一旦系统获得关于正在被感测的存储单元的位置的信息，则在步骤2002中，系统使用该信息来确定一个或更多个感测参数，其中，将根据该一个或更多个感测参数来进行感测操作。在一个实施例中，该感测参数为将对存储单元进行感测的持续时间(即选通时间)。在另一实施例中，该感测参数为感测电路中的电荷存储器件将被预充电至其的电压。在一些实施例中，还可以使用除了与正在感测的存储单元的位置有关的信息以外的信息来确定感测参数。

在步骤2004中，系统对感测电路中的电荷存储器件预充电。在一个实施例中，该电荷存储器件包括一个或更多个电容器。在一个实施例中，电荷存储器件被充电至其的电压是预先确定的。在另一实施例中，如上所说明地，电荷存储器件被充电至其的电压是在步骤2002中由系统确定的。在步骤2006中，在保持正在被感测的存储单元所连接的位线上的恒定电压水平的同时，系统向正在被感测的存储单元施加参考信号。在一个实施例中，该参考信号为施加于NAND闪速存储单元的控制栅的电压。在另一实施例中，当系统正在针对这些电压值来感测相应的数据状态时，在读取操作期间该电压(参考图8)可以取值Vr1至Vr7或者在验证操作期间该电压可以取值Vv1至Vv7。通常，如果施加于控制栅的电压大于存储单元的阈值电压，则电流将流过存储单元的沟道以及该存储单元所连接的位线，从而从在步骤2004中被预充电的电荷存储器件耗散电荷。在将参考信号施加于存储单元之后，系统在继续进行之前等待一定持续时间。在一个实施例中，该持续时间是预先确定的。在另一实施例中，如上所说明地，该持续时间在步骤2002中由系统确定。在步骤2008中，系统对响应于参考信号被施加于存储单元而由存储单元在上述持续时间期间传导的电流是否超过预定值进行感测。在一个实施例中，对由存储单元在给定持续时间(选通时间)期间传导的电流进行感测包括对在步骤2004中被预充电的电荷存储器件的电压改变进行感测。更多细节将在下面提供。

图21为描绘用于在编程处理期间执行验证的处理的一个实施例的流程图。图21中描绘的方法为图20A的方法的一个示例性实现或者为图11的步骤574和步骤576的一个示例性实现。在图21的步骤2100中，系统确定编程正在被验证的存储单元的位置。在一个实施例中，参考图19，系统确定正在被验证的存储单元的块相对于感测电路470的定位。在另一实施例中，系统确定与正在被验证的存储单元相连的字线的位置。在步骤2102中，系统使用在步骤2100中获得信息来确定感测电路中的电荷存储器件被预充电至其的电压。在一个实施例中，该预充电电压依赖于以下二者：正在被验证的存储单元的位置；以及针对其正在验证存储单元的数据状态。例如，在一些情况下，对于给定的存储单元，在Vv1(参见图8)被施加于控制栅时通过存储单元的电流与在Vv2至Vv7中的一个或更多个被施加于存储单元时通过存储单元的电流可能会足够显著地不同，使得感测电路中的电荷存储器件被预充电至其的电压可能必须相应地变化。在步骤2104中，系统使感测电路中的电荷存储器件预充电至步骤2102中确定的电压。

在步骤2106中，对于正在被验证的数据状态，系统将适当的验证电压施加于存储单元所连接的字线，将存储单元所连接的位线的电压水平保持在恒定值处。例如(参照图8)，如果系统正在验证存储单元是否已经被正确地编程至S7，则在步骤2106中，系统将Vv7施加于与正在被验证的存储单元的控制栅相连的字线。在步骤2108中，当在步骤2106期间将验证电压施加于存储单元的控制栅时并且在保持位线电压恒定时，系统对流过正在被验证的存储单元的电流进行感测。如上所述，在一个实施例中，对该电流进行感测可能涉及：对在步骤2104中被预充电的电荷存储器件上的电压改变进行感测以及对该电压改变是否超过预定量进行感测。对于该实施例，所感测的电压改变依赖于在步骤2102中确定的预充电电压，并且因此依赖于正在被验证的存储单元的位置。系统可以通过测试电荷存储器件在选通时间之后的电压来对电荷存储器件的电压改变进行测试。如果电荷存储器件的电压在参考以下，则假定通过存储单元的电流大于参考电流；因此，所测试的参考电压(Vv)大于或等于存储单元的阈值电压(步骤2110)并且验证处理未通过(步骤2112)。如果电荷存储器件的电压不在参考以下，则假定通过存储单元的电流不大于参考电流；因此，所测试的参考电压(Vv)小于存储单元的阈值电压(步骤2110)并且验证处理通过(步骤2114)。

图22为描绘用于在编程处理期间执行验证的处理的一个实施例的流程图。图22中描绘的方法为图20A的方法的一个示例性实现或者为图11的步骤574和步骤576的一个示例性实现。在图22的步骤2200中，系统确定编程正在被验证的存储单元的位置。在一个实施例中，参照图19，系统确定正在被验证的存储单元的块相对于感测模块(多个感测模块)480的定位。在另一实施例中，系统确定与正在被验证的存储单元相连的字线的位置。在步骤2202中，系统使用在步骤2200中获得的信息来确定持续时间(或选通时间)，其中，如果验证电压超过阈值电压，则电流在所述持续时间期间流过正在被验证的存储单元。在一个实施例中，该持续时间依赖于以下二者：正在被验证的存储单元的位置；以及针对其正在验证存储单元的数据状态。例如，在一些情况下，对于给定的存储单元，在Vv1(参照图8)被施加于控制栅时通过存储单元的电流与在Vv2至Vv7中的一个或更多个被施加于存储单元时通过存储单元的电流可能会足够显著地不同，使得该电流流动的持续时间可能必须相应地变化。在步骤2204中，系统使感测电路中的电荷存储器件预充电至预定电压。如上所说明地，在一些实施例中，该预充电电压可能依赖于正在被验证的数据状态。

在步骤2206中，对于正在被验证的数据状态，系统将适当的验证电压施加于存储单元所连接的字线，将存储单元所连接的位线的电压水平保持在恒定值处。例如(参照图8)，如果系统正在验证存储单元是否已经被正确地编程至S7，则在步骤2206中，系统将Vv7施加于与正在被验证的存储单元的控制栅相连的字线。在步骤2202中所确定的持续时间期间施加验证电压。在步骤2208中，当在步骤2206期间将验证电压施加于存储单元的控制栅时并且在保持恒定的位线电压时，系统对流过正在被验证的存储单元的电流进行感测。如上所述，在一个实施例中，对该电流进行感测可能涉及：对在步骤2204中预充电的电荷存储器件上的电压改变进行感测以及对该电压改变是否超过预定量进行感测。对于该实施例，所感测的电压改变依赖于在步骤2202中确定的持续时间，并且因此依赖于正在被验证的存储单元的位置。

系统可以通过测试电荷存储器件在选通时间之后的电压来对电荷存储器件的电压改变进行测试。如果电荷存储器件的电压在参考值以下，则假定通过存储单元的电流大于参考电流；因此所测试的参考电压(Vv)大于或等于存储单元的阈值电压(步骤2210)并且验证处理未通过(步骤2212)。如果电荷存储器件的电压不在参考以下，则假定通过存储单元的电流不大于参考电流；因此，所测试的参考电压(Vv)小于存储单元的阈值电压(步骤2210)并且验证处理通过(步骤2214)。

图23为描绘用于在编程处理期间执行验证的处理的一个实施例的流程图。图23中描绘的方法为图20A的处理的一个示例性实现，或者为图11的步骤574的一个示例性实现。在图23的步骤2300中，系统将感测确定正在被感测的存储单元的位置。在一些实施例中，系统获得的关于正在被感测的存储单元的位置的信息是相对于正在感测存储单元的感测电路(诸如感测电路系统470)而言的。在另一些实施例中，关于正在被感测的存储单元的位置的信息包括正在被感测的存储单元的块地址，然而在其他实施例中，该信息包括正在被感测的存储单元的字线地址。在步骤2302中，系统将基于正在被感测的一个或多个存储单元的位置来确定/调节电荷存储器件600的用于中间电压比较点Vin的预充电电压。在步骤2304中，系统将基于正在被感测的存储单元的位置来确定/调节电荷存储器件600的用于最终验证比较值Vf的预充电电压。在一些实施例中，执行步骤2302，但是不执行步骤2304。在其他实施例中，执行步骤2304，但是不执行步骤2302。在一些实施例中，步骤2302和2304二者均被执行。

在步骤2306中，在将存储单元所连接的位线的电压水平保持在恒定值处的同时，向用于正在被编程和验证的所选存储单元的字线施加电压。该字线电压是基于正在被验证的数据状态而施加的。如上所说明地，不同的控制栅电压用于验证至不同数据状态的编程。如上所讨论地，对于每个数据状态，将存在两个感测操作：一个感测操作针对各自的Vf以及一个感测操作针对各自的Vint。对于给定的数据状态，将把相同的字线电压施加于字线以用于两个感测操作。在步骤2308中，对于第一感测操作，系统将在电压(参见步骤806)被施加于字线时使用用于Vint的预充电电压来感测通过存储单元的电流。步骤2308为第一感测操作。在步骤2312中，系统将在相同电压被施加于字线时使用用于Vf的预充电电压来感测通过存储单元的电流。步骤2312为第二感测操作。步骤2308通过感测在将电压水平施加于控制栅(参见步骤2306)时非易失性存储器件是否具有小于电流水平Iint的电流水平来有效地测试非易失性存储器件是否具有至少Vint的阈值电压。注意，电流水平Iint表示在特定位置处的存储单元的阈值电压水平Vint。步骤2312通过感测在施加与步骤2308中相同的控制栅电压时非易失性存储器件是否具有小于电流水平If的电流水平来有效地测试非易失性存储器件是否具有阈值电压Vf。步骤2302包括基于(根据)正在被感测的存储单元的位置来调节Iint并且步骤2304包括基于(根据)正在被感测的存储单元的位置来调节If，以使得由经调节的一个或更多个电流水平表示的阈值电压之间的差异关于正在被感测的一个或多个存储单元的位置是恒定的。即，Δ关于正在被感测的一个或多个存储单元的位置保持恒定。

如果确定存储单元的阈值电压大于或等于Vf(参见步骤2314)，则在步骤2322中，对于该特定的编程处理，锁定该存储单元以防止进一步编程。在一些实施例中，省略步骤2322，使得在锁定存储单元时不终止对存储单元的感测，并且系统继续进行至下一操作。省略步骤2322可能在以下方面是有用的：避免在与锁定存储单元相关联的稳定时间方面的延迟。然而，如果确定存储单元的阈值电压小于Vf，则测试存储单元的阈值电压是否大于或等于Vint(步骤2316)。如果存储单元中的阈值电压大于或等于Vint，则在步骤2320中，如上面所讨论地将位线电压升高至Vs，以使编程变慢并且进入精细阶段。在一些实施例中，省略步骤2320以避免改变位线电压水平。如果阈值电压在Vint以下，则在步骤2318中，将位线电压保持在Vs处，使得可以执行另外的粗略编程。

在一个实施例中，步骤2314和2316被实现成确定：在从步骤2306起将电压施加于字线时，如果非易失性存储元件具有小于Iint的电流，则非易失性存储元件具有大于Vf的阈值电压。如果非易失性存储元件具有小于Iint的电流，则非易失性存储元件具有大于Vint的电压。如果非易失性存储元件具有小于电流水平Iint并且大于If的电流，则非易失性存储元件具有在Vint与Vf之间的阈值电压。如果非易失性存储元件具有大于或等于Iint的电流，则非易失性存储元件的阈值电压小于Vint。如上关于图11所讨论地，在将公共编程脉冲施加于非易失性存储元件的控制栅之后并且出于验证非易失性存储元件是否响应于先前编程脉冲而被适当地编程的目的，执行图23的处理。

图24是描绘用于在编程处理期间执行验证的处理的一个实施例的流程图。图24中描绘的方法是图20A的处理的一个示例性实现，或者为图11的步骤574的一个示例性实现。在图24的步骤2400中，系统将感测确定正在被感测的存储单元的位置。在一些实施例中，系统获得的关于正在被感测的存储单元的位置的信息是相对于感测存储单元的感测电路而言的。在另一些实施例中，关于正在被感测的存储单元的位置的信息包括正在被感测的存储单元的块地址，然而在其他实施例中，该信息包括正在被感测的存储单元的字线地址。在步骤2402中，系统将基于正在被感测的一个或多个存储单元的位置来确定/调节用于中间电压比较点Vint的选通时间。在步骤2404中，系统将基于正在被感测的存储单元的位置来确定/调节用于最终验证比较值Vf的选通时间。在一些实施例中，执行步骤2402，但是不执行步骤2404。在其他实施例中，执行步骤2404，但是不执行步骤2402。在一些实施例中，步骤2402和2404二者均被执行。

在步骤2406中，在将存储单元所连接的位线的电压水平保持在恒定值处的同时，向用于正在被编程和验证的所选存储单元的字线施加电压。该字线电压是基于正在被验证的数据状态而施加的。如上所说明地，不同的控制栅电压用于验证至不同数据状态的编程。如上所讨论地，对于每个数据状态，将存在两个感测操作：一个感测操作针对各自的Vf以及一个感测操作针对各自的Vint。对于给定的数据状态，将把相同的字线电压施加于字线以用于两个感测操作。在步骤2408中，对于第一感测操作，系统将在电压(参见步骤2406)被施加于字线时使用用于Vint的预充电电压来感测通过存储单元的电流。步骤2408为第一感测操作。如图26中更详细说明地，系统在对已经流过正在被感测的存储单元的电流是否超过预定值进行感测之前等待步骤2402中确定的选通时间。在步骤2412中，系统将在相同的电压被施加于字线时使用用于Vf的预充电电压来感测流过存储单元的电流。步骤2412为第二感测操作。如在图26中更详细说明地，系统在对已经流过正在被感测的存储单元的电流超过预定值进行感测之前等待步骤2404中确定的选通时间。步骤2408通过感测在将电压水平施加于控制栅(参见步骤2406)时非易失性存储元件是否具有小于电流水平Iint的电流来有效地测试非易失性存储元件是否具有至少Vint的阈值电压。注意，电流水平Iint表示在特别位置处的存储单元的阈值电压水平Vint。步骤2412通过感测在施加与步骤2408中相同的控制栅电压时非易失性存储元件是否具有小于电流水平If的电流来有效地测试非易失性存储元件是否具有Vf的阈值电压。步骤2402包括基于(根据)正在被感测的一个或多个存储单元的位置来调节Iint以及步骤2404包括基于正在被感测的一个或多个存储单元的位置来调节If，使得由经调节的一个或更多个电流水平表示的阈值电压之间的差异关于正在被感测的一个或多个存储单元的位置是恒定的。即，Δ关于正在被感测的一个或多个存储单元的位置保持恒定。

如果确定存储单元的阈值电压大于或等于Vf(参见步骤2414)，则在步骤2422中，对于该特定的编程处理，锁定该存储单元以防止进一步编程。在一些实施例中，省略步骤2422，使得在锁定存储单元时不终止对存储单元的感测，并且系统继续进行至下一操作。省略步骤2422可能在以下方面是有用的：避免在与锁定存储单元相关联的稳定时间方面的延迟。然而，如果确定存储单元的阈值电压小于Vf，则测试存储单元的阈值电压是否大于或等于Vint(步骤2416)。如果存储单元中的阈值电压大于或等于Vint，则在步骤2420中，如上所讨论地将位线电压升高至Vs以使编程变慢并且进入精细阶段。在一些实施例中，省略步骤2420，以避免改变位线电压水平。如果阈值电压在Vint以下，则在步骤2418中，将位线电压保持在Vs处，使得可以执行另外的粗略编程。

在一个实施例中，步骤2414和2416被实现成确定：在从步骤2406起将电压施加于字线时，如果非易失性存储元件具有小于Iint的电流，则非易失性存储元件具有大于Vf的阈值电压。如果非易失性存储元件具有小于Iint的电流，则非易失性存储元件具有大于Vint的阈值电压。如果非易失性存储元件具有小于电流水平Iint并且大于If的电流，则非易失性存储元件具有在Vint与Vf之间的阈值电压。如果非易失性存储元件具有大于或等于Iint的电流，则非易失性存储元件的阈值电压小于Vint。如上关于图11所讨论地，在将公共编程脉冲施加于非易失性存储元件的控制栅之后并且出于验证非易失性存储元件是否响应于最先前的编程脉冲而被适当地编程的目的，执行图24的处理。

图25是描绘来自感测电路系统470(参见图4)的电路的示意图。图25是图20的电荷存储器件600、位线连接电路602、预充电电路604、结果检测电路606和选通计时电路608的一个示例性实现。如下所述，图25的电路将使电容器(或其他电荷存储器件)预充电至预充电幅度，使电容器在选通时间期间通过存储单元放电并且感测选通时间之后电容器处的电压。选通时间和/或预充电幅度可以是基于正在被感测的存储单元相对于感测放大器的位置。虽然图25展示了一个电容器，但是在一些实施例中，任意合适的电荷存储器件可以替换或补充该电容器。感测电压将指示存储单元是否传导了正在被感测的电流，存储单元是否传导了正在被感测的电流指示存储单元的阈值电压大于还是小于正在被测试的阈值电压。如果存储单元的阈值电压大于正在被测试的阈值电压，则在验证操作期间存储单元将基于上述处理视情况进入精细阶段或者完成编程。因而，图25的电路可以用于上面讨论的粗略/精细编程，或者用于并不使用粗略/精细编程的其他系统。在一些实施例中，图25的电路可以用于读取操作。

图25示出与位线和晶体管2502相连的晶体管2500。晶体管2500在其栅极处接收信号BLS并且用于连接至位线或隔离位线。晶体管2502在其栅极处接收信号BLC并且被用作电压钳。栅极电压BLC被偏置在恒定电压处，该恒定电压等于期望的位线电压加晶体管2502的阈值电压。因此，晶体管2502的功能是在感测操作期间(在读取或验证期间)保持恒定的位线电压，即使通过位线的电流发生改变也是如此。

晶体管2502连接至晶体管2504、2506和2508。晶体管2506连接至电容器2516。晶体管2506的目的是将电容器2516连接至位线2500以及将电容器2516从位线2500断开，使得电容器2516与位线2500选择性地连通。换言之，晶体管2506调节上面关于步骤856提到的选通时间。即，在晶体管2506导通时，电容器2516可以通过位线放电，以及当晶体管2506关断时，电容器2516不能通过位线放电。

晶体管2506与电容器2516相连处的节点还连接至晶体管2510和晶体管2514。晶体管2510连接至晶体管2508、2512和2518。晶体管2518还连接至晶体管2520。晶体管2518和2520为PMOS晶体管，而图25的其他晶体管为NMOS晶体管。晶体管2510、2518和2520向电容器2516提供预充电路径。电压(例如Vdd或其他电压)被施加于晶体管2520的源极。通过使晶体管2510、2518和2520适当地偏置，施加于晶体管2520的源极的电压还可以用于使电容器2516预充电。在进行预充电之后，电容器2516可以经由晶体管2506通过位线放电(假定晶体管2500和2502导电)。

图25的电路包括形成锁存电路的反相器2530和2532。反相器2532的输出连接至反相器2530的输入并且反相器2530的输出连接至反相器2532的输入以及晶体管2520和2522。反相器2532的输入将接收Vdd并且两个反相器2530、2532将充当锁存器以存储Vdd。反相器2532的输入还可以连接至另一值。晶体管2512和2522提供用于将由反相器2530和2532存储的数据传达至晶体管2514的路径。晶体管2522在其栅极处接收信号FCO。晶体管2512在其栅极处接收信号STRO。通过升高或降低FCO和STRO，在反相器2530、2532与晶体管(感测开关)2514之间提供路径或切断路径。晶体管2514的栅极在标记SEN的节点处连接至电容器2516、晶体管2506和晶体管2510。电容器2516的另一端连接至信号CLK。

如上所讨论，电容器2516经由晶体管2510、2518和2520被预充电。这将使节点SEN处的电压升高至预充电电压水平(Vpre)。当晶体管2506导通时，如果存储单元的阈值电压在正在被测试的电压水平以下，则电容器2516可以通过位线和所选存储单元释放其电荷。如果电容器2516能放电，则电容器处(SEN节点处)的电压将减小。

SEN节点处的预充电电压(Vpre)大于晶体管914的阈值电压；因此，在选通时间之前，晶体管2514导通(导电)。因为晶体管2514在选通时间期间导通，则晶体管2512应当关断。如果电容器在选通时间期间未放电，则SEN节点处的电压将保持在晶体管2514的阈值电压以上，并且在STRO使晶体管2512导通时反相器2530、2532处的电荷可以被释放到CLK信号中。如果电容器在选通时间期间充分地放电，则SEN节点处的电压将减小到晶体管2514的阈值电压以下；从而，使晶体管914关断并且防止反相器2530、2532处存储的数据(例如Vdd)通过CLK进行放电。所以测试二极管2530、2532是保持他们的电荷还是放电将指示验证处理的结果。在一个实施例中，可以通过接通晶体管2534栅极信号NCO来经由晶体管2534(数据出)在节点A处读取结果。

电容器2516的预充电水平(并且因此节点SEN处的预充电电压)受通过晶体管2510的电流的限制。通过晶体管2510的电流受栅极电压H00限制。如此，节点SEN处的预充电电压受小于晶体管2510的阈值电压的电压H00限制。利用该布置，系统可以通过调节H00来调节节点SEN处的预充电电压。在预充电时，H00处较大的电压引起SEN节点处较大的电压。在预充电时，H00处较低的电压引起SEN节点处较低的电压。

在系统执行读取操作时，施加于单元的控制栅的电压可能会使单元的(连接至位线的)沟道导电。如果该情况发生，则电容器通过沟道放电，从而电压随着其放电而降低。

图26为描述用于感测通过存储单元的电流的一个实施例的流程图，并且图26包括步骤2308/2408、2312/2412和2810/2910的一个示例性实现。图26的处理可以通过图25的电路执行。对于图23和24的处理，分别地，图26的处理将被执行一次以用于实现步骤2308/2408以及图26的处理被再一次执行以用于实施步骤2312/2412。图26的实施例假定以下结构：在所述结构中，电荷存储器件将通过所选存储单元释放其电荷，以便检测电流。这样的结构的一个示例至少部分由如上所述的图25来描绘出。在图26的示例中，电荷存储器件600包括电容器。然而，在其他实施例中，也可以使用其他类型的电荷存储器件。

在图26的步骤2600中，将电容器(或其他电荷存储器件)预充电至预定电压水平。在一些实施例中，基于从存储单元(或块，或字线)至感测放大器的距离来确定预充电电压水平。在步骤2602中，经预充电的电容器(或其他电荷存储器件)将被连接至位线(参见位线连接电路602)。在步骤2604中，将使电容器能够通过位线和(包括正在被验证的所选存储单元的)NAND串来释放其电荷。在步骤2606中，系统将等待选通时间。如上所讨论地，可以基于正在被感测的存储单元的位置来调节选通时间。在选通时间结束时(步骤2608)，系统(例如结果检测电路606)将测试电容器两端的电压。系统将计算电容器两端从预充电电压至步骤2608中检测的电压的电压改变。在步骤2610中，将该计算的电压改变与比较值进行比较。如果电压改变大于或等于比较值，则假定存储单元传导了比正在被感测的电流水平大的电流。

图27为描述来自图25的各种信号的行为的时序图。信号BLS在所描绘的全部时间期间均处于Vdd以及信号BLC处于Vbl+Vsrc+Vth，其中，Vbl为位线的电压，Vsrc为源极线的电压以及Vth为晶体管902的阈值电压。信号FLA在t0处以Vss开始并且在T6处转到Vdd。当信号FLA处于Vss时，预充电路径由晶体管2510调节。如上关于图27所说明地，H00的电压为正在被感测的存储单元的位置的函数。在t0，将H00的电压升高至预充电水平。H00处电压的升高使晶体管2510导通并且接通预充电路径。设置H00处电压的幅度。对于与感测电路较近的存储单元，在H00处将存在较大的电压幅度。对于距离感测电路较远的存储单元，H00的幅度较小。图27示出：对于接近感测电路的存储单元，H00转到Vhoo_LD，或者对于远离电路的存储单元，H00转到Vhoo_HD，其中，Vhoo_LD>Vhoo_HD。注意，在一些实施例中，图25的电路产生多于两个的电压幅度。在一个实施例中，图25的电路的输出是关于正在被感测的存储单元的位置的线性函数，使得依赖于正在被感测的存储单元的位置存在用于H00的许多不同的可能电压幅度。图27中描绘出用于信号H00的电压幅度的两个示例。信号H00将停留在预充电电压(Vhoo_LD或Vhoo_HD)处直到时间t1为止。在H00较高时，晶体管2510导通并且电容器2516在T0与T1之间预充电，如由(图24上从底部起第二个所描绘地)SEN处的电压所描绘地。在时间t1处，H00被降低至Vss并且预充电完成。

信号X00用于使电容器2516能够与位线通信，以使得电容器可以通过位线和所选存储单元放电。在时间t3处，将X00提升至Vblc+Vblx，其中，Vblc是信号BLC的电压以及Vblx是信号BLX的电压(上面对二者进行了讨论)。在时间t4，将X00处的电压降低至Vss。在时间t3与t4之间，电容器2516将与位线连通，以使电容器2516能够如(依赖于所选存储单元的阈值电压)通过位线和所选存储单元进行充电一样进行放电。信号CLK在时间t2处被升高至Vblx并且在时间T5处被降回至Vss，以阻止电路中的任意的竞争情况并且使得电容器2516能够适当地放电。

如上所讨论地，因为H00在t0与t1之间被升高，所以电容器2516(以及SEN节点)将在t0与t1之间被充电(预充电)。在图27中描述了该情况，其中SEN节点从Vss充电至Vpre_LD或Vpre_HD。用于Vpre_LD的实线表示在正在被感测的存储单元接近感测电路的情况下响应于Vh00_LD被施加于晶体管2510的栅极，节点SEN的示例性预充电。虚线Vpre_HD是在正在被感测的存储单元接近感测电路的情况下响应于信号Vh00_HD而对节点SEN(以及电容器2516)充电的一个示例。

当X00在t3处被升高时，(如果阈值电压处于适当的水平)电容器2516可以通过位线放电。如图27中所描绘地，在t3与t4之间，Vpre_LD和Vpre_HD二者将放电至相同的水平。如果正在被测试的用于存储单元的阈值电压足够高，则电容器2516将不会放电并且电压将保持在(由线Vpost_nocon指示的)Vpre_LD处或者将保持在水平Vpre_HD(在图27中未描绘)处。t4与t3之间的时段为选通时间并且如上所述可以进行调节。

图27示出信号FCO在t7处被升高至Vdd并且在T9处被降低至Vss。信号STRO在t8处被升高至Vdd并且在t9处被降低。在时间t8与t9之间，在反相器2530、2532与晶体管2514之间存在路径。如果节点SEN处的电压大于晶体管2514的阈值电压，则将存在从反相器2530、2532至CLK的路径并且反相器2530、932处的数据将通过信号CLK和晶体管2514耗散。如果节点SEN处的电压低于晶体管2514的阈值电压(例如，如果电容器已放电)，则晶体管2514将关断并且由反相器2530、2532存储的电压将不会耗散到CLK中。图27示出A处的电压水平处于Vdd。如果电容器的电压未耗散(例如，由于没有足够的电流流动——原因是所选存储单元的阈值电压大于正在被测试的电压)，则晶体管2514将保持导通并且节点A处的电压将保持耗散至Vss(如通过虚线绘出地)。如果电容器的电压确实耗散(例如，由于足够的电流流动——原因是所选存储单元的阈值电压在正在被测试的电压以下)，则晶体管2514将关断并且节点A处的电压将保持在Vdd处(如通过实线绘出地)。通过将Vdd施加于信号NCO，节点A的输出经由晶体管2534被提供至数据输出信号。

至此对所公开的技术的描述适用于(基于正在被感测的存储单元的位置)确定用于验证操作的感测参数。然而，在以下描述的实施例(图28-30)中，还可以(基于正在被感测的存储单元的位置)确定用于读取操作的感测参数。

图28为描述用于读取数据的处理的一个实施例的流程图。图28中描绘的处理是图6的步骤526的一个示例性实现。在步骤2802中，接收针对要读取的数据的请求。该请求可以从主机、用户、控制器或其他实体接收。在控制电路系统220处接收请求。在一个替选方案中，在控制器244处接收请求。在一些实施例中，可以跳过步骤2802并且可以在没有请求的情况下执行读取处理。例如，读取处理可以用于验证编程。

在步骤2804中，控制电路系统220确定正在被感测的存储单元的位置。在一个实施例中，存储单元的位置是相对于其各自的感测电路而言的。在一个实施例中，针对读取数据或验证操作的请求包括要读取的数据的地址。控制电路系统220(或者控制器224)可以(通过获得块地址)确定哪个块包括与该地址处的存储单元相连的字线。在一个实施例中，系统获得与正在被感测的存储单元相对应的字线地址。在另一实施例中，系统获得关于正在被感测的存储单元所在的块区段(参见图19的描述)的信息。一旦已知块(或者字线)，则可以在步骤2806中确定电荷存储器件600的预充电电压。在步骤2808中，通过例如将与所确定(步骤2806)的预充电电压相对应的数字值存储在寄存器中来设置预充电电压。在步骤2810中，使用在步骤2808中设置的预充电电压来执行一个或更多个并行读取操作。例如，可以通过使步骤2808中存储的数字值经受数模转换器来获得预充电电压。在步骤2812中，将在一个或更多个并行读取操作中读取的数据报告至控制器、主机、用户和/或其他实体。

图29为描述用于读取数据的并行处理的一个实施例的流程图。图29中描绘的处理是图6的步骤526的一个示例性实现。在步骤2902中，接收针对要读取的数据的请求。该请求可以从主机、用户、控制器或其他实体接收。在控制电路系统220处接收请求。在一个替选方案中，在控制器244处接收请求。在一些实施例中，可以跳过步骤2902并且可以在没有请求的情况下执行读取处理。例如，读取处理可以用于验证编程。

在步骤2904中，控制电路系统220确定正在被感测的存储单元的位置。在一个实施例中，存储单元的位置是相对于其各自的感测电路而言的。在一个实施例中，针对读取数据或验证操作的请求包括要读取的数据的地址。控制电路系统220(或者控制器244)可以确定哪个块包括与该地址处的存储单元相连的字线。在一个实施例中，系统获得与正在被感测的存储单元相对应的字线地址。在另一实施例中，系统获得关于正在被感测的存储单元所在的块区段(参见图19的描述)的信息。一旦已知块(或字线)，则可以在步骤2906中确定选通时间。在一个实施例中，通过选通时间确定电路来确定选通时间。在步骤2908中，通过例如将与所确定(步骤2806)的选通时间相对应的数字值存储在寄存器中来设置选通时间。在步骤2910中，使用在步骤2908中设置的选通时间来执行一个或更多个并行读取操作。在步骤2912中，在一个或更多个并行读取操作中读取的数据被报告至控制器、主机、用户和/或其他实体。

图30为描述用于执行一个或更多个读取操作(参见图28/29的步骤2810/2910)的处理的一个实施例的流程图。在一个实施例中，每个读取操作同时对多个存储单元进行读取。在一个实施例中，存储单元连接至相同的字线。在步骤3000中，选择界限Vth。如上所述，读取处理可能需要在多个比较点处执行感测操作，以确定存储单元处于哪个状态。比较点中的每个为界限阈值电压(Vth)。例如，在验证时，界限Vth包括Vv1、Vv2、Vv3、Vv4、Vv5、Vv6和Vv7。在读取时，界限Vth包括Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7。在步骤3000中，选择这些值之一。

在步骤3002中，将(连接至顶部和底部的所选存储单元所共有的)所选字线预充电至界限Vth。在另一实施例中，将所选字线预充电至中间值并且然后接着将其升高至界限值。在步骤3004中，读取参数并且如上所说明地基于参数同时对位线进行预充电。一些位线将得到较高的位线电压。一些位线将得到较低的位线电压。然而，在一些实施例中，将使正在被感测的存储单元的位线上的电压水平保持在恒定值处。步骤3004包括读取参数。在步骤3004中，在相同时间段期间对连接至所选字线的所选存储单元进行感测(第一次过滤)，以查看他们各自的阈值电压是否小于界限Vth。在步骤3006中，对具有小于界限Vth的阈值电压的存储单元进行识别。在步骤3008中，通过将与具有小于界限Vth的阈值电压的存储单元相关联的位线设置成地电势来锁定这些位线以防止第二次过滤。在一些实施例中，省略步骤3008以避免在锁定存储单元中所涉及的阻容(RC)延迟。在步骤862中，将对尚未被锁定的所选存储单元进行感测(第二次过滤)，以查看他们各自的阈值电压是否小于界限Vth。如果存在更多个要考量的界限Vth(步骤3012)，则处理在步骤3000处继续进行，并且对接下来的界限Vth进行考量。如果不存在要考量的界限Vth(步骤3012)，则处理在步骤3014处继续进行并且基于存储单元处于哪个状态来确定数据值。

前述描述公开了用于基于存储单元的位置来确定用于这些存储单元的感测参数的系统和方法。在选择要被感测的存储单元时，系统获得关于这些存储单元的位置的信息，至少部分地基于该信息来确定感测参数，对电荷存储器件预充电，并且在将这些存储单元的位线的电压水平保持在恒定值处的同时，在一定持续时间期间向这些存储单元施加参考信号然后确定在一定持续时间期间由这些存储单元传导的电流是否超过预定值。

一个实施例包括用于感测非易失性存储元件的方法，该方法包括：获得关于非易失性存储元件的位置的信息；至少部分地基于所获得的关于非易失性存储元件的位置的信息来确定感测参数；对感测电路中的电荷存储器件预充电，电荷存储器件与位线连通，非易失性存储元件与位线连通；在保持位线上的恒定电压水平的同时向非易失性存储元件施加参考信号；以及在保持位线上的恒定电压水平的同时基于所确定的感测参数对响应于参考信号由非易失性元件传导的电流是否超过预定值进行感测。

一个实施例包括非易失性存储系统，该非易失性存储系统包括：多个非易失性存储元件；连接至非易失性存储元件的多个位线；与非易失性存储元件连通的一个或更多个管理电路，该一个或更多个管理电路获得关于非易失性存储元件的位置的信息，至少部分地基于所获得的关于非易失性存储元件的位置的信息来确定感测参数，对感测电路中的电荷存储器件预充电使得电荷存储器件与位线连通并且非易失性存储元件与位线连通，向非易失性存储元件施加参考信号，以及在保持位线上的恒定电压水平的同时基于所确定的感测参数来对由非易失性元件传导的电流是否超过预定值进行感测。

一个实施例包括用于感测非易失性存储元件的方法，该方法包括：获得关于非易失性存储元件的位置的信息；基于所获得的关于非易失性存储元件的位置的信息来确定能够对非易失性存储元件进行感测的持续时间；对感测电路中的电荷存储器件预充电，电荷存储器件与位线连通，非易失性存储元件与位线连通；使电荷存储器件预充电至确定的预充电电压；在保持位线上的恒定电压水平的同时向非易失性存储元件施加参考信号；以及在开始施加参考信号之后，等待所确定的持续时间，然后在保持位线上的恒定电压水平的同时对响应于参考信号由非易失性元件传导的电流是否超过预定值进行感测。

一个实施例包括用于感测非易失性存储元件的方法，该方法包括：获得关于非易失性存储元件的位置的信息；基于所获得的关于非易失性存储元件的位置的信息来确定用于感测电路中的电荷存储器件的预充电电压，电荷存储器件与位线连通，非易失性存储元件与感测电路连通；将电荷存储器件预充电至所确定的预充电电压；在保持位线上的恒定电压水平的同时向非易失性存储元件施加参考信号；以及在开始施加参考信号之后，等待预定的持续时间，然后在保持位线上的恒定电压水平的同时对响应于参考信号由非易失性元件传导的电流是否超过预定值进行感测。

一个实施例包括非易失性存储系统，该非易失性存储系统包括：多个非易失性存储元件；与非易失性存储元件相连的多个位线；一个或更多个管理电路，一个或更多个管理电路与非易失性存储元件连通以对非易失性存储元件编程，该一个或更多个管理电路包括一个或更多个感测电路以在将与非易失性存储元件连接的位线上的电压水平保持恒定的同时对一个或更多个非易失性存储元件进行验证和读取；一个或更多个感测电路中的每个均包括：电荷存储器件；预充电电路，该预充电电路与电荷存储器件连通以对电荷存储器件预充电；位线连接电路，该位线连接电路包括通信开关，该通信开关切断位线或将位线连接至电荷存储器件，使得电荷存储器件能够通过位线和正在被感测的非易失性存储元件来释放预充的电荷；结果检测电路，该结果检测电路确定电荷存储器件的状态；选通计时电路，该选通计时电路与结果检测电路连通，在感测操作期间，在持续时间之后，选通计时电路指示结果检测电路对电荷存储器件的状态进行响应；以及选通时间确定电路，该选通时间确定电路与选通计时电路连通，该选通时间确定电路基于与正在被感测的非易失性元件的位置有关的信息来确定持续时间，在该持续时间之后选通计时电路指示结果检测电路对电荷存储器件的状态进行响应。

一个实施例包括非易失性存储系统，该非易失性存储系统包括：多个非易失性存储元件；与非易失性存储元件相连的多个位线；一个或更多个管理电路，该一个或更多个管理电路与非易失性存储元件连通以对非易失性存储元件编程，该一个或更多个管理电路包括一个或更多个感测电路以在保持与非易失性存储元件连接的位线上的恒定电压水平的同时对非易失性存储元件进行验证和读取，一个或更多个感测电路各自包括：电荷存储器件；预充电电路，该预充电电路与电荷存储器件连通以对电荷存储器件预充电；位线连接电路，该位线连接电路包括通信开关，该通信开关切断位线或将位线连接至电荷存储器件，使得电荷存储器件能够通过位线和正在被感测的非易失性存储元件来释放预充的电荷；结果检测电路，该结果检测电路确定电荷存储器件的状态；调压电路，该调压电路与预充电电路连通，该调压电路基于与正在被感测的非易失性元件的位置有关的信息来确定预充电电路使电荷存储器件预充电至其的预充电电压；以及选通计时电路，该选通计时电路与结果检测电路通信，在感测操作期间，在持续时间之后，选通计时电路指示结果检测电路对电荷存储器件的状态进行响应。

出于图示和描述的目的已经呈现了对本发明的前述详细描述。该描述不意在是详尽的或将本发明限制成所公开的确切形式。根据以上教示，许多修改和变型是可行的。选择所描述的实施例是为了最好地说明本发明的原理及其实际应用，从而使本领域技术人员能够最好地利用各种实施例中的本发明以及具有适合于所设想的特定用途的各种修改的本发明。意在本发明的范围由所附权利要求限定。

Claims (11)

1.一种用于感测非易失性存储元件的方法，包括：

获得关于所述非易失性存储元件的位置的信息；

至少部分地基于所获得的关于所述非易失性存储元件的位置的信息来确定感测参数，所述感测参数包括能够对所述非易失性存储元件进行感测的持续时间；

对感测电路中的电荷存储器件预充电，所述电荷存储器件与位线连通，所述非易失性存储元件与所述位线连通；

在保持所述位线上的恒定电压水平的同时向所述非易失性存储元件施加参考信号；以及

在保持所述位线上的恒定电压水平的同时基于所确定的感测参数来对响应于所述参考信号由所述非易失性元件传导的电流是否超过预定值进行感测。

2.根据权利要求1所述的方法，其中：

所述感测包括验证对所述非易失性存储元件的编程。

3.根据权利要求1所述的方法，其中：

所述感测包括针对所述非易失性存储元件执行读取操作。

4.根据权利要求1至3中任一项所述的方法，其中：

所述获得关于所述非易失性存储元件的位置的信息包括确定关于所述非易失性存储元件相对于所述感测电路的位置的信息。

5.根据权利要求1至3中任一项所述的方法，其中：

所述获得关于所述非易失性存储元件的位置的信息包括获得所述非易失性存储元件的块地址。

6.根据权利要求1至3中任一项所述的方法，其中：

所述获得关于所述非易失性存储元件的位置的信息包括获得所述非易失性存储元件的字线地址。

7.根据权利要求1至3中任一项所述的方法，其中：

所述向所述非易失性存储元件施加参考信号包括向所述非易失性存储元件的控制栅施加电压。

8.一种非易失性存储系统，包括：

多个非易失性存储元件；

多个位线，所述多个位线连接至所述非易失性存储元件；

一个或更多个管理电路，所述一个或更多个管理电路与所述非易失性存储元件连通，所述一个或更多个管理电路进行下述操作：获得关于非易失性存储元件的位置的信息；至少部分地基于所获得的关于所述非易失性存储元件的位置的信息来确定感测参数，所述感测参数包括使感测电路中的电荷存储器件充电至其的预充电电压；对所述电荷存储器件预充电，使得所述电荷存储器件与位线连通并且所述非易失性存储元件与所述位线连通；向所述非易失性存储元件施加参考信号；以及在保持所述位线上的恒定电压水平的同时基于所确定的感测参数对由所述非易失性元件传导的电流是否超过预定值进行感测。

9.根据权利要求8所述的非易失性存储系统，其中：

所述非易失性存储元件包括NAND闪速存储单元。

10.根据权利要求8或9所述的非易失性存储系统，其中：

所述一个或更多个管理电路通过确定所述非易失性存储元件相对于所述感测电路的位置来获得关于所述非易失性存储元件的位置的信息。

11.根据权利要求8或9所述的非易失性存储系统，其中：

所述一个或更多个管理电路通过获得所述非易失性存储元件的块地址来获得关于所述非易失性存储元件的位置的信息。