CN104992963A - 超结结构的半导体器件及其制造方法、光刻版 - Google Patents
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Abstract
本发明提供了一种超结结构的半导体器件及其制造方法、光刻版，所述半导体器件的版图平面包括有源区以及位于所述有源区外围的分压环区域，其特征在于，所述有源区内具有沿第一方向延伸的多个第一P型掺杂区，所述多个第一P型掺杂区在第二方向上等间距排布，所述分压环区域内具有沿第一方向延伸的多个第二P型掺杂区，所述多个第二P型掺杂区在第二方向上等间距排布，所述第一P型掺杂区的击穿电压小于所述第二P型掺杂区的击穿电压，所述第二方向垂直于所述第一方向。本发明能够克服导通电阻与器件面积之间的矛盾，使得器件的击穿点始终在有源区内，保证器件正常工作。
Description
技术领域
本发明涉及超结结构的半导体器件及其制造方法、光刻版。
背景技术
高压超结MOS器件相对于平面功率MOS器件，在具备可以承受高耐压的特点的同时，还具有相对较低的导通电阻等其他优点。参考图1，以N型器件为例，高压超结MOS器件主要包括：半导体衬底101、外延层102、体区103、P型掺杂区104、源区105、栅极结构106以及金属层107。N型沟道的超结结构的MOS器件与平面结构MOS器件在结构上的区别，主要在于前者的体区103下面还具有P型掺杂区104，用以增加PN结的面积，而平面结构MOS器件则不具备该P型掺杂区104。
超结结构的MOS器件的特点主要在于：
(1)大幅度扩展外延层中P型和N型扩散区的接触面积，即大幅增加外延层中PN结的面积，从而在器件处于关断状态下、体内PN结反偏时，能更承受高的击穿电压；
(2)大幅增加外延层的掺杂浓度，从而在器件处于开通状态下，电流所经通道处电阻率较低，表现为器件具有相对较小的导通电阻。
由于这种超结结构的MOS器件很好地克服了平面功率MOS器件耐压(BVDSS)和导通电阻(RDS(ON))之间的矛盾：即耐压BVDSS升高的同时，超结结构的MOS器件的导通电阻RDS(ON)并没有明显地增加，所以在很多应用场合表现出更加优越的性能。
仍然参考图1，通常而言，P型掺杂区104的制造方法可以分为如下两种方式：
(1)采用多层外延淀积的方式形成；
(2)采用刻槽的方式形成，也即，深槽(trench)工艺。
不管以上述何种方式形成图1中所示的P型掺杂区104，器件的工作原理是相同的。
如前所述，N型超结结构的MOS器件，在应用时主要有导通状态，关断状态和击穿状态三种情况，下面进行详细说明。
(1)导通状态
参考图2，在开通状态下，器件栅极(G)所加电压高于器件的阈值电压，从而使器件处于开通状态，同时漏极(D)所加高电位，源极(S)接低电位，此时器件就会产生从漏极到源极的电流IDS。
(2)关断状态
参考图3，在关断状态下，器件栅极与源极的电压差为零，此时器件沟道关闭，P型掺杂区104和N型外延层102之间形成的PN二极管处于反偏状态，PN结的耗尽层大幅展宽，从而可以承受漏-源之间的高电压。
(3)击穿状态
参考图4，在关断状态下，如果漏极的电压VDD逐渐升高，那么升高到一定程度时，会达到器件的击穿电压，当器件开始击穿瞬间，体内元胞中的PN结二极管击穿，从而泄放电流。此时的击穿一般都是发生在器件有源区内，由于有源区内器件各个元胞状态几乎完全一致，所以发生击穿时的电压也几乎相同，同时，由于元胞数量众多，使得PN结的面积很大，所以可以承受较大的击穿电流。
如前所述，超结结构的MOS器件中，在有源区的体区下具有一段一定长度的P型掺杂区(即，P-Pillar)。参考图5，图5示出了超结结构MOS器件中有源区以及P型掺杂区在版图平面上的分布示意图。
如图5所示，在超结结构的半导体器件中，有源区是器件有效导通部分的区域，即元胞区域。在正常情况下，器件发生击穿时，击穿点也应该发生在器件的有源区内，即元胞区域内。
对于图5所示的超结结构MOS器件，一般来说，有源区内的P型掺杂区和有源区之外(又称为分压环(GR环)部分)的P型掺杂区具有相同的结构，包括形状、宽度、间距、最小重复尺寸(pitch)等。
现有技术中，超结结构的半导体器件器件，有源区通常是条形元胞结构(即栅极是条形)，P型掺杂区也是条形结构，并且有源区内的P型掺杂区和有源区之外的P型掺杂区具有相同的结构和最小重复尺寸(pitch)，这使得有源区和有源区以外的分压环区域即具有相同的击穿电压(BVDSS)。通常而言，为了使有源区具有相对较低的导通电阻，在选择P型掺杂区尺寸的时候，在满足一定耐压要求的前提下，会尽量选择较大的最小重复尺寸。而对于有源区之外的区域，由于P型掺杂区和有源区内的P型掺杂区采用相同的结构和分布，所以有源区外的分压环区域击穿电压和有源区内的击穿电压相同。而分压环区域的P型掺杂区所起的作用是用来承担器件的高耐压，为了不让器件在工作的时候提前从分压环区域开始击穿，那么器件的分压环区域的尺寸就要增加，以降低单位长度的分压环环部分所承担的耐压。这样的话，器件的尺寸就要增加，面积就要变大，器件成本就会明显增加。
因此，对于一般的栅极是条形结构，整个器件采用同一种P型掺杂区结构的超结结构半导体器件而言，在选择P型掺杂区尺寸的时候，就存在着器件面积的增加与导通电阻(RDS(ON))的减小之间的矛盾，即：为了得到较低导通(RDS(ON))的器件，就必须采用最小重复尺寸较大的P型掺杂区；同时，分压环区域采用最小重复尺寸较大、击穿电压较低的P型掺杂区，这就需要增加分压环区域的尺寸来避免器件在分压环区域处提前击穿而失效。
发明内容
本发明要解决的技术问题是提供一种超结结构的半导体器件及其制造方法、光刻版，能够克服导通电阻与器件面积之间的矛盾，使得器件的击穿点始终在有源区内，保证器件正常工作。
为解决上述技术问题，本发明提供了一种超结结构的半导体器件，所述半导体器件的版图平面包括有源区以及位于所述有源区外围的分压环区域，所述有源区内具有沿第一方向延伸的多个第一P型掺杂区，所述多个第一P型掺杂区在第二方向上等间距排布，所述分压环区域内具有沿第一方向延伸的多个第二P型掺杂区，所述多个第二P型掺杂区在第二方向上等间距排布，所述第一P型掺杂区的击穿电压小于所述第二P型掺杂区的击穿电压，所述第二方向垂直于所述第一方向。
根据本发明的一个实施例，所述第一P型掺杂区在第二方向上的最小重复尺寸大于所述第二P型掺杂区在第二方向上的最小重复尺寸。
根据本发明的一个实施例，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一P型掺杂区和第二P型掺杂区之间断开。
根据本发明的一个实施例，所述第一P型掺杂区和第二P型掺杂区满足如下关系：a>b，c>d，a+b>c+d，d>e，其中，a为所述第一P型掺杂区在第二方向上的宽度，b为所述第二P型掺杂区在第二方向上的宽度，c为相邻的第一P型掺杂区在第二方向上的间距，d为相邻的第二P型掺杂区在第二方向上的间距，e为所述过渡区内所述第一P型掺杂区与第二P型掺杂区在第一方向上的间距。
根据本发明的一个实施例，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一P型掺杂区的端部向外延伸出多个分叉部，所述分叉部与所述第二P型掺杂区相接。
根据本发明的一个实施例，所述第一P型掺杂区和第二P型掺杂区满足如下关系：a>b，c>d，a+b>c+d，其中，a为所述第一P型掺杂区在第二方向上的宽度，b为所述第二P型掺杂区在第二方向上的宽度，c为相邻的第一P型掺杂区在第二方向上的间距，d为相邻的第二P型掺杂区在第二方向上的间距。
根据本发明的一个实施例，在垂直于所述版图平面的垂直方向上，所述半导体器件包括：
半导体衬底；
N型掺杂的外延层，所述外延层位于所述半导体衬底上；
其中，所述有源区内的半导体器件包括：
P型掺杂的体区，位于所述外延层内；
N型掺杂的源区，位于所述体区内，所述源区的边界与所述体区的边界之间具有间隔；
栅极结构，位于所述外延层上，所述栅极结构至少覆盖所述源区的边界与所述体区的边界之间的间隔；
所述第一P型掺杂区，位于所述外延层内且自所述体区的底部向下延伸；
所述分压环内的半导体器件包括：
第三P型掺杂区，位于所述外延层内；
所述第二P型掺杂区，位于所述外延层内且自所述第三P型掺杂区的底部向下延伸。
根据本发明的一个实施例，所述外延层为多层堆叠结构。
为解决上述技术问题，本发明还提供了一种超结结构的半导体器件的制造方法，所述半导体器件的版图平面包括有源区以及位于所述有源区外围的分压环区域，所述方法包括：
在所述有源区内形成沿第一方向延伸的多个第一P型掺杂区，所述多个第一P型掺杂区在第二方向上等间距排布；
在所述分压环区域内形成沿第一方向延伸的多个第二P型掺杂区，所述多个第二P型掺杂区在第二方向上等间距排布；
其中，所述第一P型掺杂区的击穿电压小于所述第二P型掺杂区的击穿电压，所述第二方向垂直于所述第一方向。
根据本发明的一个实施例，所述第一P型掺杂区在第二方向上的最小重复尺寸大于所述第二P型掺杂区在第二方向上的最小重复尺寸。
根据本发明的一个实施例，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一P型掺杂区和第二P型掺杂区之间断开。
根据本发明的一个实施例，所述第一P型掺杂区和第二P型掺杂区满足如下关系：a>b，c>d，a+b>c+d，d>e，其中，a为所述第一P型掺杂区在第二方向上的宽度，b为所述第二P型掺杂区在第二方向上的宽度，c为相邻的第一P型掺杂区在第二方向上的间距，d为相邻的第二P型掺杂区在第二方向上的间距，e为所述过渡区内所述第一P型掺杂区与第二P型掺杂区在第一方向上的间距。
根据本发明的一个实施例，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一P型掺杂区的端部向外延伸为多个分叉部，所述分叉部与所述第二P型掺杂区相接。
根据本发明的一个实施例，所述第一P型掺杂区和第二P型掺杂区满足如下关系：a>b，c>d，a+b>c+d，其中，a为所述第一P型掺杂区在第二方向上的宽度，b为所述第二P型掺杂区在第二方向上的宽度，c为相邻的第一P型掺杂区在第二方向上的间距，d为相邻的第二P型掺杂区在第二方向上的间距。
根据本发明的一个实施例，所述方法还包括：
提供半导体衬底；
在所述半导体衬底上形成N型掺杂的外延层，并使用第一光刻版定位出所述第一P型掺杂区和第二P型掺杂区的位置，通过离子注入在所述外延层内形成所述第一P型掺杂区和第二P型掺杂区；
使用第二光刻版定位出体区和第三P型掺杂区的位置，通过离子注入在所述有源区中的外延层内形成P型掺杂的体区，在所述分压环区域的外延层内形成第三P型掺杂区，所述第一P型掺杂区自所述体区的底部向下延伸，所述第二P型掺杂区自所述第三P型掺杂区的底部向下延伸；
在所述体区内形成N型掺杂的源区，所述源区的边界与所述体区的边界之间具有间隔；
在所述外延层上形成栅极结构，所述栅极结构至少覆盖所述源区的边界与所述体区的边界之间的间隔。
根据本发明的一个实施例，所述外延层、第一P型掺杂区、第二P型掺杂区、体区和第三P型掺杂区的形成方法包括：
在所述半导体衬底上依次形成多层堆叠的中间子外延层，形成每一中间子外延层后，使用所述第一光刻版定位出所述第一P型掺杂区和第二P型掺杂区的位置并进行离子注入；
在所述多层堆叠的中间子外延层上形成顶层子外延层，使用所述第二光刻版定位出所述体区和第三P型掺杂区的位置并进行离子注入；
对所述多层中间子外延层和顶层子外延层进行退火，以形成所述第一P型掺杂区、第二P型掺杂区、体区和第三P型掺杂区。
为解决上述技术问题，本发明还提供了一种用于制造超结结构的半导体器件的光刻版，所述半导体器件的版图平面包括有源区以及位于所述有源区外围的分压环区域，所述光刻版在所述有源区内具有沿第一方向延伸的多个第一图形，所述多个第一图形在第二方向上等间距排布，所述光刻版在所述分压环区域内具有沿第一方向延伸的多个第二图形，所述多个第二图形在第二方向上等间距排布，所述第一图形在第二方向上的最小重复尺寸大于所述第二图形在第二方向上的最小重复尺寸。
根据本发明的一个实施例，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一图形和第二图形之间断开。
根据本发明的一个实施例，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一图形的端部向外延伸出多个分叉部，所述分叉部与所述第二图形相接。
与现有技术相比，本发明具有以下优点：
本发明实施例的超结结构的半导体器件中，有源区内的第一P型掺杂区的击穿电压小于分压环区域的第二P型掺杂区的击穿电压，使得器件处于关断状态且被击穿时，击穿点始终出现在有源区，而不会出现在分压环区域，从而保证器件的正常工作。
进一步而言，本发明实施例的超结结构的半导体器件中，有源区内的第一P型掺杂区的最小重复尺寸小于分压环区域的第二P型掺杂区的最小重复尺寸，从而保证了有源区内的第一P型掺杂区的击穿电压小于分压环区域的第二P型掺杂区的击穿电压。
附图说明
图1是现有技术中一种超结结构的MOS器件的剖面结构示意图；
图2是图1所示超结结构的MOS器件在导通状态下的电流通路示意图；
图3是图1所示超结结构的MOS器件在关断状态下的耗尽层状态示意图；
图4是图1所示超结结构的MOS器件在击穿状态下的电流通路示意图；
图5是现有技术中超结结构的MOS器件的版图平面的结构示意图；
图6是根据本发明第一实施例的超结结构的半导体器件的版图平面结构示意图；
图7是图6的局部放大图；
图8是图6的局部放大图；
图9是根据本发明第二实施例的超结结构的半导体器件的版图平面结构示意图；
图10是图9的局部放大图；
图11是图9的局部放大图；
图12至图24是根据本发明第三实施例的超结结构的半导体器件的制造方法中各个步骤对应的剖面结构示意图；
图25是根据本发明第四实施例的光刻版的局部放大图；
图26是根据本发明第五实施例的光刻版的局部放大图。
具体实施方式
如背景技术部分所述，现有技术中，超结结构的MOS器件在有源区内和有源区外采用了相同结构的P型掺杂区，从而导致了器件的导通电阻与器件面积之间的矛盾。
实际上，在一定浓度的N型外延层上，P型掺杂区的最小重复尺寸(pitch)不同，相应的击穿电压也不同。一般而言，P型掺杂区的最小重复尺寸越小，击穿电压越高，但器件的导通电阻(RDS(ON))也越大。因此，对于元胞所在的有源区而言，在追求较高的击穿电压(BVDSS)的同时，还要考虑导通电阻(RDS(on))，通常需要导通电阻(RDS(on))应该相对较小。因此，对于有源区内的P型掺杂区，其最小重复尺寸应当选择较大的尺寸，而对于有源区之外的分压环区域的P型掺杂区，其仅用于承担高耐压，因此尽量选择击穿电压较高的最小重复尺寸，即P型掺杂区的最小重复尺寸应当尽量小一点。
而本发明在有源区内与有源区外采用具有不同最小重复尺寸的P型掺杂区，在保证了器件具有较小的导通电阻的同时，无需额外增加分压环区域的尺寸来降低单位长度分压环区域所承担的耐压。器件在关断状态下分压环区域不会出现提前击穿，从而保证了器件的击穿点始终出现在有源区，使得器件能正常工作。
进一步而言，在本发明中，对于条形元胞结构的超结结构半导体器件，有源区内的P型掺杂区的最小重复尺寸大于分压环区域内的P型掺杂区的最小重复尺寸，使得有源区内的P型掺杂区的击穿电压小于分压环区域内的P型掺杂区的击穿电压。在器件处于关断状态并要被击穿时，击穿点不会出现在分压环区域，从而保证器件的正常工作。
下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。
第一实施例
参考图6至图8，以超结结构的MOS器件为例，器件的版图平面包括有源区210以及位于有源区外围的分压环区域211，其中，有源区210也称为元胞区域，分压环区域211也称为有源区外区域。
有源区210内具有沿第一方向(例如从上之下的纵向)延伸的多个第一P型掺杂区220，多个第一P型掺杂区220在第二方向上(第二方向在版图平面内垂直于第一方向，例如为横向)上等间距排布。分压环部分211内具有沿第一方向延伸的多个第二P型掺杂区221，多个第二P型掺杂区221在第二方向上等间距排布，第一P型掺杂区220的击穿电压小于第二P型掺杂区221的击穿电压。
进一步而言，第一P型掺杂区220在第二方向上的最小重复尺寸(pitch)大于第二P型掺杂区221在第二方向上的最小重复尺寸。换言之，分压环区域211内的P型掺杂区的排布比有源区210内的P型掺杂区的排布更加密集。需要说明的是，本文中的第一P型掺杂区220和第二P型掺杂区221为条形，最小重复尺寸指的是P型掺杂区的宽度与间距之和。
在有源区210和分压环区域211之间连接过渡的过渡区(例如，该过渡区位于有源区210的边缘部分)内，第一P型掺杂区220和第二P型掺杂区221可以相互断开，也就是二者临近的端部并不连接。
更加具体而言，在有源区210内，第一P型掺杂区220的宽度和间距均大于分压环区域211内的第二P型掺杂区221。优选地，第一P型掺杂区220和第二P型掺杂区221可以满足如下关系：a>b，c>d，a+b>c+d，d>e，其中，a为第一P型掺杂区220在第二方向上的宽度，b为第二P型掺杂区221在第二方向上的宽度，c为相邻的第一P型掺杂区220在第二方向上的间距，d为相邻的第二P型掺杂区221在第二方向上的间距，e为过渡区内第一P型掺杂区220与第二P型掺杂区221在第一方向上的间距。过渡区结构设计的不合理，将直接导致器件击穿电压下降、漏电等问题，最终导致器件失效。
如上所述，通过过渡区相互断开的P型掺杂区，使器件在有源区210内与有源区210外的分压环区域211采用不同最小重复尺寸的P型掺杂区，并且使分压环区域211内的P型掺杂区的击穿电压高于有源区内的P型掺杂区的击穿电压，从而在无需增加分压环区域211尺寸的条件下，就能使器件在反偏耗尽时，保证器件的击穿点发生在有源区210内而非分压环211内，而有源区210内由于存在大面积的PN结二极管，一旦击穿，就能有效泄放电流，使器件工作在正常状态。
第二实施例
参考图9至11，与第一实施例类似，仍以超结结构的MOS器件为例，器件的版图平面包括有源区210以及位于有源区外围的分压环区域211。
有源区210内具有沿第一方向(例如从上之下的纵向)延伸的多个第一P型掺杂区220，多个第一P型掺杂区220在第二方向上(第二方向在版图平面内垂直于第一方向，例如为横向)上等间距排布。分压环部分211内具有沿第一方向延伸的多个第二P型掺杂区221，多个第二P型掺杂区221在第二方向上等间距排布，第一P型掺杂区220的击穿电压小于第二P型掺杂区221的击穿电压。
进一步而言，第一P型掺杂区220在第二方向上的最小重复尺寸(pitch)大于第二P型掺杂区221在第二方向上的最小重复尺寸。换言之，分压环区域211内的P型掺杂区的排布比有源区210内的P型掺杂区的排布更加密集。需要说明的是，本文中的第一P型掺杂区220和第二P型掺杂区221为条形，最小重复尺寸指的是P型掺杂区的宽度与间距之和。
在有源区210和分压环区域211之间连接过渡的过渡区(例如，该过渡区位于有源区210的边缘部分)内，第一P型掺杂区220的端部向外伸出多个和第二P型掺杂区221相接的分叉部222，分叉部222的宽度小于第一P型掺杂区220的宽度。
优选地，第一P型掺杂区220和第二P型掺杂区221满足如下关系：a>b，c>d，a+b>c+d，其中，a为第一P型掺杂区220在第二方向上的宽度，b为第二P型掺杂区221在第二方向上的宽度，c为相邻的第一P型掺杂区220在第二方向上的间距，d为相邻的第二P型掺杂区221在第二方向上的间距。
如上所述，过渡区采用分叉结构的P型掺杂区，使器件在有源区220内与有源区外的分压环区域221采用不同最小重复尺寸的P型掺杂区，并且使分压环区域221内的P型掺杂区的击穿电压高于有源区220内的P型掺杂区的击穿电压，从而在无需增加分压环区域220尺寸的条件下，就能使器件在反偏耗尽时，保证器件击穿点发生在有源区，而有源区内由于存在大面积的PN结二极管，一旦击穿，就能有效泄放电流，使器件工作在正常状态。
第三实施例
本实施例的制造方法可以适用于如第一实施例和第二实施例所示的超结结构半导体器件。
参考图12，提供半导体衬底201，在半导体衬底201上形成中间子外延层2021。其中，半导体衬底201例如可以是N型重掺杂(N+)的硅衬底，中间子外延层2021为N型轻掺杂(N-)，中间子外延层2021可以具有预设的厚度和预设的电阻率。
参考图13，利用光刻掩蔽层2051对中间子外延层2021进行P型离子注入，从而在中间子外延层2021内形成P型掺杂区2031和2041。其中，有源区内的P型掺杂区2031的最小重复尺寸较大，而有源区外的P型掺杂区2041的最小重复尺寸较小。
进一步而言，在P型杂质注入前，可以在中间子外延层2021上涂光刻胶，然后用具有P型掺杂区图案的光刻版对光刻胶进行显影、曝光，最终形成P型杂质注入窗口，窗口打开的地方P型杂质才可以注入进去，窗口没有打开的地方的光刻胶作为光刻掩蔽层2051，阻挡P型杂质的注入。因此，P型杂质注入的区域分布光刻版上的P型掺杂区图案决定的。
参考图14，将光刻掩蔽层去除，然后再生长另一中间子外延层2022，其掺杂类型为N型。
参考图15，与先前类似的，利用光刻掩蔽层2052对中间子外延层2022进行P型离子注入，从而在中间子外延层2022内形成P型掺杂区2032和2042。其中，P型掺杂区2032和2042与中间子外延层2021内的P型掺杂区2031和2032的位置对准。
参考图16，与先前类似的，将光刻掩蔽层去除，然后再生长另一中间子外延层2023，其掺杂类型为N型。
参考图17，与先前类似的，利用光刻掩蔽层2053对中间子外延层2023进行P型离子注入，从而在中间子外延层2023内形成P型掺杂区2033和2043。其中，P型掺杂区2033和2043与先前形成的P型掺杂区的位置对准。
参考图18，与先前类似的，将光刻掩蔽层去除，然后再生长另一中间子外延层2024，其掺杂类型为N型。
参考图19，与先前类似的，利用光刻掩蔽层2054对中间子外延层2024进行P型离子注入，从而在中间子外延层2024内形成P型掺杂区2034和2044。其中，P型掺杂区2034和2044与先前形成的P型掺杂区的位置对准。
参考图20，与先前类似的，将光刻掩蔽层去除，然后再生长另一中间子外延层2025，其掺杂类型为N型。
参考图21，与先前类似的，利用光刻掩蔽层2055对中间子外延层2025进行P型离子注入，从而在中间子外延层2025内形成P型掺杂区2035和2045。其中，P型掺杂区2035和2045与先前形成的P型掺杂区的位置对准。
参考图22，与先前类似的，将光刻掩蔽层去除，然后再生长顶层子外延层2026，其掺杂类型为N型。
参考图23，使用光刻版定位出体区206和第三P型掺杂区207的位置，并进行离子注入和退火，从而在有源区内形成第一P型掺杂区203和体区206，在有源区外形成第二P型掺杂区204和第三P型掺杂区207。
另外，还可以在有源区内形成栅极结构208，栅极结构208可以包括栅介质层(例如氧化硅)和栅电极(例如，多晶硅)。例如，可以在有源区内形成多晶硅并刻蚀，以形成栅电极。
参考图24，之后，可以在有源区内形成其他器件结构，例如位于体区206内的源极、与源极电连接的金属层209等。
至此，形成的器件结构包括：半导体衬底201；N型掺杂的外延层202，位于半导体衬底201上，外延层202可以包括多个相叠的中间子外延层和顶层子外延层；P型掺杂的体区206，位于有源区中的外延层内；N型掺杂的源区，位于体区内，源区的边界与体区206的边界之间具有间隔；栅极结构208，位于有源区中的外延层上，栅极结构208至少覆盖源区的边界与体区206的边界之间的间隔；第一P型掺杂区203，位于有源区中的外延层202内且自体区206的底部向下延伸；第三P型掺杂区207，位于有源区外的外延层202内；第二P型掺杂区204，位于有源区外的外延层202内且自第三P型掺杂区207的底部向下延伸。
第四实施例
参考图25，图25示出了第四实施例的光刻版的局部放大图，该光刻版可以用于第三实施例中对有源区内和有源区外的P型掺杂区进行定位。其中，在器件的有源区内，该光刻版具有沿第一方向(例如纵向)延伸的多个第一图形320，多个第一图形320在第二方向(例如横向)上等间距排布；在有源区外(也即分压环区域内)，该光刻版具有沿第一方向延伸的多个第二图形321，多个第二图形321在第二方向上等间距排布，第一图形320在第二方向上的最小重复尺寸大于第二图形321在第二方向上的最小重复尺寸。
更进一步而言，第四实施例中，在有源区和分压环区域之间连接过渡的过渡区内，第一图形320和第二图形321相互断开，二者并不相接。
采用图25所示光刻版形成的器件版图结构对应于图6至图8所示的结构。
第五实施例
参考图26，图26示出了第五实施例的光刻版的局部放大图，该光刻版可以用于第三实施例中对有源区内和有源区外的P型掺杂区进行定位。
第五实施例与第四实施例类似，区别在于，第五实施例中，在有源区和分压环区域之间连接过渡的过渡区内，第一图形320的端部向外延伸出多个分叉部322，分叉部322与第二图形321相接
采用图26所示光刻版形成的器件版图结构对应于图9至图11所示的结构。
需要说明的是，虽然上述多个实施例是以超结结构的MOS器件为例进行说明，然而本领域技术人员应当了解，本发明的方案不仅适用于MOS器件，还适用于其他超结结构的器件，只要在器件有源区内和有源区外的分压环区域中都具有用于形成超结结构的条状P型掺杂区即可。
应该理解到的是上述实施例只是对本发明的说明，而不是对本发明的限制，任何不超出本发明实质精神范围内的发明创造，包括但不限于对局部构造的变更、对元器件的类型或型号的替换，以及其他非实质性的替换或修改，均落入本发明保护范围之内。
Claims (19)
1.一种超结结构的半导体器件，所述半导体器件的版图平面包括有源区以及位于所述有源区外围的分压环区域，其特征在于，所述有源区内具有沿第一方向延伸的多个第一P型掺杂区，所述多个第一P型掺杂区在第二方向上等间距排布，所述分压环区域内具有沿第一方向延伸的多个第二P型掺杂区，所述多个第二P型掺杂区在第二方向上等间距排布，所述第一P型掺杂区的击穿电压小于所述第二P型掺杂区的击穿电压，所述第二方向垂直于所述第一方向。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一P型掺杂区在第二方向上的最小重复尺寸大于所述第二P型掺杂区在第二方向上的最小重复尺寸。
3.根据权利要求2所述的半导体器件，其特征在于，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一P型掺杂区和第二P型掺杂区之间断开。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一P型掺杂区和第二P型掺杂区满足如下关系：a>b，c>d，a+b>c+d，d>e，其中，a为所述第一P型掺杂区在第二方向上的宽度，b为所述第二P型掺杂区在第二方向上的宽度，c为相邻的第一P型掺杂区在第二方向上的间距，d为相邻的第二P型掺杂区在第二方向上的间距，e为所述过渡区内所述第一P型掺杂区与第二P型掺杂区在第一方向上的间距。
5.根据权利要求2所述的半导体器件，其特征在于，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一P型掺杂区的端部向外延伸出多个分叉部，所述分叉部与所述第二P型掺杂区相接。
6.根据权利要求5所述的半导体器件，其特征在于，所述第一P型掺杂区和第二P型掺杂区满足如下关系：a>b，c>d，a+b>c+d，其中，a为所述第一P型掺杂区在第二方向上的宽度，b为所述第二P型掺杂区在第二方向上的宽度，c为相邻的第一P型掺杂区在第二方向上的间距，d为相邻的第二P型掺杂区在第二方向上的间距。
7.根据权利要求2所述的半导体器件，其特征在于，在垂直于所述版图平面的垂直方向上，所述半导体器件包括：
半导体衬底；
N型掺杂的外延层，所述外延层位于所述半导体衬底上；
其中，所述有源区内的半导体器件包括：
P型掺杂的体区，位于所述外延层内；
N型掺杂的源区，位于所述体区内，所述源区的边界与所述体区的边界之间具有间隔；
栅极结构，位于所述外延层上，所述栅极结构至少覆盖所述源区的边界与所述体区的边界之间的间隔；
所述第一P型掺杂区，位于所述外延层内且自所述体区的底部向下延伸；
所述分压环内的半导体器件包括：
第三P型掺杂区，位于所述外延层内；
所述第二P型掺杂区，位于所述外延层内且自所述第三P型掺杂区的底部向下延伸。
8.根据权利要求7所述的半导体器件，其特征在于，所述外延层为多层堆叠结构。
9.一种超结结构的半导体器件的制造方法，所述半导体器件的版图平面包括有源区以及位于所述有源区外围的分压环区域，其特征在于，所述方法包括：
在所述有源区内形成沿第一方向延伸的多个第一P型掺杂区，所述多个第一P型掺杂区在第二方向上等间距排布；
在所述分压环区域内形成沿第一方向延伸的多个第二P型掺杂区，所述多个第二P型掺杂区在第二方向上等间距排布；
其中，所述第一P型掺杂区的击穿电压小于所述第二P型掺杂区的击穿电压，所述第二方向垂直于所述第一方向。
10.根据权利要求9所述的制造方法，其特征在于，所述第一P型掺杂区在第二方向上的最小重复尺寸大于所述第二P型掺杂区在第二方向上的最小重复尺寸。
11.根据权利要求10所述的制造方法，其特征在于，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一P型掺杂区和第二P型掺杂区之间断开。
12.根据权利要求11所述的制造方法，其特征在于，所述第一P型掺杂区和第二P型掺杂区满足如下关系：a>b，c>d，a+b>c+d，d>e，其中，a为所述第一P型掺杂区在第二方向上的宽度，b为所述第二P型掺杂区在第二方向上的宽度，c为相邻的第一P型掺杂区在第二方向上的间距，d为相邻的第二P型掺杂区在第二方向上的间距，e为所述过渡区内所述第一P型掺杂区与第二P型掺杂区在第一方向上的间距。
13.根据权利要求10所述的制造方法，其特征在于，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一P型掺杂区的端部向外延伸为多个分叉部，所述分叉部与所述第二P型掺杂区相接。
14.根据权利要求13所述的制造方法，其特征在于，所述第一P型掺杂区和第二P型掺杂区满足如下关系：a>b，c>d，a+b>c+d，其中，a为所述第一P型掺杂区在第二方向上的宽度，b为所述第二P型掺杂区在第二方向上的宽度，c为相邻的第一P型掺杂区在第二方向上的间距，d为相邻的第二P型掺杂区在第二方向上的间距。
15.根据权利要求10所述的制造方法，其特征在于，所述方法还包括：
提供半导体衬底；
在所述半导体衬底上形成N型掺杂的外延层，并使用第一光刻版定位出所述第一P型掺杂区和第二P型掺杂区的位置，通过离子注入在所述外延层内形成所述第一P型掺杂区和第二P型掺杂区；
使用第二光刻版定位出体区和第三P型掺杂区的位置，通过离子注入在所述有源区中的外延层内形成P型掺杂的体区，在所述分压环区域的外延层内形成第三P型掺杂区，所述第一P型掺杂区自所述体区的底部向下延伸，所述第二P型掺杂区自所述第三P型掺杂区的底部向下延伸；
在所述体区内形成N型掺杂的源区，所述源区的边界与所述体区的边界之间具有间隔；
在所述外延层上形成栅极结构，所述栅极结构至少覆盖所述源区的边界与所述体区的边界之间的间隔。
16.根据权利要求15所述的制造方法，其特征在于，所述外延层、第一P型掺杂区、第二P型掺杂区、体区和第三P型掺杂区的形成方法包括：
在所述半导体衬底上依次形成多层堆叠的中间子外延层，形成每一中间子外延层后，使用所述第一光刻版定位出所述第一P型掺杂区和第二P型掺杂区的位置并进行离子注入；
在所述多层堆叠的中间子外延层上形成顶层子外延层，使用所述第二光刻版定位出所述体区和第三P型掺杂区的位置并进行离子注入；
对所述多层中间子外延层和顶层子外延层进行退火，以形成所述第一P型掺杂区、第二P型掺杂区、体区和第三P型掺杂区。
17.一种用于制造超结结构的半导体器件的光刻版，所述半导体器件的版图平面包括有源区以及位于所述有源区外围的分压环区域，其特征在于，所述光刻版在所述有源区内具有沿第一方向延伸的多个第一图形，所述多个第一图形在第二方向上等间距排布，所述光刻版在所述分压环区域内具有沿第一方向延伸的多个第二图形，所述多个第二图形在第二方向上等间距排布，所述第一图形在第二方向上的最小重复尺寸大于所述第二图形在第二方向上的最小重复尺寸。
18.根据权利要求17所述的光刻版，其特征在于，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一图形和第二图形之间断开。
19.根据权利要求17所述的光刻版，其特征在于，在所述有源区和分压环区域之间连接过渡的过渡区内，所述第一图形的端部向外延伸出多个分叉部，所述分叉部与所述第二图形相接。
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |