CN104903877B - 用于映射混合式数据命令/地址信号的训练 - Google Patents

用于映射混合式数据命令/地址信号的训练 Download PDF

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Abstract

数据引脚映射和延迟训练技术。在存储器装置的命令/地址(CA)总线上检测有效值。响应在CA总线上检测到值，经存储器装置上的数据引脚的第一子集传送式样的第一部分（高相位）；响应在CA总线上检测到值，经存储器装置上的数据引脚的第二子集传送式样的第二部分（低相位）。在CA式样传送时在存储器控制器对来自数据引脚的信号进行采样，以通过分析采样的数据引脚的第一和第二子集，获得第一存储器装置的样本（高相位）和第二存储器装置的样本（低相位）。与在CA总线上传送的式样知识组合，分析促使发现未知的数据引脚映射。在具有和不具有优先级数据引脚映射知识的情况下，改变传送的CA式样和在存储器控制器数据信号上采样的结果反馈允许CA/CTRL/CLK信号延迟训练。

Description

用于映射混合式数据命令/地址信号的训练
技术领域
本发明的实施例涉及存储器链路的训练。更具体地说，本发明的实施例涉及用于自动映射混合式数据的技术。
背景技术
存储器训练在平台上以对准差的控制、时钟和命令/地址(CA)信号开始时，甚至诸如重置或进入CA训练模式等最基本命令也可能在一些DRAM装置中未正确注册。对于每个问题平台，当前解决方案需要用于所有这些信号类型的极其严格的长度匹配和/或手动初始定时设置。因此，只为允许最基本的训练例程运行便能够消耗许多时间和工作。
发明内容
一些实施例描述存储器控制方法、存储器控制系统、存储器控制器。存储器控制方法，包括：在存储器装置的命令/地址(CA)总线上检测有效值；通过存储器控制器传送在所述CA总线上的第一式样，所述第一式样经所述存储器装置上两个或更多个数据引脚的第一子集被接收，使得所述存储器装置在所述数据引脚上传送值的第一集，产生每字节“1”的独特和；在传送所述第一式样后对来自所述数据引脚的信号进行采样以获得第一样本；通过所述存储器控制器传送在所述CA总线上的第二式样，经所述存储器装置上两个或更多个数据引脚的第二子集接收第二式样，使得所述存储器装置在所述数据引脚上传送值的第二集，产生每字节“1”的独特和；在传送所述第二式样后对来自所述数据引脚的信号进行采样以获得第二样本；使用所述第一样本和所述第二样本以生成数据引脚映射。
附图说明
在附图中，本发明的实施例以示例方式而不是限制方式示出，图中，相似的标号表示类似的元素。
图1是对应于用于数据线的映射的训练技术的一个实施例的时序图。
图2是用于训练序列的时序图的一个实施例。
图3示出可使用的两个训练式样。
图4是电子系统的一个实施例的框图。
图5是能够在图4的系统中利用的训练序列的一个实施例的流程图。
图6是用于CLK/CS/CA延迟的预训练过程的一个实施例的流程图。
图7是用于CLK/CS/CA延迟的预训练过程的一个实施例的流程图。
图8是能够在预训练后使用的数据引脚映射的一个实施例的流程图。
图9是能够在无预训练的情况下使用的数据引脚映射的一个实施例的流程图。
图10是用于能够在DQ映射后使用的CS训练的技术的一个实施例的流程图。
具体实施方式
在下面的描述中，陈述了许多特定细节。然而，实现本发明的实施例可无需这些特定的细节。在其它情况下，公知的电路、结构和技术未详细显示以免混淆对此描述的理解。
如果板上存在交换，则低功率DDR-3(LPDDR-3)命令/地址(CA)训练模式和模式寄存器读出(MRR)要求特定数据(DQ)引脚映射。板上不允许交换通过限制产品选项和增大设计复杂性，限制了向系统设计员和制造商提供的选项。例如，用于典型的双信道LPDDR3实施例的所有128DQ引脚的映射将要求相当大的人工，并且可导致错误。它也可要求用于每个板和用于每个存储器配置选项的自定义BIOS/MRC(存储器参考代码)版本，导致生产环境复杂和生产管理问题复杂。
本文中所述技术能够使用存储器装置训练模式，自动确定要求的信号的映射。例如，用于LPDDR3的CA训练模式和其它类似训练模式。在一个实施例中，映射技术使用字节映射(例如，每64比特信道8字节)，该映射能够消除单调的人工劳动和对应的错误概率以及允许通用BIOS版本用于许多不同的板/平台而无需重新编译BIOS。
在一个实施例中，在执行CA训练时，存储器装置对CA总线值进行采样，并且在DQ引脚上返回反馈。存储器控制器和任何训练支持机制(例如，软件、固件)能够分析反馈并且确定下一动作。由于未知DQ映射原因，不存在存储器控制器确定哪个输入路由到哪个存储器数据线的直接方式。
图1是对应于用于数据线的映射的训练技术的一个实施例的时序图。在一个实施例中，数据引脚的映射被拆分成偶数和奇数训练。在其它实施例中，能够使用其它拆分或编组。
在一个实施例中，时钟信号110用于驱动在CA总线120和数据总线上的事务。在一个实施例中，CA高相位值映射到偶数存储器数据输出(例如，DQ0、DQ2、DQ4)，并且CA低相位值映射到奇数存储器数据输出(例如，DQ1、DQ3、DQ5)。
在一个实施例中，传送带有不同于所有其它CA引脚的值的单个CA相位和相同引脚的第二相位将产生具有不同于其它引脚的值的单个数据信号(例如，16个引脚之一是高的)。循环单个不同值的位置允许训练机制一次识别一个数据引脚，并且以使用现有技术可能的更有效方式生成适当的映射。
为实现更快映射，例如，8次迭代而不是用于16个引脚的16次迭代，能够使用每四个引脚不同的CA相位。例如，为查找在字节0中的数据引脚0(DQ0)和在字节1中的数据脚8(DQ8)，能够在CA0和CA5高相位上传送值“1”，而CA0和CA5低相位和所有其它CA引脚传送“0”。这产生了在每个DQ字节上提供反馈的单个“1”值(存储器装置的更低两个字节)。训练机制随后查找每个字节中的哪单个DQ引脚具有“1”值，并且存储该信息以便用于映射和随后的解混合。
在一个实施例中，可利用以下CA到DQ映射：
以前的DDR生成不要求如上所述的信号映射。用于LPDDR3的常见解决方案需要信号映射包括在内，例如，带有映射数据的硬编码表，这对于大量的主板变化和/或存储器配置是低效的解决方案。另一现有(无效率)的解决方案是完全不允许交换DQ信号和字节以避免此情况-但这使得板设计极其低效和复杂。
在一个实施例中，本文中所述技术为用于存储器装置(例如LPDDR3)的控制、时钟、命令和地址信号定时的并发初始预训练提供了训练机制。这些机制利用例如LPDDR3命令/地址(CA)训练模式等带有不要求以前的命令/地址或控制信号训练的训练式样的训练模式。
在一个实施例中，在CA训练模式中时，存储器装置对CA总线上的单个事务进行采样，并且在DQ信号上提供反馈。在高和低相位上的CA0…CA3引脚值映射到每个存储器装置的DQ0…7输出(第1字节)，而CA5…8高和低相位映射到每个存储器装置的DQ8…15输出(第2字节)。
由于在此训练点无完整的DQ映射，因此，在CA总线上传送不依赖检查确切DQ反馈的预选择的式样，但信号之和在每个数据字节中等于“1”。在一个实施例中，式样包括所有CA总线转变以确保高和低相位的覆盖，同时通过在每次迭代期间每信号只具有从0到1或从1到0的一个级别转变而不产生过多的压力。
图2是用于训练序列的时序图的一个实施例。在一个实施例中，在每个CA引脚(例如，CA0…3和CA5…8)上，传送以下式样(或如下所述，其相对/逆版本)。
因此，视芯片选择(控制)和CA相对定时与用于每个存储器装置的时钟信号而定，不同反馈将到达DQ引脚。如果CS 120和CA 130均相对于时钟信号正确对准，则两个时钟相位将对带有“1”值的两个CA引脚和带有“0”值的另两个CA引脚进行采样，产生带有“1”值的4个DQ引脚。
如果CA和CS总线之一或两者未对准，则不正确的值范围是在“1”采样的两个到6个DQ引脚(确切值无关紧要)。这允许也能够区分在所有DQ引脚上样本0或1的情况，意味着存储器装置不在CA训练模式。
如果DRAM装置不对任何内容进行采样，则它保持在DQ引脚上的反馈不变，由此导致向存储器控制器显示旧的不相关反馈。这是我们要了解情况为什么是这样的原因。在一个实施例中，为区分缺乏样本(例如，由于边际/不正确定时)与正确定时，能够使用两个独特逆式样，这两个逆式样如果采样正确，则均产生四个“1”，但带有不同特征。因此，每个有效点应对带有两个不同特征的“4”采样。任何其它结果被视为失效点。图3示出可使用的两个训练式样。类似种类和类似特性的式样将实现相同结果。
在特定于LPDDR-3和有关实现的一个实施例中，由于初始时钟/CTRL/CA定时可能无效，因此，无法保证初始重置/初始化和CA训练模式输入命令已正确解码。在一个实施例中，为保证重置命令成功(例如，MRW63命令)，CS能够是在两个连续周期内的传送信号(“2NCS”模式)。
此时，所需的所有MR值仍不可用于LPDDR操作，但尚不要求这些值。在一个实施例中，需要的唯一MRW是CA训练模式输入(例如，MRW41)，这可能由于时钟/CTRL定时原因而成功或不成功。因此，对于显示不正确结果的迭代，如果存在存储器装置不在CA训练模式中的指示，则退出CA训练模式(如果此列上的一些DRAM装置在CA训练模式，但其它DRAM装置不在该模式)，重置列并且再次进入CA训练模式。
在任何其它存储器装置训练步骤能够开始前，MRC必须确保在所有存储器(例如，DRAM)装置已对准控制信号，以便所有发出的命令正确注册。因为由于设计限制和/或错误原因，并非所有这些信号在一些平台上具有匹配长度，所以需要查找用于这些信号的最佳定时的机制。
本文中所述是用于训练对LPDDR3特别有用的控制信号定时的技术；然而，也能够支持其它存储器装置。在LPDDR3实施例中，这些技术利用LPDDR3命令/地址(CA)训练模式，并且使用不要求以前的命令/地址信号训练的特殊训练式样。在其它实施例中，类似的训练模式能够类似地用于训练控制信号定时。
在一个实施例中，技术跨范围扫描控制延迟，并且对于每个值传送两个式样(参见图3)，并且在它们自己之间比较用于每个字节的读DQ结果(应对两个式样是不同的)，以及比较用于每个字节的值之和与4。
在测试完成后，选择具有有效点的期间的中间点并且将其设置成控制引脚。在一个实施例中，为每个信道和列重复测试。
当前解决方案依赖更精确的信号长度匹配，这能够更易于实现和/或在更慢速时以及在物理上更大的系统板上更不成为问题。如果发生失配，则为每种情况进行定时的手动调整。这使得板开机活动变得复杂，并且需要用于每个此类板的单独BIOS编译号(build)。
另外，根据需要添加功能控制训练步骤，这在更迟得多的MRC阶段运行(在已经调谐所有其它信号定时后)。因此，如果初始控制定时设置在边际，则系统变得更不稳定，并且可能在无初始定时设置的手动调谐的情况下甚至未达到此高级步骤。
图4是电子系统的一个实施例的框图。图4所示电子系统要表示某个范围的电子系统(有线或无线)，例如包括台式计算机系统、膝上型计算机系统、蜂窝电话、包括蜂窝启用的PDA的个人数字助理(PDA)、机顶盒、平板等。备选电子系统可包括更多、更少和/或不同的组件。
电子系统400包括传递信息的总线405或其它通信装置和耦合到总线405的可处理信息的处理器410。虽然电子系统400示为带有单个处理器，但电子系统400可包括多个处理器和/或协处理器。电子系统400还可包括耦合到总线405的随机存取存储器(RAM)或其它动态存储装置420(称为主存储器)，并且可存储可由处理器410执行的信息和指令。主存储器420也可用于在处理器410执行指令期间存储暂时变量或其它中间信息。
电子系统400也可包括耦合到总线405，可存储用于处理器410的静态信息和指令的只读存储器(ROM)和/或其它静态存储装置430。数据存储装置440可耦合到总线405以存储信息和指令。诸如磁盘或光盘及对应驱动器等数据存储装置440可耦合到电子系统400。
电子系统400也可经总线405耦合到诸如阴极射线管(CRT)或液晶显示器(LCD)等显示装置450，以向用户显示信息。包括字母数字和其它键的字母数字输入装置460可耦合到总线405以便将信息和命令选择传递到处理器410。另一类型的用户输入装置是传递方向信息和命令选择到处理器410并且控制在显示器450上光标移动的光标控制470，如鼠标、轨迹球或光标方向键。
电子系统400还可包括网络接口480以提供到诸如局域网等网络的接入。网络接口480例如可包括具有天线485的无线网络接口，天线485可表示一个或更多个天线。网络接口480例如也可包括有线网络接口以便经网络电缆487与远程装置进行通信，网络电缆487例如可以是以太网电缆、同轴电缆、光纤电缆、串行电缆或并行电缆。
在一个实施例中，网络接口480例如可通过符合IEEE 802.11b和/或IEEE 802.11g标准，提供到局域网的接入，和/或无线网络接口例如可通过符合蓝牙标准，提供到个人区域网络的接入。其它无线网络接口和/或协议也能够得到支持。
IEEE 802.11b对应于1999年12月16日批准的题为“局域网和城域网，第11部分：无线LAN媒体接入控制(MAC)和物理层(PHY)规范：2.4GHz频带中的高速物理层扩展”的IEEE标准802.11b-1999及相关文档。IEEE 802.11g对应于2003年6月27日批准的题为“局域网和城域网，第11部分：无线LAN媒体接入控制(MAC)和物理层(PHY)规范，修改4：2.4GHz频带中的进一步更高速率扩展”的IEEE标准802.11g-2003及相关文档。蓝牙协议在BluetoothSpecial Interest Group,Inc.Associated于2001年2月22日发布的“蓝牙系统的规范：核心，版本1.1”中描述，并且蓝牙标准的以前或后一版本也可得到支持。
除经无线LAN标准的通信外或者不使用经无线LAN标准的通信，网络接口480可使用例如时分多址(TDMA)协议、全球移动通信系统(GSM)协议、码分多址(CDMA)协议和/或任何其它类型的无线通信协议提供通信。
图5是能够在图4的系统中利用的训练序列的一个实施例的流程图。图5的训练序列提供了训练过程的一般概述。
为CLK/CS/CA延迟执行预训练，510。下面更详细地描述用于CLK/CS/CA预训练的实施例。映射数据(DQ)引脚，520。如本文中所述执行DQ引脚的映射。执行CS对CLK训练，530。如上所述，执行CS对CLK训练。执行CA对CLK训练，540。CA对CLK训练能够以技术领域熟知的任何方式执行。
图6是用于CLK/CS/CA延迟的预训练过程的一个实施例的流程图。与图7的版本相比，图6提供用于CLK/CS/CA延迟的预训练过程的简化版本。图6的示例涉及LP-DDR配置；然而，所述概念能够适用于其它DDR技术并且也适用于非DDR配置。在2N CS模式中重置主机系统(例如，MRW63命令)，605。
系统以粗略步骤在CLK/CS/CA延迟上迭代，610，以降低运行/引导时间。如果覆盖所有延迟，615，则系统能够操作以查找用于CLK/CS/CA信号的最佳定时，620。如果未覆盖所有延迟，615，则系统进入CA训练，625。在一个实施例中，通过MRW41命令和拉伸CA，进入CA训练；然而，其它技术能够用于其它配置(例如，非LPDDR3)。
传送第一式样(例如，式样A，图3)，630。在一个实施例中，计算对应于第一式样的每字节的数据比特之和，并且将其与用于第一式样的特征值存储在一起，635。传送第二式样(例如，式样B，图3)，并且退出CA训练模式，640。在一个实施例中，计算对应于第二式样的每字节的数据比特之和，并且将其与用于第二式样的特征值存储在一起，645。
比较式样结果650以确定当前定时参数是通过655还是失败660。在一个实施例中，结果比较涉及检查为每个训练式样收到的“1”比特的数量。在一个实施例中，如果每个式样使得收到四个“1”比特，并且用于两个式样的特征不同，则式样训练已通过。
图7是用于CLK/CS/CA延迟的预训练过程的一个实施例的流程图。与图6的版本相比，图7提供用于CLK/CS/CA延迟的预训练过程的更复杂版本。图7的示例涉及LP-DDR配置；然而，所述概念能够适用于其它DDR技术并且也适用于非DDR配置。在2N CS模式中重置主机系统(例如，MRW63命令)，705。
将CA_ModeSucceeded标记设置成假(FALSE)，710。系统以粗略步骤在CLK/CS/CA延迟上迭代，715。如果覆盖所有延迟，720，则系统能够操作以查找用于CLK/CS/CA信号的最佳定时，725。如果未覆盖所有延迟，720，则如果CA_ModeSucceeded仍为假，系统进入CA训练，730。在一个实施例中，通过MRW41命令和拉伸CA，进入CA训练；然而，其它技术能够用于其它配置(例如，非LPDDR3)。
传送第一式样(例如，式样A，图3)，735。在一个实施例中，计算对应于第一式样的每字节的数据比特之和，并且将其与用于第一式样的特征值存储在一起，740。传送第二式样(例如，式样B，图3)，并且退出CA训练模式，745。在一个实施例中，计算对应于第二式样的每字节的数据比特之和，并且将其与用于第二式样的特征值存储在一起，755。
比较式样结果760以确定当前定时参数是通过765还是失败770。在一个实施例中，结果比较涉及检查为每个训练式样收到的“1”比特的数量。在一个实施例中，如果每个式样使得收到四个“1”比特，并且用于两个式样的特征不同，则式样训练已通过。
结果指示通过时，CA_ModeSucceeded标示成真(TRUE)，765。结果指示失败时，如果用于两个式样的比特之和大于0并且小于8，755，则CA_ModeSucceeded标记标示成真，780。如果用于两个式样的和不是大于0且小于8，则退出CA训练模式(例如，通过MRW42命令)，785。
下面的流描述对应于用于在存储器装置上映射数据引脚的技术的一个实施例。
1.开始：
2.在2N模式中重置存储器装置(例如，MRW63)
3.设置CLK、CS、CA延迟值(循环)
a.进入CA训练模式(如果需要)
b.传送式样A
c.存储结果+特征
d.选项：
i.检查“1”的数量
1.如果为0或8
a.标示为失效点
b.退出CA训练模式(例如，MRW42)
c.跳到3，更新延迟值并且通过CA训练再次继续
2.如果＜4或者＞4，
a.标示为失效点
b.跳到3但跳过a。
3.如果＝＝4——继续
e.传送式样B
f.检查“1”的数量
i.如果为0或8
1.标示为失效点
2.退出CA训练模式(例如，MRW42)
3.跳到3，更新延迟值并且通过CA训练再次继续
ii.如果＜4或者＞4或者＝＝4，但特征与用于A的相同：
1.标示为失效点
2.跳到3(更新延迟)但跳过a。
iii.如果＝＝4，并且特征与A不同-标示为通过点。
(在尝试所有延迟值之后)
4.判定最佳延迟点位于最大通过点区域中间。
图8是能够在图6和7上所述预训练后使用的数据引脚映射的一个实施例的流程图。在一个实施例中，从存储器(例如，DRAM)迭代已知比特式样(例如，每字节一个“1”)，810。在一个实施例中，为线的所有字节平行执行式样。
如果覆盖所有数据引脚，820，则映射完成。如果不覆盖所有数据引脚，820，则每字节计算并且编程产生单个独特数据引脚级别的CA式样，830。将式样传送到存储器，840。在一个实施例中，扫描DQ引脚以在逐字节基础上查找与其它数据引脚不同的数据引脚。也能够支持其它大小。为处理器(例如，CPU)或要映射到上面断定的数据引脚的其它组件记录此映射，850。
图9是能够在无图6和7上所述预训练的情况下使用的数据引脚映射的一个实施例的流程图。图9的过程提供在无上面讨论的预训练机制的情况下，映射数据装置引脚(X1，X2等)与处理器引脚(Y1，Y2等)的技术。
在一个实施例中，在映射到用于每两个字节的16个DQ引脚的8个目标CA引脚上，迭代带有1个“1”比特和7个“0”比特的式样，910。将每个CA引脚映射到两个数据装置引脚(例如，X1和X2)。如果覆盖所有CA引脚，920，则编程CA式样以同时在所有CA引脚上在一个CA相位(例如，高相位)产生“0”，并且在另一CA相位(例如，低相位)产生“1”，930。在一个实施例中，对于每个DQ引脚对(例如，X1和X2)，带有“0”的DQ引脚映射到第一引脚(例如，X1)，并且带有“1”的DQ引脚映射到第二引脚(例如，X2)，940。
如果不覆盖所有CA引脚，920，则每CA引脚计算并且编程产生单个独特DC级别的CA式样，950。这产生了其值与其它DQ引脚不同的两个DQ引脚，即，X1和X2。传送该式样，960。找到与其它引脚(Y1和Y2)不同的DQ引脚，970。为用于对应数据引脚对(X1和X2)的处理器引脚对(Y1和Y2)记录映射。
图10是用于能够在DQ映射后使用的CS训练的技术的一个实施例的流程图。在一个实施例中，迭代CS对CLK延迟，1010。在一个实施例中，迭代针对每个列。如果覆盖所有CS延迟，1020，则计算最佳CS延迟设置，1030。
如果不覆盖所有CS延迟，1020，则传送第一CS式样，1040。将用于第一式样的每字节的数据比特之和与用于第一式样的特征值存储在一起，1050。传送第二CS式样，1060。将对应于第二式样的每字节的数据比特之和与用于第二式样的特征值存储在一起，1070。
比较式样结果1080以确定当前定时参数是通过1090还是失败1095。在一个实施例中，结果比较涉及检查为每个训练式样收到的“1”比特的数量。在一个实施例中，如果每个式样使得收到四个“1”比特(假设使用来自图3的适当式样或类似物)，并且用于两个式样的特征不同，则式样训练已通过。
在一个实施例中，通过检测在存储器装置的命令/地址(CA)总线上的有效值，完成数据线映射。经对应于检测CA总线上有效值的存储器装置上两个或更多个数据引脚的第一子集，传送第一式样。在传送第一式样的同时对来自数据引脚的信号进行采样以获得第一样本。经存储器装置上两个或更多个数据引脚的第二子集，传送第二式样。在传送第二式样的同时对来自数据引脚的信号进行采样以获得第二样本。使用第一样本和所述第二样本以生成数据引脚映射。
在一个实施例中，存储器装置包括动态随机存取存储器(DRAM)。在一个实施例中，DRAM是符合低功率双倍数据率3(LPDDR3)标准的存储器装置。在一个实施例中，DRAM是符合双倍数据率(DDRx)标准的存储器装置。在一个实施例中，第一子集包括数据引脚的第一半，并且第二子集包括数据引脚的第二半。在一个实施例中，第一半包括偶数编号的数据引脚，并且第二半包括奇数编号的数据引脚。
在一个实施例中，系统包括具有命令/地址(CA)引脚和数据引脚的至少一个存储器装置和经CA引脚和数据引脚与至少一个存储器装置耦合的存储器控制器。存储器控制器在存储器装置的命令/地址(CA)总线上传送有效值，存储器装置经存储器装置上两个或更多个数据引脚的第一子集传送第一式样，存储器控制器在第一式样传送的同时接收来自数据引脚的采样信号以获得第一样本，经存储器装置上两个或更多个数据引脚的第二子集传送第二式样，在第二式样传送的同时接收来自数据引脚的采样信号以获得第二样本，以及使用第一样本和第二样本以生成数据引脚映射。
在一个实施例中，存储器控制器在CA引脚上传送(单个)式样，并且存储器装置对每个CA引脚采样两次，并且相应地在偶数和奇数数据引脚上返回结果。然而存储器装置在此情况下不在数据总线上接收任何内容，只有存储器控制器接收。
在一个实施例中，存储器装置包括动态随机存取存储器(DRAM)。在一个实施例中，DRAM是符合低功率双倍数据率3(LPDDR3)标准的存储器装置。在一个实施例中，DRAM是符合双倍数据率(DDRx)标准的存储器装置。在一个实施例中，第一子集包括数据引脚的第一半，并且第二子集包括数据引脚的第二半。在一个实施例中，第一半包括偶数编号的数据引脚，并且第二半包括奇数编号的数据引脚。
在一个实施例中，系统包括存储器控制器和具有命令/地址(CA)引脚和数据引脚的存储器装置。存储器装置经CA引脚和数据引脚耦合以与存储器控制器通信，存储器装置检测在存储器装置的命令/地址(CA)总线上的有效值，经存储器装置上两个或更多个数据引脚的第一子集接收第一式样，响应在CA总线上检测到有效值，在第一式样传送的同时对来自数据引脚的信号进行采样以获得第一样本，经存储器装置上两个或更多个数据引脚的第二子集接收第二式样，在第二式样传送的同时对来自数据引脚的信号进行采样以获得第二样本，将第一样本和第二样本发送到存储器控制器。存储器控制器基于第一样本和第二样本，生成数据引脚映射。
在一个实施例中，存储器装置包括动态随机存取存储器(DRAM)。在一个实施例中，DRAM是符合低功率双倍数据率3(LPDDR3)标准的存储器装置。在一个实施例中，DRAM是符合双倍数据率(DDRx)标准的存储器装置。在一个实施例中，第一子集包括数据引脚的第一半，并且第二子集包括数据引脚的第二半。在一个实施例中，第一半包括偶数编号的数据引脚，并且第二半包括奇数编号的数据引脚。
存储器装置包括命令/地址(CA)引脚、数据引脚和与CA引脚和数据引脚耦合的控制逻辑。控制逻辑检测在存储器装置的命令/地址(CA)总线上的有效值，经存储器装置上两个或更多个数据引脚的第一子集接收第一式样，响应在CA总线上检测到有效值，在第一式样传送的同时对来自数据引脚的信号进行采样以获得第一样本，经存储器装置上两个或更多个数据引脚的第二子集接收第二式样，在第二式样传送的同时对来自数据引脚的信号进行采样以获得第二样本，将第一样本和第二样本发送到存储器控制器。
在一个实施例中，存储器装置包括动态随机存取存储器(DRAM)。在一个实施例中，DRAM是符合低功率双倍数据率3(LPDDR3)标准的存储器装置。在一个实施例中，DRAM是符合双倍数据率(DDRx)标准的存储器装置。在一个实施例中，第一子集包括数据引脚的第一半，并且第二子集包括数据引脚的第二半。在一个实施例中，第一半包括偶数编号的数据引脚，并且第二半包括奇数编号的数据引脚。
在一个实施例中，存储器控制器包括命令/地址(CA)引脚、数据引脚和与CA引脚和数据引脚耦合的控制逻辑。存储器控制器经CA引脚和数据引脚与至少一个存储器装置进行通信，存储器控制器在存储器装置的命令/地址(CA)总线上传送有效值，在第一式样传送的同时接收来自数据引脚的采样信号以获得第一样本，经存储器装置上两个或更多个数据引脚的第二子集传送第二式样，在第二式样传送的同时接收来自数据引脚的采样信号以获得第二样本，以及使用第一样本和第二样本以生成数据引脚映射。
在一个实施例中，存储器装置包括动态随机存取存储器(DRAM)。在一个实施例中，DRAM是符合低功率双倍数据率3(LPDDR3)标准的存储器装置。在一个实施例中，DRAM是符合双倍数据率(DDRx)标准的存储器装置。在一个实施例中，第一子集包括数据引脚的第一半，并且第二子集包括数据引脚的第二半。在一个实施例中，第一半包括偶数编号的数据引脚，并且第二半包括奇数编号的数据引脚。
说明书对“一个实施例”或“实施例”的引用指结合该实施例描述的特定特性、结构或特征包括在本发明的至少一个实施例中。在说明书中各个位置出现的“在一个实施例中”词语不一定全部指同一实施例。
虽然本发明已根据几个实施例描述，但本领域的技术人员将认识到本发明不限于所述实施例，通过在所附权利要求书的精神和范围内的修改和变化，能够实践本发明。描述因此要视为是说明性的而不是限制。

Claims (20)

1.一种存储器控制方法，包括：
在存储器装置的命令/地址(CA)总线上检测有效值；
通过存储器控制器传送在所述CA总线上的第一式样，所述第一式样经所述存储器装置上两个或更多个数据引脚的第一子集被接收，使得所述存储器装置在所述数据引脚上传送值的第一集，产生每字节“1”的独特和；
在传送所述第一式样后对来自所述数据引脚的信号进行采样以获得第一样本；
通过所述存储器控制器传送在所述CA总线上的第二式样，经所述存储器装置上两个或更多个数据引脚的第二子集接收第二式样，使得所述存储器装置在所述数据引脚上传送值的第二集，产生每字节“1”的独特和；
在传送所述第二式样后对来自所述数据引脚的信号进行采样以获得第二样本；
使用所述第一样本和所述第二样本以生成数据引脚映射。
2.如权利要求1所述的方法，还包括使用所述第一样本和所述第二样本以实现CLK/CS/CA粗分辨率预训练和CS精细分辨率训练。
3.如权利要求1所述的方法，其中所述存储器装置包括动态随机存取存储器(DRAM)。
4.如权利要求3所述的方法，其中所述DRAM是符合低功率双倍数据率3(LPDDR3)标准的存储器装置。
5.如权利要求3所述的方法，其中所述DRAM是符合双倍数据率(DDRx)标准的存储器装置。
6.如权利要求1所述的方法，其中所述第一子集包括所述数据引脚的第一半，并且所述第二子集包括所述数据引脚的第二半。
7.如权利要求6所述的方法，其中所述第一半包括偶数编号的数据引脚，并且所述第二半包括奇数编号的数据引脚。
8.一种存储器控制系统，包括：
具有命令/地址(CA)引脚和数据引脚的至少一个存储器装置；
经所述CA引脚和所述数据引脚与所述至少一个存储器装置耦合的存储器控制器，所述存储器控制器在存储器装置的命令/地址(CA)总线上传送有效值，在所述CA总线上传送第一式样，在所述第一式样传送后接收来自所述数据引脚的采样的信号以获得第一样本，在所述CA总线上传送第二式样，在所述第二式样传送的同时接收来自所述数据引脚的采样的信号以获得第二样本，以及使用所述第一样本和所述第二样本以生成数据引脚映射。
9.如权利要求8所述的系统，其中所述存储器装置包括动态随机存取存储器(DRAM)。
10.如权利要求9所述的系统，其中所述DRAM是符合低功率双倍数据率3(LPDDR3)标准的存储器装置。
11.如权利要求9所述的系统，其中所述DRAM是符合双倍数据率(DDRx)标准的存储器装置。
12.一种存储器控制系统，包括：
存储器控制器；
具有命令/地址(CA)引脚和数据引脚的存储器装置，所述存储器装置经所述CA引脚和所述数据引脚耦合以与所述存储器控制器通信，所述存储器装置检测在存储器装置的命令/地址(CA)总线上的有效值，经所述存储器装置上两个或更多个数据引脚的第一子集接收第一式样，响应在所述CA总线上检测到所述有效值，在所述第一式样传送的同时对来自所述数据引脚的信号进行采样以获得第一样本，经所述存储器装置上两个或更多个数据引脚的第二子集接收第二式样，在所述第二式样传送的同时对来自所述数据引脚的信号进行采样以获得第二样本，将所述第一样本和所述第二样本发送到所述存储器控制器；
其中所述存储器控制器基于所述第一样本和所述第二样本，生成数据引脚映射。
13.如权利要求12所述的系统，其中所述存储器装置包括动态随机存取存储器DRAM。
14.如权利要求13所述的系统，其中所述DRAM是符合低功率双倍数据率3(LPDDR3)标准的存储器装置。
15.如权利要求13所述的系统，其中所述DRAM是符合双倍数据率(DDRx)标准的存储器装置。
16.如权利要求12所述的系统，其中所述第一子集包括所述数据引脚的第一半，并且所述第二子集包括所述数据引脚的第二半，所述第一半包括偶数编号的数据引脚，并且所述第二半包括奇数编号的数据引脚。
17.一种存储器控制器，包括：
命令/地址(CA)引脚；
数据引脚；以及
与所述CA引脚和所述数据引脚耦合的控制逻辑，所述存储器控制器经所述CA引脚和所述数据引脚与至少一个存储器装置进行通信，所述存储器控制器在存储器装置的命令/地址(CA)总线上传送有效值，经所述存储器装置上两个或更多个数据引脚的第一子集传送第一式样，在所述第一式样传送的同时接收来自所述数据引脚的采样信号以获得第一样本，经所述存储器装置上两个或更多个数据引脚的第二子集传送第二式样，在所述第二式样传送的同时接收来自所述数据引脚的采样信号以获得第二样本，以及使用所述第一样本和所述第二样本以生成数据引脚映射。
18.如权利要求17所述的存储器控制器，其中所述存储器装置包括动态随机存取存储器DRAM。
19.如权利要求18所述的存储器控制器，其中所述DRAM是符合低功率双倍数据率3(LPDDR3)标准的存储器装置。
20.如权利要求18所述的存储器控制器，其中所述DRAM是符合双倍数据率(DDRx)标准的存储器装置。
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