CN107797821A - 重试读取方法以及使用该方法的装置 - Google Patents

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Abstract

本发明的实施例提出一种重试读取方法，由处理单元执行，包含以下步骤。于系统开机时，产生重试读取操作的微码及储存重试读取操作的微码至指令缓存器。于系统开机后，从主装置接收到重试读取命令；以及驱动状态机，用以执行指令缓存器中的重试读取操作的微码。

Description

重试读取方法以及使用该方法的装置
【技术领域】
本发明关连于一种快闪存储器装置，特别是一种重试读取方法以及使用该方法的装置。
【背景技术】
快闪存储器装置通常分为NOR快闪装置与NAND快闪装置。NOR快闪装置为随机存取装置，而可于地址脚位上提供任何的地址，用以存取NOR快闪装置的主装置(host)，并及时地由NOR快闪装置的数据脚位上获得储存于该地址上的数据。相反地，NAND快闪装置并非随机存取，而是序列存取。NAND快闪装置无法像NOR快闪装置一样，可以存取任何随机地址，主装置反而需要写入序列的比特组(bytes)的值到NAND快闪装置中，用以定义请求命令(command)的类型(如，读取、写入、抹除等)，以及用在此命令上的地址。地址可指向一个页面(在快闪存储器中的一个写入操作的最小数据块)或一个区块(在快闪存储器中的一个抹除操作的最小数据块)。实际上，NAND快闪装置通常从存储器单元(memory cells)上读取或写入完整的数页数据。当一整页的数据从阵列读取到装置中的缓存器(buffer)后，借由使用提取信号(strobe signal)顺序地敲出(clock out)内容，让主单元可逐比特组或字元组(words)存取数据。
NAND快闪装置的体积越来越小，而数据保留、数据干扰等因素会造成越来越难正确读取数据。数据重试基本上为一个试误回圈(trial-and-error loop)，控制器从预设数据表中的第一到最后一个设定尝试不同阀值电压(threshold voltage)，直到原始比特的错误数目低于错 误检查校正能力并回复正确的数据。当NAND快闪装置老化，预先设定的阀值电压不足以正确读取数据，且会越来越频繁的进行重试读取，造成效能降低。因此，本发明提出一种重试读取方法以及使用该方法的装置，用以提升重试读取的效率。
【发明内容】
本发明的实施例提出一种重试读取方法，由处理单元执行，包含以下步骤。于系统开机时，产生重试读取操作的微码及储存重试读取操作的微码至指令缓存器。于系统开机后，从主装置接收到重试读取命令；以及驱动状态机，用以执行指令缓存器中的重试读取操作的微码。
本发明的实施例提出一种重试读取装置，包含指令缓存器、状态机及处理单元。处理单元耦接指令缓存器及状态机，并且于系统开机时，产生重试读取操作的微码及储存重试读取操作的微码至指令缓存器。于系统开机后，处理单元从主装置接收到重试读取命令；以及驱动状态机，用以执行指令缓存器中的重试读取操作的微码。
【附图说明】
图1是依据本发明实施例的快闪存储器的系统架构示意图。
图2是依据本发明实施例的存取接口与储存单元的方块图。
图3是依据本发明实施例的一个存取子接口与多个储存子单元的连接示意图。
图4是依据本发明实施例的重试参数的储存示意图。
图5是依据本发明实施例的产生微码的方法流程图。
图6是依据本发明实施例的重试读取方法流程图。
【符号说明】
10 系统；
110 处理单元；
120 状态机；
130 错误检查修正单元；
141 非挥发性存储器；
143 指令缓存器；
145 先进先出缓存器；
147 数据缓存器；
150 存取接口；
160 主装置；
170 存取接口；
170_0～170_j 存取子接口；
180 储存单元；
180_0_0～180_j_i 储存子单元；
320_0_0～320_0_i 芯片致能控制信号；
40_1、40_2、…、40_n 记录；
40_1_1、40_1_2、…、40_1_m1 重试参数；
40_2_1、40_2_2、…、40_2_m2 重试参数；
40_n_1、40_n_2、…、40_n_mn 重试参数；
S510～S540 方法步骤；
S610～S670 方法步骤。
【具体实施方式】
以下说明是为完成发明的较佳实现方式，其目的在于描述本发明的基本精神，但并不用以限定本发明。实际的发明内容必须参考之后的权利要求范围。
必须了解的是，使用于本说明书中的“包含”、“包括”等词，是用以表示存在特定的技术特征、数值、方法步骤、操作处理、元件以及/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、操作处理、元件、组件，或以上的任意组合。
于权利要求中使用如“第一”、“第二”、“第三”等词是用来修饰权利要求中的元件，并非用来表示之间具有优先权顺序，先行关系，或者是一个元件先于另一个元件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的元件。
图1是依据本发明实施例的快闪存储器的系统架构示意图。快闪存储器的系统架构10中包含处理单元110，用以写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。详细来说，处理单元110通过存取接口170写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。处理单元110可使用多种方式实施，例如以专用硬件电路或通用硬件(例如，单一处理器、具平行处理能力的多处理器或其他具运算能力的处理器)，并且从先进先出(FIFO,First-In-First-Output)缓存器145提取指令及依据指令驱动存取接口170。系统架构10使用数个电子信号来协调处理单元110与储存单元180间的数据与命令传递，包含数据线(data line)、时脉信号(clock signal)与控制信号(control signal)。数据线可用以传递命令、地址、读出及写入的数据；控制信号线可用以传递芯片致能(chip enable,CE)、地址提取致能(address latch enable,ALE)、命令提取致能(command latch enable,CLE)、写入致能(write enable,WE)等控制信号。存取接口170可采用双倍数据率(double data rate,DDR)通讯协定与储存单元180沟通，例如，开放NAND快闪(open NAND flash interface,ONFI)、双倍数据率开关(DDR toggle)或其他接口。处理单元110另可使用存取接口150通过指定通讯协定与主装置160进行沟通，例如，通用序列总线(universal serial bus,USB)、先进技术附着(advanced technologyattachment,ATA)、序列先进技术附 着(serial advanced technology attachment,SATA)、快速周边元件互联(peripheral component interconnect express,PCI-E)或其他接口。
储存单元180可包含多个储存子单元，每一个储存子单元实施于一个管芯(die)上，各自使用关联的存取子接口与处理单元110进行沟通。图2是依据本发明实施例的存取接口与储存单元的方块图。快闪存储器10可包含j+1个存取子接口170_0至170_j，存取子接口又可称为通道(channel)，每一个存取子接口连接i+1个储存子单元。换句话说，i+1个储存子单元共享一个存取子接口。例如，当快闪存储器10包含4个通道(j＝3)且每一个通道连接4个储存单元(i＝3)时，快闪存储器10一共拥有16个储存单元180_0_0至180_j_i。处理单元110可驱动存取子接口170_0至170_j中的一者，从指定的储存子单元读取数据。每个储存子单元拥有独立的芯片致能(CE)控制信号。换句话说，当欲对指定的储存子单元进行数据读取时，需要驱动关联的存取子接口致能此储存子单元的芯片致能控制信号。图3是依据本发明实施例的一个存取子接口与多个储存子单元的连接示意图。处理单元110可通过存取子接口170_0使用独立的芯片致能控制信号320_0_0至320_0_i来从连接的储存子单元180_0_0至180_0_i中选择出其中一者，接着，通过共享的数据线310_0从选择出的储存子单元的指定位置读取数据。
于一种实施方式中，当通过存取接口150从主装置160接收到重试读取命令(retry-read command)时，处理单元110从非挥发性存储器141将重试读取的软件程序(software routine)推入先进先出缓存器(FIFO,First-in-first-out buffer)145，然后再循序从先进先出缓存器145提取指令执行。处理单元110可包含运算逻辑单元(ALU,Arithmetic and Logic Unit)以及位移器(bit shifter)。运算逻辑单元负责执行布林运算(如AND、OR、NOT、NAND、NOR、XOR、XNOR等)，而位移器负责位移运算及比特旋转。
本发明实施例提出一种重试读取方法，用以改进以上实施方式的效率。非挥发性存储器141储存不同储存单元类型的重试参数(retry parameters)。图4是依据本发明实施例的重试参数的储存示意图。假设快 闪存储器可支援n种不同类型的储存单元：非挥发性存储器141储存n笔记录40_1至40_n，每笔纪录关连于特定类型的储存单元，并且以快闪识别码(flash ID,identifier)区别。每一笔纪录中包含多个回合的重试参数，每一者包含驱动存取接口170进行数据读取的设定值。例如，纪录40_1包含m1回合的重试参数40_1_1至40_1_m1；纪录40_1包含m2回合的重试参数40_2_1至40_2_m2；以及纪录40_1包含mn回合的重试参数40_n_1至40_n_mn，其中，m1至mn中的任二者可为相同或不同的整数。图5是依据本发明实施例的产生微码(microcode)的方法流程图。于系统开机时(boot time)，处理单元110载入并执行特定软件程序(software routine)时实施此方法，用以产生重试读取操作的微码以及储存重试读取操作的微码至指令缓存器(instruction buffer)143。首先，处理单元110取得关连于储存单元180的快闪识别码(步骤S510)。于一个例子中，处理单元110可通过存取接口170询问储存单元180，接着，从储存单元180接收快闪识别码。于另一个例子中，快闪存储器出厂时，储存单元180的快闪识别码储存于非挥发性存储器141。处理单元110可从非挥发性存储器141读取快闪识别码。接着，处理单元110从非挥发性存储器141读取相应于快闪识别码的纪录，例如纪录40_1至40_n中的一者(步骤S520)。接着，处理单元110反复执行一个回圈，用以产生包含多个回合的重试读取微码(retry-read microcodes)(步骤S531至S537)。于回圈中，详细来说，处理单元110读取记录中的一个重试参数(步骤S531)，产生使用此重试参数进行重试读取的微码(步骤S533)，以及储存微码至指令缓存器143(步骤S535)。于步骤S533，产生的微码如表1所示：
表1
微码 描述
Set Param[i] 设定用以驱动存取接口读取数据的寄存器
Read 从储存单元读取数据
Check_ECC 检查数据读取是否正确
Cond_Jump addr 条件跳跃至最后一个指令
每一个微码包含2个比特组的操作码(Opcode)以及0～8个比特组的操作元(operand)。微码“Set Param[i]”于执行时，设定用以驱动存取接口170读取数据的寄存器，其中，操作元“Param[i]”包含于第i回合的步骤S531所读取的重试参数。微码“Read”于产生时，不包含任何操作元，而是将来于执行时由处理单元110提供数据读取的通道编号及实体地址。微码“Read”执行时通过存取接口170依据通道编号及实体地址从储存单元180读取数据并将结果储存至数据缓存器(data buffer)147，读取结果包含错误检查修正码(ECC,errorcheck-and-correction code)。微码“Check_ECC”于执行时，驱动错误检查修正单元(ECCunit)130检查数据缓存器147中的结果。错误检查修正单元130使用错误检查修正码检查读取结果中的数据是否有错，如果是则尝试修正错。当读取结果中的数据正确或错误可被修正时，回复数据正确的消息。否则，回复数据错误的消息。微码“Cond_Jump addr”于执行时，依据回复的消息决定即将执行的下一个微码，其中，处理单元110依据重试参数的数目计算操作元“addr”。若消息显示数据正确，则提取地址“addr”的微码；若消息显示数据错误，则提取下一个地址的微码。
于回圈的最后一个步骤，判断是否读取完所有的重试参数(步骤S537)。若否(步骤S537中“否”的路径)，继续下一个回合的重试参数读取(步骤S531)。若是(步骤S537中“是”的路径)，结束回圈并储存重试读取操作结束微码至指令缓存器143(步骤S540)。于步骤S540，产生的微码如表2所示：
表2
微码 描述
Restore 重试读取操作结束
微码“Restore”于执行时，将驱动存取接口170读取数据的寄存器设 定回预设值，并且通知处理单元110重试读取操作结束，用以将控制权交还给处理单元110。
最终储存于指令缓存器143的微码如表3所示：
表3
指令缓存器143中储存m组重试读取的微码“Set Param[i]”、“Read”、“Check_ECC”及“Cond_Jump addr”，并且在最后一组(亦即是第m组)重试读取的微码之后加上微码“Restore”，其中微码“Restore”存放于地址“addr”。
系统开机成功后，当通过存取接口150从主装置160接收到重试读取命令时，处理单元110从非挥发性存储器141读取并执行特殊读取命令，此命令包含指令缓存器143中第一个微码的地址，以及储存单元180中的通道编号及实体地址。当特殊读取命令执行时，处理单元110将指令缓存 器143中第一个微码的地址，以及储存单元180的通道编号及实体地址传送给状态机(state machine)120，并驱动状态机120开始操作。状态机120特别设计来执行指令缓存器143中的微码，用以完成重试读取操作。状态机120于运算时耗费较处理单元110为少的资源。此外，相较于以上所述使用处理单元110的实施方式，状态机120只是循序从指令缓存器143提取指令执行，并不需要在非挥发性存储器141及先进先出缓存器145之间做指令搬移。图6是依据本发明实施例的重试读取方法流程图。此方法由状态机120载入并执行指令缓存器143中的微码时实施。状态机120反复执行一个回圈(步骤S610至S650)，直到重试读取成功为止(步骤S650中“是”的路径)。于每一个回合中，状态机120依据重试参数设定用以驱动存取接口170读取数据的寄存器(步骤S610)，通过存取接口170依据通道编号及实体地址从储存单元180读取数据并将结果储存至数据缓存器147(步骤S630)，以及驱动错误检查修正单元130来判断重试读取是否成功(步骤S650)。如果是(步骤S650中“是”的路径)，结束回圈；否则(步骤S650中“否”的路径)，进行下一回合的重试参数设定(步骤S610)。回圈结束后，状态机120将驱动存取接口170读取数据的寄存器设定回预设值，并且通知处理单元110重试读取操作结束(步骤S670)。
虽然图1至3中包含了以上描述的元件，但不排除在不违反发明的精神下，使用更多其他的附加元件，已达成更佳的技术效果。此外，虽然图5至6的处理步骤采用特定的顺序来执行，但是在不违反发明精神的情况下，熟习此技艺人士可以在达到相同效果的前提下，修改该多个步骤间的顺序，所以，本发明并不局限于仅使用如上所述的顺序。
虽然本发明使用以上实施例进行说明，但需要注意的是，该多个描述并非用以限缩本发明。相反地，此发明涵盖了熟习此技艺人士显而易见的修改与相似设置。所以，申请权利要求范围须以最宽广的方式解释来包含所有显而易见的修改与相似设置。

Claims (18)

1.一种重试读取方法，由一处理单元执行，其特征在于，包含：
于系统开机时，产生一重试读取操作的微码及储存上述重试读取操作的微码至一指令缓存器；以及
于系统开机成功后，通过一第一接口从一主装置接收到一重试读取命令；以及驱动一状态机，用以执行上述指令缓存器中的上述重试读取操作的微码。
2.如权利要求1所述的重试读取方法，其特征在于，上述重试读取操作的微码包含多个回合的重试读取微码，以及一重试读取操作结束微码。
3.如权利要求2所述的重试读取方法，其特征在于，于系统开机时，产生一重试读取操作的微码及储存上述重试读取操作的微码至一指令缓存器的步骤中，更包含：
取得关连于一储存单元的一快闪识别码；
从一非挥发性存储器读取多笔纪录中相应于上述快闪识别码的一者，其中上述纪录包含多个重试参数；
依据上述重试参数产生上述重试读取微码以及储存上述重试读取微码至上述指令缓存器；以及
储存上述重试读取操作结束微码至上述指令缓存器。
4.如权利要求3所述的重试读取方法，其特征在于，上述纪录关连于不同类型的储存单元，以及，于上述取得关连于一储存单元的一快闪识别码的步骤中，更包含：
询问上述储存单元来取得上述快闪识别码。
5.如权利要求3所述的重试读取方法，其特征在于，上述纪录关连于不同类型的储存单元，以及，于上述取得关连于一储存单元的一快闪识别码的步骤中，更包含：
从上述非挥发性存储器读取上述快闪识别码。
6.如权利要求3所述的重试读取方法，其特征在于，每一上述回合的上述重试读取微码包含一第一微码、一第二微码、一第三微码以及一第四微码，上述第一微码包含上述重试参数中的一者，于执行时依据上述重试参数设定用以驱动一第二存取接口读取数据的一寄存器，上述第二微码于执行时通过上述存取接口读取数据并将一结果储存至一数据缓存器，上述第三微码于执行时驱动一错误检查修正单元检查上述结果，以及上述第四微码于执行时依据上述错误检查修正单元的一回复消息决定是否接着提取并执行上述重试读取操作结束微码。
7.如权利要求6所述的重试读取方法，其特征在于，上述第四微码包含上述重试读取操作结束微码的一地址。
8.如权利要求7所述的重试读取方法，其特征在于，上述第四微码于执行且上述回复消息指出数据正确时，接着依据上述地址提取上述重试读取操作结束微码。
9.如权利要求8所述的重试读取方法，其特征在于，上述重试读取操作结束微码于执行时，将上述寄存器设定回预设值，并且通知上述处理单元重试读取操作结束，用以将控制权交还给上述处理单元。
10.一种重试读取装置，其特征在于，包含：
一指令缓存器；
一状态机；以及
一处理单元，耦接上述指令缓存器及上述状态机，于系统开机时，产生一重试读取操作的微码及储存上述重试读取操作的微码至上述指令缓存器，以及于系统开机后，通过一第一接口从一主装置接收到一重试读取命令；以及驱动上述状态机，用以执行上述指令缓存器中的上述重试读取操作的微码。
11.如权利要求10所述的重试读取装置，其特征在于，上述重试读取操作的微码包含多个回合的重试读取微码，以及一重试读取操作结束微码。
12.如权利要求11所述的重试读取装置，其特征在于，更包含：
一非挥发性存储器；
其中，上述处理单元取得关连于一储存单元的一快闪识别码；从上述非挥发性存储器读取多笔纪录中相应于上述快闪识别码的一者，其中上述纪录包含多个重试参数；依据上述重试参数产生上述重试读取微码以及储存上述重试读取微码至上述指令缓存器；以及储存上述重试读取操作结束微码至上述指令缓存器。
13.如权利要求12所述的重试读取装置，其特征在于，上述纪录关连于不同类型的储存单元，以及，上述处理单元询问上述储存单元来取得上述快闪识别码。
14.如权利要求13所述的重试读取装置，其特征在于，上述纪录关连于不同类型的储存单元，以及，上述处理单元从上述非挥发性存储器读取上述快闪识别码。
15.如权利要求14所述的重试读取装置，其特征在于，每一上述回合的上述重试读取微码包含一第一微码、一第二微码、一第三微码以及一第四微码，上述第一微码包含上述重试参数中的一者，于执行时依据上述重试参数设定用以驱动一第二存取接口读取数据的一寄存器，上述第二微码于执行时通过上述存取接口读取数据并将一结果储存至一数据缓存器，上述第三微码于执行时驱动一错误检查修正单元检查上述结果，以及上述第四微码于执行时依据上述错误检查修正单元的一回复消息决定是否接着提取并执行上述重试读取操作结束微码。
16.如权利要求15所述的重试读取装置，其特征在于，上述第四微码包含上述重试读取操作结束微码的一地址。
17.如权利要求16所述的重试读取装置，其特征在于，上述第四微码于执行且上述回复消息指出数据正确时，接着依据上述地址提取上述重试读取操作结束微码。
18.如权利要求17所述的重试读取装置，其特征在于，上述重试读取操作结束微码于执行时，将上述寄存器设定回预设值，并且通知上述处理单元重试读取操作结束，用以将控制权交还给上述处理单元。
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