CN104865763A - 阵列基板 - Google Patents

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Abstract

本发明公开了一种阵列基板，属于显示技术领域，解决了现有的液晶显示器存在两侧发白的技术问题。该阵列基板包括多个子像素单元；每个子像素单元中包括主像素电极、次像素电极、第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管；在扫描线的延伸方向上，位于阵列基板中间的子像素单元中的第三薄膜晶体管的沟道宽长比，小于位于阵列基板两端的子像素单元中的第三薄膜晶体管的沟道宽长比。

Description

阵列基板
技术领域
本发明涉及显示技术领域，具体的说，涉及一种阵列基板。
背景技术
随着显示技术的发展，液晶显示器已经成为最为常见的显示装置。在液晶显示器中，由多条交错的扫描线和数据线控制每个子像素单元显示的灰阶，从而实现整幅图像的显示。
如图1所示，扫描线传输的扫描信号是从导致液晶左右两侧的覆晶薄膜(ChipOn Film，简称COF)输入的，因为扫描线自身的RC延迟，会使扫描信号输入时原本正常的波形传输到中间后发生失真(Distortion)，失真的扫描信号会导致液晶面板中间的子像素单元的充电率降低，使液晶面板中间的亮度降低，而出现两侧发白的现象。特别是在图像整体为低灰阶的情况下，人眼更为敏感，因此两侧发白的现象也更加明显。因此，目前的液晶显示器普遍存在两侧发白的现象。
发明内容
本发明的目的在于提供一种阵列基板，以解决现有的液晶显示器存在两侧发白的技术问题。
本发明提供一种阵列基板，包括多个子像素单元，以及与每行子像素单元对应的扫描线、公共电极线，与每列子像素单元对应的数据线；
每个子像素单元中包括主像素电极、次像素电极、第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管；
数据电压通过第一薄膜晶体管充入主像素电极，数据电压通过第二薄膜晶体管充入次像素电极，第三薄膜晶体管用于降低次像素电极的数据电压；
在扫描线的延伸方向上，位于所述阵列基板中间的子像素单元中的第三薄膜晶体管的沟道宽长比，小于位于所述阵列基板两端的子像素单元中的第三薄膜晶体管的沟道宽长比。
进一步的是，在一个子像素单元中，第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管的栅极连接同一条扫描线，第一薄膜晶体管、第二薄膜晶体管的源极连接同一条数据线；
第一薄膜晶体管的漏极连接主像素电极，第二薄膜晶体管的漏极连接次像素电极；
第三薄膜晶体管的源极连接第二薄膜晶体管的漏极，第三薄膜晶体管的漏极连接公共电极线。
优选的是，在扫描线的延伸方向上，从所述阵列基板的中间至两端，子像素单元中的第三薄膜晶体管的沟道宽长比逐渐增大。
进一步的是，在扫描线的延伸方向上，所述阵列基板分为多个区域；
越靠近所述阵列基板的两端的区域中，子像素单元中的第三薄膜晶体管的沟道宽长比越大。
优选的是，在位于所述阵列基板的中间的区域中，子像素单元中的第三薄膜晶体管的沟道宽长比的值在2.5至2.6以内；
在位于所述阵列基板的两端的区域中，子像素单元中的第三薄膜晶体管的沟道宽长比的值在3至3.1以内。
优选的是，所述阵列基板共分为21个区域。
在一种实施方式中，每个子像素单元中的第三薄膜晶体管均呈平行结构。
优选的是，在每个子像素单元中，第三薄膜晶体管的沟道的长度均为5微米；
在位于所述阵列基板的中间的区域中，子像素单元中的第三薄膜晶体管的沟道的宽度为12.5微米；
在位于所述阵列基板的两端的区域中，子像素单元中的第三薄膜晶体管的沟道的宽度为15微米。
在另一种实施方式中，每个子像素单元中的第三薄膜晶体管均呈马蹄形结构。
优选的是，在每个子像素单元中，第三薄膜晶体管的沟道的弧形部分的内径均为2微米，第三薄膜晶体管的沟道的直线部分的长度均为0；
在位于所述阵列基板的中间的区域中，子像素单元中的第三薄膜晶体管的沟道的弧形部分的外径为7微米；
在位于所述阵列基板的两端的区域中，子像素单元中的第三薄膜晶体管的沟道的弧形部分的外径为5.5微米。
本发明带来了以下有益效果：本发明提供的阵列基板中，子像素单元采用了低色偏(Low Color Shift，简称LCS)设计，也就是将每个子像素单元分为主像素区域和次像素区域。在显示过程中，利用第三薄膜晶体管使次像素电极的数据电压低于主像素电极的数据电压，进而使次像素区域的亮度低于主像素区域，同时主像素区域与次像素区域中液晶分子的偏转角度也不同，以改善液晶显示器的大视角色偏现象。
此外，位于阵列基板中间的第三薄膜晶体管的沟道宽长比较小，位于阵列基板两端的第三薄膜晶体管的沟道宽长比较大，会使位于阵列基板两端的次像素电极的数据电压降低的幅度较大，则位于阵列基板两端的子像素单元整体的亮度降低的幅度也较大，从而显著改善了现有的液晶显示器存在两侧发白的技术问题。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分的从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚的说明本发明实施例中的技术方案，下面将对实施例描述中所需要的附图做简单的介绍：
图1是现有的液晶显示器的扫描信号失真的示意图；
图2是本发明实施例提供的阵列基板中子像素单元的电路图；
图3是本发明实施例提供的阵列基板的分区示意图；
图4a和图4b分别是本发明实施例一提供的阵列基板的1区和11区中的子像素单元的示意图；
图5是本发明实施例所达到的亮度分布图；
图6是马蹄形结构的薄膜晶体管的示意图；
图7a和图7b分别是本发明实施例二提供的阵列基板的1区和11区中的子像素单元的示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
本发明实施例提供一种阵列基板，可应用于垂直排列(Vertical Alignment，简称VA)型液晶显示器。该阵列基板包括多个子像素单元，以及与每行子像素单元对应的扫描线、公共电极线，与每列子像素单元对应的数据线。
如图2所示，本发明实施例提供的阵列基板中，子像素单元采用了低色偏设计，每个子像素单元中包括主像素电极、次像素电极、第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3。数据电压通过T1充入主像素电极，数据电压通过T2充入次像素电极，T3用于降低次像素电极的数据电压。
具体的，在每个子像素单元中，T1、T2、T3的栅极连接同一条扫描线Gate，T1、T2的源极连接同一条数据线Data。T1的漏极连接主像素电极，T2的漏极连接次像素电极，T3的源极连接T2的漏极，T3的漏极连接公共电极线。主像素电极与彩膜基板上的公共电极CF-Com之间形成主液晶电容Clc1，主像素电极与公共电极线A-Com之间形成主存储电容Cst1。次像素电极与CF-Com之间形成次液晶电容Clc2，次像素电极与A-Com之间形成次存储电容Cst2。
在显示过程中，当Gate打开时，T1、T2、T3同时打开，Data向主像素电极和次像素电极充入数据电压。同时，T3将次像素电极上的一部分电荷漏至A-Com，使得Clc2、Cst2的电位差低于Clc1、Cst1的电位差，进而使次像素区域的亮度低于主像素区域。并且，主像素区域与次像素区域中液晶分子的偏转角度也不同，以改善VA型液晶显示器的大视角色偏现象。
其中，主像素区域与次像素区域之间的亮度差与T3的沟道宽长比(沟道的宽度/沟道的长度，W/L)有关，W/L值越大，T3的漏极电流就越大，使得次像素电极的电位越低，次像素区域的亮度也越低，子像素单元整体的亮度也就越低。
本实施例中，在扫描线的延伸方向上，位于阵列基板中间的子像素单元中的T3的沟道宽长比，小于位于阵列基板两端的子像素单元中的T3的沟道宽长比。作为一个优选方案，从阵列基板的中间至两端，子像素单元中的T3的沟道宽长比逐渐增大。
因为从阵列基板的中间至两端，T3的沟道宽长比逐渐增大，所以次像素电极的数据电压降低的幅度逐渐增大，则子像素单元整体的亮度降低的幅度也逐渐增大，从而能够显著改善现有的液晶显示器存在两侧发白的技术问题。
实施例一：
本发明实施例提供一种阵列基板，包括多个子像素单元，以及与每行子像素单元对应的扫描线、公共电极线，与每列子像素单元对应的数据线。在扫描线的延伸方向上，该阵列基板分为多个区域，如图3所示，本实施例中共分为21个区域。其中，位于正中的区域可称为1区，1区两边各有10个区域，依次为2区至11区。
如图4a和图4b所示，本实施例中的子像素单元采用了低色偏设计，每个子像素单元中包括主像素电极101、次像素电极102、第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3。T1、T2、T3的栅极连接同一条扫描线103，T1、T2的源极连接同一条数据线104。T1的漏极连接主像素电极101，T2的漏极连接次像素电极102，T3的源极连接T2的漏极，T3的漏极连接公共电极线105。
越靠近阵列基板的两端的区域中，子像素单元中的T3的沟道宽长比越大，即从1区至11区，T3的沟道宽长比逐渐增大。作为一个优选方案，在1区中的T3的沟道宽长比的值在2.5至2.6以内，在11区中的T3的沟道宽长比的值在3至3.1以内。
如图4a和图4b所示，本实施例中，每个子像素单元中的T3均呈平行结构。在阵列基板所有的21个区域中，T3的沟道的长度L均为5微米。在1区中的T3的沟道的宽度W为12.5微米，在11区中的T3的沟道的宽度W为15微米。并且，相邻两区域中，T3的沟道的宽度W之差为0.25微米。每个区域中T3的沟道的宽度及沟道宽长比的值如下表：
分区 1区 2区 3区 4区 5区 6区 7区 8区 9区 10区 11区
W 12.5 12.75 13 13.25 13.5 13.75 14 14.25 14.5 14.75 15
W/L 2.5 2.55 2.6 2.65 2.7 2.75 2.8 2.85 2.9 2.95 3
应当说明的是，沟道的宽与长的定义仅取决于电流的方向，因此沟道的宽度不一定小于长度。
在显示过程中，当扫描线103打开时，T1、T2、T3同时打开，数据线104向主像素电极101和次像素电极102充入数据电压。同时，T3将次像素电极102上的一部分电荷漏至公共电极线105，使次像素电极102的数据电压低于主像素电极101，进而使次像素区域的亮度低于主像素区域。并且，主像素区域与次像素区域中液晶分子的偏转角度也不同，以改善VA型液晶显示器的大视角色偏现象。
本发明实施例提供的阵列基板中，从1区至11区，子像素单元中的T3的沟道宽长比逐渐增大，则T3的漏极电流也逐渐增大，次像素电极102的数据电压降低的幅度也逐渐增大，因此子像素单元整体的亮度降低的幅度也逐渐增大，从而能够抵消由于扫描信号失真造成的两侧发白的现象。
图5为液晶显示器上不同位置的亮度分布图。其中，虚线为现有技术的亮度分布曲线，实线为采用本发明实施例提供的阵列基板后的亮度分布曲线，从图中可以看出，本发明实施例提供的阵列基板能够显著改善两侧发白的技术问题。
实施例二：
本实施例与实施例一基本相同，其不同点在于，本实施例中，每个子像素单元中的T3均呈马蹄形结构。如图6所示，马蹄形结构的薄膜晶体管的沟道通常包括弧形部分和直线部分，其中关于沟道尺寸的参数主要包括弧形部分的内径a、弧形部分的外径b、直线部分的长度c。马蹄形结构的薄膜晶体管的沟道宽长比可以表示为：
W L = π l n ( 2 c + π b 2 c + π a )
本实施例中，通过调整弧形部分的外径b的大小，来调整不同区域中T3的沟道宽长比。
如图7a和图7b所示，在阵列基板所有的21个区域中，T3的沟道的弧形部分的内径a均为2微米，T3的沟道的直线部分的长度均为0。在1区中的T3的沟道的弧形部分的外径b为7微米，在11区中的T3的沟道的弧形部分的外径b为5.5微米。并且，相邻两区域中，T3的沟道的弧形部分的外径b之差为0.15微米。每个区域中T3的沟道的弧形部分的外径及沟道宽长比的值如下表：
分区 1区 2区 3区 4区 5区 6区 7区 8区 9区 10区 11区
b 7 6.85 6.7 6.55 6.4 6.25 6.1 5.95 5.8 5.65 5.5
W/L 2.51 2.55 2.60 2.65 2.70 2.76 2.82 2.88 2.95 3.03 3.10
在显示过程中，当扫描线203打开时，T1、T2、T3同时打开，数据线204向主像素电极201和次像素电极202充入数据电压。同时，T3将次像素电极202上的一部分电荷漏至公共电极线205，使次像素电极202的数据电压低于主像素电极201，进而使次像素区域的亮度低于主像素区域。并且，主像素区域与次像素区域中液晶分子的偏转角度也不同，以改善VA型液晶显示器的大视角色偏现象。
本发明实施例提供的阵列基板中，从1区至11区，子像素单元中的T3的沟道宽长比逐渐增大，则T3的漏极电流也逐渐增大，次像素电极202的数据电压降低的幅度也逐渐增大，因此子像素单元整体的亮度降低的幅度也逐渐增大，从而能够抵消由于扫描信号失真造成的两侧发白的现象。采用本实施例提供的阵列基板，也能够达到如图5所示的亮度分布效果，从而能够显著改善现有的液晶显示器存在的两侧发白的技术问题。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种阵列基板，其特征在于，包括多个子像素单元，以及与每行子像素单元对应的扫描线、公共电极线，与每列子像素单元对应的数据线；
每个子像素单元中包括主像素电极、次像素电极、第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管；
数据电压通过第一薄膜晶体管充入主像素电极，数据电压通过第二薄膜晶体管充入次像素电极，第三薄膜晶体管用于降低次像素电极的数据电压；
在扫描线的延伸方向上，位于所述阵列基板中间的子像素单元中的第三薄膜晶体管的沟道宽长比，小于位于所述阵列基板两端的子像素单元中的第三薄膜晶体管的沟道宽长比。
2.根据权利要求1所述的阵列基板，其特征在于，在一个子像素单元中，第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管的栅极连接同一条扫描线，第一薄膜晶体管、第二薄膜晶体管的源极连接同一条数据线；
第一薄膜晶体管的漏极连接主像素电极，第二薄膜晶体管的漏极连接次像素电极；
第三薄膜晶体管的源极连接第二薄膜晶体管的漏极，第三薄膜晶体管的漏极连接公共电极线。
3.根据权利要求1所述的阵列基板，其特征在于，在扫描线的延伸方向上，从所述阵列基板的中间至两端，子像素单元中的第三薄膜晶体管的沟道宽长比逐渐增大。
4.根据权利要求1所述的阵列基板，其特征在于，在扫描线的延伸方向上，所述阵列基板分为多个区域；
越靠近所述阵列基板的两端的区域中，子像素单元中的第三薄膜晶体管的沟道宽长比越大。
5.根据权利要求4所述的阵列基板，其特征在于，在位于所述阵列基板的中间的区域中，子像素单元中的第三薄膜晶体管的沟道宽长比的值在2.5至2.6以内；
在位于所述阵列基板的两端的区域中，子像素单元中的第三薄膜晶体管的沟道宽长比的值在3至3.1以内。
6.根据权利要求4所述的阵列基板，其特征在于，所述阵列基板共分为21个区域。
7.根据权利要求4所述的阵列基板，其特征在于，每个子像素单元中的第三薄膜晶体管均呈平行结构。
8.根据权利要求7所述的阵列基板，其特征在于，在每个子像素单元中，第三薄膜晶体管的沟道的长度均为5微米；
在位于所述阵列基板的中间的区域中，子像素单元中的第三薄膜晶体管的沟道的宽度为12.5微米；
在位于所述阵列基板的两端的区域中，子像素单元中的第三薄膜晶体管的沟道的宽度为15微米。
9.根据权利要求4所述的阵列基板，其特征在于，每个子像素单元中的第三薄膜晶体管均呈马蹄形结构。
10.根据权利要求9所述的阵列基板，其特征在于，在每个子像素单元中，第三薄膜晶体管的沟道的弧形部分的内径均为2微米，第三薄膜晶体管的沟道的直线部分的长度均为0；
在位于所述阵列基板的中间的区域中，子像素单元中的第三薄膜晶体管的沟道的弧形部分的外径为7微米；
在位于所述阵列基板的两端的区域中，子像素单元中的第三薄膜晶体管的沟道的弧形部分的外径为5.5微米。
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