CN105870129B - 显示器及其像素结构 - Google Patents

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Abstract

本发明公开了一种显示器及其像素结构。像素结构包括第一数据线、第一子像素以及第二子像素。第一子像素包括第一晶体管及第一像素电极。第一晶体管的第一端连接至第一数据线，第一晶体管的第二端连接至第一像素电极。第一端与第一数据线之间的距离小于第一像素电极的第一宽度。第二子像素包括第二晶体管及第二像素电极。第二晶体管的第一端连接至第一数据线，第二晶体管的第二端电连接至第二像素电极。其中，第一子像素设置于第二子像素与第一数据线之间，且第二晶体管的第一端与第一数据线之间的距离小于第一宽度。

Description

显示器及其像素结构
技术领域
本发明有关于一种显示器及其像素结构，尤指一种半源极驱动(Half sourcedriving；HSD)的显示器及其像素结构。
背景技术
平面显示器，例如液晶显示器、等离子显示器等，具有高画质、体积小、重量轻及应用范围广等优点，因此被广泛应用于移动电话、笔记型电脑、桌上型显示器以及电视等消费性电子产品，并已经逐渐取代传统的阴极射线管显示器而成为显示器的主流。而在现今液晶显示面板的像素阵列(pixel array)结构当中，有一类被称为半源极驱动(half sourcedriving，以下简称为HSD)像素架构。采用半源极像素架构的显示器借着将扫描线的数目加倍而使得数据线的数目可以减半，且由于数据线的数目减半，所以源极驱动器(sourcedriver)的制作价格也会相对地降低。然而，在目前的半源极驱动(Half source driving；HSD)显示器中，数据线到各薄膜晶体管的漏极的导线长度过长，而导致源极驱动器与薄膜晶体管的漏极之间的电阻电容负载过大，而使得源极驱动器的驱动能力略显不足，并进而导致由不同的源极驱动器所驱动的子像素的亮度并不匹配，而使显示器出现所谓的“半画面”现象，而导致其画质不如预期。其中，上述“半画面”现象指当同一液晶显示器由两个源极驱动器所驱动时，在两源极驱动器皆以相同的像素数据进行子像素的驱动的情况下，可能会出现由其中一个源极驱动器所驱动的半数子像素的亮度会高于另一个源极驱动器所驱动的半数子像素的亮度的情况。
发明内容
本发明一实施例提供一种显示器。上述显示器包含第一子像素、第一栅极线、数据线、第二子像素及第二栅极线。第一子像素包含第一像素电极以及第一晶体管。第二子像素包含第二像素电极以及第二晶体管。第一像素电极形成在基板上，并沿第一方向具有第一宽度。第一晶体管用以驱动第一像素电极，并包含第一端、第二端及控制端。第一栅极线沿第一方向延伸设置，并耦接于第一晶体管的栅极。数据线沿第二方向延伸设置，第二方向与第一方向不平行。其中第一晶体管的第一端具有第一导体耦接至数据线。第一导体沿第一方向具有第一布线长度，而第一导体的第一布线长度不大于第一像素电极的第一宽度。第一晶体管的第二端具有第二导体，用以连接至第一像素电极。第二像素电极形成在基板上，并沿第一方向具有第二宽度。第二晶体管用以驱动第二像素电极，第二晶体管包含第一端、第二端及控制端。第二栅极线沿第一方向延伸设置，并耦接于第二晶体管的栅极。其中第一栅极线不同于第二栅极线，第二晶体管的第一端具有第三导体耦接至数据线，第三导体沿第一方向具有第二布线长度，且第三导体的第二布线长度不大于第二像素电极的第二宽度，且第二晶体管的第二端包含第四导体，用以连接第二像素电极。
本发明一实施例提供一种像素结构。像素结构包括第一数据线、第一子像素以及第二子像素。第一子像素包括第一晶体管及第一像素电极。第一晶体管具有第一端及第二端，第一端连接至第一数据线，第二端连接至第一像素电极，第一像素电极具有第一宽度，而第一端与第一数据线之间的距离小于第一宽度。第二子像素包括第二晶体管及第二像素电极，第二晶体管具有一第一端及一第二端，第二晶体管的第一端连接至第一数据线，第二晶体管的第二端电连接至第二像素电极，第二像素电极具有第二宽度，其中第一子像素沿垂直第一数据线的方向设置于第二子像素与第一数据线之间，且第二晶体管的第一端与第一数据线之间的距离小于第一宽度。
本发明根据提供一种半源极驱动显示器的像素结构，使得每个子像素感受到来自数据线的等效负载大致上相等，以提升显示品质。
附图说明
图1及图2为本发明一实施例的显示器的布线图。
图3及图4为图1的显示器的布线图的局部放大图。
图5为图1的显示器的布线图。
图6为依据本发明一实施例应用于图1的显示器的晶体管的剖面图。
图7为依据本发明另一实施例应用于图1的显示器的晶体管的剖面图。
图8为图1的显示器为彩色显示器时其子像素的配置图。
图9为图1的显示器的等效电路示意图。
其中，附图标记：
10、10、10、10c、10d 像素电极
12、12A、12B、12C、12D 晶体管
12s 第二端
12d 第一端
12g 控制端
14、14、14b 数据线
16、18a、18b 导体
18a’、18b’ 副支部
18a’’、18b’’ 主支部
20A、20B、20C、20D 栅极线
20a 栅极线
20b 栅极线
22 像素电极区
24 栅极线区
26 子区域
27 直线结构
28 ㄇ形结构
29 开口
32、34 区域
50、50a、50b、50c、50d 子像素
52 第三颜色子像素行
60 共同电极
100 显示器
101、102 侧边
110 基板
120 第一金属层
130、160 氮化硅层
140 n+扩散区
150 第二金属层
170、180 透明电极层
R 第一颜色子像素；红色子像素
G 第二颜色子像素；绿色子像素
B 第三颜色子像素；蓝色子像素
W、W1、W2、W3、W4 宽度
Wa、Wb、Wc 布线长度
X 第一方向
Y 第二方向
具体实施方式
请参考图1。图1为本发明一实施例的显示器100的布线图。显示器100包含基板110、多个子像素50、多条数据线14以及多条栅极线20a及20b。子像素50形成在基板110上，且每一子像素50包含像素电极10及晶体管12。像素电极10形成在基板110上，而晶体管12用以驱动对应的像素电极10。在本实施例中，显示器100为一种半源极驱动(Half sourcedriving；HSD)显示器，其借着将栅极线的数目加倍而使得数据线的数目可以减半，且由于数据线的数目减半，而使源极驱动器(source driver)不需要过多个接脚，降低成本。在本发明一实施例中，显示器100还可包含共同电极(common electrode)60。共同电极60用以提供共同电压至上述的像素电极10。所述可像素电极10可以是具有多个狭缝(slit，图未示)的像素电极，图示仅为示意像素电极10的布置范围，亦可表示为可使光透过的显示区范围，像素电极10可以依据应用的显示领域不同而有不同的设计，本发明并不以此为限。
请参考图2至图4。图2亦为图1的显示器100的布线图，图3为图1的显示器的布线图于区域32内的局部放大图，而图4为图1的显示器的布线图于区域34内的局部放大图。其中，图2与图1所绘示的显示器100的布线完全相同，但为避免同一附图中因出现过多的元件符号而造成看图上困扰，故将显示器100的元件及结构所对应的多个符号分别绘示在图1及图2，以使观看者便于理解显示器100的各元件及结构之间的关系及相对位置。晶体管12具有第一端12d、第二端12s及控制端12g，控制端12g耦接至一条栅极线20a或20b，用以依据栅极线20a或20b所提供的电压控制晶体管12的导通。当晶体管12导通时，第一端12d与第二端12s之间的电性连接会被建立；反之，当晶体管12不导通时，第一端12d与第二端12s之间的电性连接会被切断。另外，第一端12d连接到像素电极10，而第二端12s连接到数据线14。在本发明的一实施例中，第一端12d可以是漏极，第二端12s可以是源极，而控制端12g可以是栅极，然并不以此为限，在本发明的另一实施例中，控制端12g仍是栅极，但第一端12d也可以是源极，而第二端12s可以是漏极，需要注意的是晶体管的漏极与源极并非用来限制本发明的保护范围。一般而言，晶体管12的控制端12g可连接到栅极线20a用以接收栅极驱动电压；晶体管12的第一端12d可连接到数据线14用来接收来自数据线14的数据电压；晶体管12的第二端12s可连接到像素电极10用以当晶体管12导通时，将数据电压输出到像素电极10。
每一晶体管12包含第一端12d、第二端12s及控制端12g。每一第一端12d包含导体16，而每一第二端12s包含导体18a或18b。导体16用以耦接至对应的数据线14，而导体18a及18b用以耦接至对应的像素电极10。像素电极10沿方向X的宽度为W，导体16具有布线长度Wa，导体18a具有布线长度Wb，而导体18b具有布线长度Wc。其中，布线长度Wa小于宽度W，布线长度Wb大于宽度W，而布线长度Wc不大于宽度W。栅极线20a及20b耦接于晶体管12的控制端12g。当栅极驱动电压提供至栅极线20a或20b时，其所耦接的晶体管12即被导通。当晶体管12导通时，显示器100即可透过数据线14、导体16以及对应的导体18a或18b可将数据电压提供至像素电极10，以更新像素电极10所在的子像素50的灰阶。所述的导体16的布线长度Wa为每个晶体管12的导体16从数据线14延伸到晶体管12的控制端12g的长度；导体18a或18b的布线长度Wb或Wc为每个晶体管12的导体18a或18b从晶体管12的控制端12g延伸到像素电极10的长度。
在本发明的一实施例中，为了使每个子像素与数据线之间的等效负载大体上相似或相等，可通过设计显示器100内的子像素50的晶体管12的第一端12d到数据线14布线长度，使得导体16的布线长度Wa大体上皆小于像素电极10的宽度W。藉由上述的布线方式规范导体16的布线长度Wa不大于像素电极10的宽度W，可使每个子像素50的晶体管12的第一端12d之间的等效负载或者等效阻抗大体上相等，而可避免如半源极驱动显示器的像素设计因各个像素的导体16的布线长度Wa不相等使得数据线14等效电阻电容负载不一致而造成的显示品质不佳的问题，避免显示器发生显示缺陷现象。
请参考图5，图5亦为图1的显示器100的布线图。其中，图5与图1及图2所绘示的显示器100的布线完全相同，但同样地为避免同一图式中因出现过多的元件符号而造成看图上困扰，故将显示器100的元件及结构所对应的多个符号分别绘示在图1、图2及图5，以使观看者便于理解显示器100的各元件及结构之间的关系及相对位置。如图5所示，基板110上包含多个像素电极区22及多个栅极线区24交错排列，栅极线20a及20b设置于栅极线区24内，而每一像素电极区22介于两条相邻的数据线14及两相邻栅极线区24之间，且每一像素电极区22内包含沿着方向X平行设置的第一行与第二行分别具有一个像素电极10。也就是说，任两相邻数据线14与两相邻栅极线20所围成的区域包含两个沿着方向X平行设置的子像素50。如图5所示，每一栅极线区24内设置有一条栅极线20a及一条栅极线20b分别用以提供栅极驱动电压至栅极线区24两侧的子像素50，且连接到一栅极线区24的栅极线20a的子像素50与栅极线20b的子像素50分别位于栅极线区24两侧的像素电极区22的第一行与第二行，且分别接收来自不同数据线14的数据电压。
此外，每一栅极线区24还可具有多个子区域26，而每一子区域26介于两相邻数据线14之间。每一栅极线20a或20b在同一子区域26内各具有一直线结构27及一ㄇ形结构28。其中，ㄇ形结构28具有开口29，每一栅极线20a的所包含的各ㄇ形结构28的开口29皆朝向显示器100的一侧边101，而每一栅极线20b的所包含的各ㄇ形结构28的开口29皆朝向显示器100的另一侧边102，而侧边101与侧边102彼此相对。换言之，各ㄇ形结构28的开口29皆朝向与ㄇ形结构28耦接的子像素50。再者，方向X为与数据线14垂直的方向，数据线14以与方向Y平行的方向延伸，其中方向Y与方向X不平行。在本发明另一实施例中，方向Y与方向X互相垂直。如图5所示，在同一子区域26内的各栅极线20a的直线结构27与各栅极线20b的直线结构27完全不重迭，亦极栅极线20a与栅极线20b为独立驱动。且栅极线20a的ㄇ形结构28与栅极线20b的ㄇ形结构28沿方向X的方向交错地设置，在单一个栅极线区24内设置两条栅极线20a及20b的情况下，藉由这样的布局设计可使基板110上用以布线的面积得要有效地运用，并可进一步地使栅极线区24的宽度不致太宽，故可相对地提高使子像素50的开口率。
请参考图6。图6为依据本发明一实施例应用于图1的显示器100的晶体管12的剖面图。基板110上形成有一第一金属层120，而晶体管12的控制端12g以及栅极线20a、20b皆形成在第一金属层120。第一金属层120上形成有氮化硅(SiNx)层130，而氮化硅(SiNx)层130上形成有n+扩散区140及第二金属层150，其中晶体管12的第二端12s和第一端12d形成在第二金属层150。换言之，第一端12d的导体16以及第二端12s的导体18a和18b皆形成在第二金属层150。n+扩散区140及第二金属层150上则形成有另一氮化硅层160。
请参考图7。图7为依据本发明另一实施例应用于图1的显示器100的晶体管12的剖面图。在本实施例中，晶体管12为应用于广视角显示面板(Advanced Hyper-ViewingAngle；AHVA)的像素晶体管，基板110上形成有一第一金属层120，而晶体管12的控制端12g以及栅极线20a、20b皆形成在第一金属层120。第一金属层120上形成有氮化硅(SiNx)层130，而氮化硅(SiNx)层130上形成有n+扩散区140及第二金属层150，其中晶体管12的第二端12s和第一端12d形成在第二金属层150。换言之，第一端12d的导体16以及第二端12s的导体18a和18b皆形成在第二金属层150。n+扩散区140及第二金属层150上则形成有另一氮化硅层160。第二金属层150与氮化硅层160之间形成有一透明电极层170，以构成子像素50的像素电极10。此外，氮化硅层160上方还包含另一透明电极层180，以构成共同电极60。其中，透明电极层170及180可以是氧化铟锡(ITO)层。
请再参考图2，晶体管12的第二端12s可包含具有导体18a的第一群组，以及具有导体18b的第二群组。其中，每一个导体18a的布线长度Wb皆大于像素电极10的宽度W，而每一个导体18b布线长度皆不大于像素电极10的宽度W。请参考图3及图4，第一群组的导体18a可包含主支部18a”，主支部18a”的一端延伸至栅极线20连接晶体管12的控制端12g、另一端延伸至像素电极10。第二群组的导体18b可包含主支部18b”，主支部18b”的一端延伸至栅极线20用以连接晶体管12的控制端12g、另一端延伸至像素电极10。晶体管12透过导体18a及18b提供数据电压至像素电极10。
在本发明的一实施例中，第一群组的导体18a还可包含副支部18a’，副支部18a’的一端连接到主支部18a”、另一端延伸至栅极线20a或20b。第二群组的导体18b还可包含副支部18b’，副支部18b’的一端连接到主支部18b”、另一端延伸至栅极线20a或20b。其中第一群组的主支部18a”的一端与栅极线20具有重迭；第一群组的副支部18a’的一端与栅极线20具有重迭，形成主支部18a”的第二金属层150与形成栅极线20的第一金属层120会形成耦合电容，形成副支部18a’的第二金属层150与形成栅极线20的第一金属层120也会形成耦合电容，透过副支部18a’与栅极线20重迭形成的耦合电容可补偿因对位误差(mis-alignment)造成主支部18a”与栅极线20重迭形成的耦合电容发生改变，使每个子像素50的等效耦合电容大体上相等。第二群组的主支部18b”的一端与栅极线20具有重迭；副支部18b’的一端与栅极线20具有重迭，形成主支部18b”的第二金属层150与形成栅极线20的第一金属层120会形成耦合电容，形成副支部18b’的第二金属层150与形成栅极线20的第一金属层120也会形成耦合电容，透过副支部18b’与栅极线20重迭形成的耦合电容可补偿因对位误差造成主支部18b”与栅极线20重迭形成的耦合电容发生改变，使每个子像素50的等效耦合电容大体上相等。
在本发明的一实施例中，第二群组的副支部18b’的一端与栅极线20的重迭面积为第一群组的副支部18a’的一端与栅极线20的重迭面积的M倍，且副支部18b’与栅极线20的重迭面积需大于副支部18a’与栅极线20的重迭面积，其中面积比例的设计可以为2≦M≦4，可依照实际晶体管等效耦合电容大小而设计。藉由副支部18a’及副支部18b’面积上的设计，在第一端12d及第二端12s分别为晶体管12的漏极与源极的情况下，即可缩小上述因导体18a与导体18b的布线长度Wb及Wc所造成的晶体管12栅极-源极电容值的差异，而当栅极-源极电容值的差异缩小时，源极驱动器在驱动各子像素50的能力也会趋于一致，而有助于提升显示器100的画质。相似地，在第一端12d及第二端12s分别为晶体管12的源极与漏极的情况下，藉由副支部18a’及副支部18b’面积上的设计，即可缩小上述因导体18a与导体18b的布线长度Wb及Wc所造成的晶体管12栅极-漏极电容值的差异，而当栅极-漏极电容值的差异缩小时，源极驱动器在驱动各子像素50的能力也会趋于一致，而有助于提升显示器100的画质。
缩小因导体18a与导体18b的布线长度Wb及Wc所造成的栅极-源极电容值或栅极-漏极电容值上的差异，除了可透过上述使副支部18b’的面积大于副支部18a’的面积的方式之外，亦可藉由调整导体18a与导体18b与所对应的像素电极10的交迭面积来达成。请参考图3及图4，导体18b与对应像素电极10的交迭部分为主支部18b”，而导体18a与对应像素电极10的交迭部分为主支部18a”，其中主支部18b”的面积大于副支部18a’的面积。藉由上述主支部18a”及主支部18b”面积上的设计，可降低因制程上因对位造成的缺失而使得晶体管等效耦合电容不相等的问题，亦即可缩小因导体18a与导体18b的布线长度Wb及Wc所造成的栅极-漏极电容值或栅极-漏极电容值上的差异。
在本发明一实施例中，显示器100为单色显示器，而在本发明另一实施例中，显示器100可为彩色显示器。请参考图8，图8即为图1的显示器100为彩色显示器时子像素50的配置图。在本实施例中，显示器100的多个子像素50可包含多个第一颜色子像素R、多个第二颜色子像素G及多个第三颜色子像素B。其中，第一颜色子像素R可为红色子像素，第二颜色子像素G可为绿色子像素，而第三颜色子像素B可为蓝色子像素，但本发明并不以此为限。在本实施例中，第一颜色子像素R耦接于栅极线20a，而第二颜色子像素G耦接于栅极线20b。此外，第三颜色子像素B排列成多个第三颜色子像素行52，其中第N个第三颜色子像素行52的第三颜色子像素B耦接于栅极线20a，而第N-1个及第N+1个第三颜色子像素行52中的第三颜色子像素B则耦接于栅极线20b，而N为大于1的正整数。换言之，倘若某一第三颜色子像素行52的第三颜色子像素B耦接于栅极线20a，则其邻近的第三颜色子像素行52的第三颜色子像素B即耦接于栅极线20b；相对地，倘若某一第三颜色子像素行52的第三颜色子像素B耦接于栅极线20b，则其邻近的第三颜色子像素行52的第三颜色子像素B即耦接于栅极线20a。然本发明并不以颜色配置为限，只要半源极驱动显示器的像素设计，每个晶体管12的导体16布线长度小于一个像素电极的宽度W即为本发明所涵盖的发明范围。
请参考图9，图9为图1的显示器100的电路示意图。显示器100包含多个子像素50、多条数据线14以及多条栅极线20。每个子像素50都包含像素电极10，其中子像素50包含子像素50a及子像素50b。子像素50a设置于子像素50b与数据线14之间，包括晶体管12A及像素电极10。其中晶体管12A的第一端连接至数据线14，而晶体管12A的第二端连接至像素电极10。其中，在本实施例中，上述晶体管12A的第一端及第二端分别为晶体管12A的漏极与源极。但本发明并不以此为限，在本发明另一实施例中，上述晶体管12A的第一端及第二端可以分别是晶体管12A的源极与漏极。子像素50a及子像素50b的像素电极10分别具有宽度W1及宽度W2，其中宽度W1大体上等于宽度W2。晶体管12A的第一端与数据线14之间的距离小于宽度W1，晶体管12B的第一端与数据线14之间的距离亦小于宽度W1，且晶体管12B的第二端与像素电极10之间的距离大于宽度W2。子像素50b包括晶体管12B及像素电极10。晶体管12B的第一端连接至数据线14，而晶体管12B的第二端电连接至像素电极10。其中，栅极线20A与栅极线20B设置在晶体管12A与晶体管12B的两侧，晶体管12A连接至栅极线20A，晶体管12B连接至栅极线20B。在本实施例中，上述晶体管12B的第一端及第二端分别为晶体管12B的漏极与源极。但本发明并不以此为限，在本发明另一实施例中，上述晶体管12B的第一端及第二端可以分别是晶体管12B的源极与漏极。
显示器100的像素结构还可包含数据线14b、子像素50c及子像素50d。子像素50a及50b设置于数据线14a与数据线14b之间，而子像素50c设置于子像素50d与数据线14b之间。子像素50c设置于数据线14a与数据线14b之间，并包括晶体管12C及像素电极10c。晶体管12C的第一端连接至数据线14b，晶体管12C的第二端连接至像素电极10c。在本实施例中，上述晶体管12C的第一端及第二端分别为晶体管12C的漏极与源极。但本发明并不以此为限，在本发明另一实施例中，上述晶体管12C的第一端及第二端可以分别是晶体管12C的源极与漏极。像素电极10c、10d分别具有宽度W3及W4，而晶体管12C的第一端与数据线14b之间的距离小于宽度W3，晶体管12C的第二端与像素电极10c之间的距离也小于宽度W3，晶体管12D的第一端与数据线14b之间的距离亦小于宽度W3，且晶体管12D的第二端与像素电极10d之间的距离大于宽度W4。子像素50d设置于数据线14a与数据线14b之间，并包括晶体管12D及像素电极10d。晶体管12D的第一端连接至数据线14b，晶体管12D的第二端电连接至像素电极10d。宽度W1、W2、W3与W4大体上相等。在本实施例中，上述晶体管12D的第一端及第二端分别为晶体管12D的漏极与源极。但本发明并不以此为限，在本发明另一实施例中，上述晶体管12D的第一端及第二端可以分别是晶体管12D的源极与漏极。
上述显示器100的像素结构可另包含栅极线20A、20B、20C及20D。其中，栅极线20B与栅极线20C相邻，子像素50a及子像素50b设置于栅极线20A及栅极线20B之间，而子像素50c及子像素50d设置于栅极线20C及栅极线20D之间。晶体管12A、12B、12C及12D各另包括栅极，而晶体管12A、12B、12C及12D的栅极分别耦接至栅极线20A、20B、20C及20D。此外，晶体管12A的第二端藉由导体18a耦接至像素电极10，而晶体管12B的第二端藉由导体18b耦接至像素电极10。
综上所述，本发明的显示器及其像素结构，藉由规范子像素晶体管第一端的布线长度小于像素电极的宽度及设计子像素晶体管第一端的布线长度不同，使数据线与晶体管之间的等效负载不致过大，而可避免如现有技术因电阻电容负载过大而导致源极驱动器的驱动能力不足的问题，并避免显示器发生所谓的“半画面”现象。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求保护范围所做的均等变化与修改，皆应属本发明的涵盖范围。

Claims (12)

1.一种像素结构，其特征在于，包括：
一第一数据线；
一第一子像素，包括一第一晶体管及一第一像素电极，该第一晶体管具有一第一端及一第二端，该第一端连接至该第一数据线，该第二端连接至该第一像素电极，该第一像素电极具有一第一宽度，而该第一端与该第一数据线之间的距离小于该第一宽度；
一第二子像素，包括一第二晶体管及一第二像素电极，该第二晶体管具有一第一端及一第二端，该第二晶体管的该第一端连接至该第一数据线，该第二晶体管的该第二端电连接至该第二像素电极，该第二像素电极具有一第二宽度，其中该第一子像素沿垂直该第一数据线的方向设置于该第二子像素与该第一数据线之间，且该第二晶体管的该第一端与该第一数据线之间的距离小于该第一宽度；以及
一第一栅极线及一第二栅极线，其中该第一晶体管及该第二晶体管各另包括一控制端，该第一晶体管的该控制端耦接至该第一栅极线，该第二晶体管的该控制端耦接至该第二栅极线，该第一晶体管的该第二端藉由一第一导体耦接至该第一像素电极，该第二晶体管的该第二端藉由一第二导体耦接至该第二像素电极，该第一栅极线与该第二栅极线形成在一第一金属层，而该第一导体及该第二导体形成在一第二金属层，该第一导体与该第二栅极线的交迭面积为该第二导体与该第一栅极线的交迭面积的M倍，而2≦M≦4。
2.如权利要求1所述的像素结构，其特征在于，该第一晶体管的该第二端与该第一像素电极之间的距离小于该第一宽度。
3.如权利要求1所述的像素结构，其特征在于，还包含：
一第二数据线，其中该第一子像素与该第二子像素设置于该第一数据线与该第二数据线之间；
一第三子像素，设置于该第一数据线与该第二数据线之间，并包括一第三晶体管及一第三像素电极，该第三晶体管具有一第一端及一第二端，该第三晶体管的该第一端连接至该第二数据线，该第三晶体管的该第二端连接至该第三像素电极，该第三像素电极具有一第三宽度，而该第三晶体管的该第一端与该第二数据线之间的距离小于该第三宽度；及
一第四子像素，设置于该第一数据线与该第二数据线之间，并包括一第四晶体管及一第四像素电极，该第四晶体管具有一第一端及一第二端，该第四晶体管的该第一端连接至该第二数据线，该第四晶体管的该第二端电连接至该第四像素电极，该第四像素电极具有一第四宽度，其中该第三子像素沿垂直该第一数据线的方向设置于该第四子像素与该第二数据线之间，且该第四晶体管的该第一端与该第二数据线之间的距离小于该第三宽度。
4.如权利要求3所述的像素结构，其特征在于，该第一宽度、该第二宽度、该第三宽度与该第四宽度相等。
5.如权利要求4所述的像素结构，其特征在于，该第三晶体管的该第二端与该第三像素电极之间的距离小于该第三宽度。
6.如权利要求4所述的像素结构，其特征在于，另包含第一栅极线、一第二栅极线、一第三栅极线及一第四栅极线，其中该第二栅极线与该第三栅极线相邻，该第一子像素及该第二子像素设置于该第一栅极线及该第二栅极线之间，而该第三子像素及该第四子像素设置于该第三栅极线及该第四栅极线之间；
其中该第一晶体管、该第二晶体管、该第三晶体管及该第四晶体管各另包括一控制端，而该第一晶体管、该第二晶体管、该第三晶体管及该第四晶体管的该控制端分别耦接至该第一栅极线、该第二栅极线、该第三栅极线及该第四栅极线。
7.一种显示器，其特征在于，包含：
一第一子像素，包含：
一第一像素电极，形成在基板上，并沿一第一方向具有一第一宽度；以及
一第一晶体管，用以驱动该第一像素电极，该第一晶体管包含一第一端、一第二端及一控制端；
一第一栅极线，沿该第一方向延伸设置，并耦接于该第一晶体管的该控制端；
一数据线，沿一第二方向延伸设置，该第二方向与该第一方向不平行，其中该第一晶体管的该第一端包含一第一导体，耦接至该数据线，该第一导体沿该第一方向具有一第一布线长度，且该第一导体的该第一布线长度不大于该第一像素电极的该第一宽度，且该第一晶体管的该第二端包含一第二导体，用以连接该第一像素电极；
一第二子像素，该第二子像素包含：
一第二像素电极，形成在该基板上，并沿该第一方向具有一第二宽度；以及
一第二晶体管，用以驱动该第二像素电极，该第二晶体管包含一第一端、一第二端及一栅极；以及
一第二栅极线，沿该第一方向延伸设置，并耦接于该第二晶体管的该控制端，其中该第一栅极线不同于该第二栅极线，该第二晶体管的该第一端包含一第三导体，耦接至该数据线，该第三导体沿该第一方向具有一第二布线长度，且该第三导体的该第二布线长度不大于该第二像素电极的该第二宽度，且该第二晶体管的该第二端包含一第四导体，用以连接该第二像素电极；
其中，该第一栅极线及该第二栅极线形成在一第一金属层，该第一导体、该第二导体、该第三导体及该第四导体形成在一第二金属层；
其中该第二导体与该第一栅极线的交迭面积为该第四导体与该第二栅极线的交迭面积的M倍，而2≦M≦4。
8.如权利要求7所述的显示器，其特征在于，该第一像素电极设置于该数据线及该第二像素电极之间。
9.如权利要求8所述的显示器，其特征在于，该第一晶体管的该第二端的该第二导体的布线长度不大于该第一像素电极的该第一宽度；及
其中该第二晶体管的该第二端的该第四导体的布线长度大于该第一像素电极的该第一宽度。
10.如权利要求7所述的显示器，其特征在于，该第一子像素及该第二子像素设置于该第一栅极线与该第二栅极线之间。
11.如权利要求7所述的显示器，其特征在于，该第一栅极线与该第二栅极线设置于该第一子像素及该第二子像素之间，且该第一栅极线与该第二栅极线平行设置。
12.如权利要求11所述的显示器，其特征在于，该第一栅极线具有一ㄇ形结构，且该第二栅极线具有另一ㄇ形结构，其中该些ㄇ形结构分别具有一开口，该第一栅极线的ㄇ形结构的开口朝向该第一子像素，该第二栅极线的ㄇ形结构的开口朝向该第二子像素。
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