CN104851795B - 半导体器件的制造方法 - Google Patents

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Abstract

本发明提供半导体器件的制造方法。对多层膜高速且选择性进行蚀刻。在等离子体处理装置的处理容器内隔着掩模对设置于蚀刻停止层上的并且包括具有相互不同的介电常数的交替层叠的第一膜和第二膜的多层膜进行蚀刻。该方法包括：(a)将包含氢、溴化氢和三氟化氮且包含烃、碳氟化合物和氟代烃中至少任一者的第一气体供给到处理容器内，使该第一气体激发，从多层膜的表面至层叠方向的中途位置对该多层膜进行蚀刻的步骤；和(b)将实质上不包含溴化氢而包含氢和三氟化氮并且包含烃、碳氟化合物和氟代烃中至少任一者的第二气体供给到处理容器内，使该第二气体激发，从多层膜的中途位置至蚀刻停止层的表面对该多层膜进行蚀刻的步骤。

Description

半导体器件的制造方法
技术领域
本发明的实施方式涉及半导体器件的制造方法。
背景技术
作为半导体器件的一种，已知有具有三维结构的NAND型闪存装置。在具有三维结构的NAND型闪存装置的制造中，进行如下步骤，即，对通过交替设置有介电常数不同的两个层而构成的多层膜进行蚀刻，在该多层膜形成深孔。下述的专利文献1记载有这样的蚀刻。
具体而言，专利文献1中记载有通过对在多层膜上具有非晶硅制的掩模的被处理体实施暴露在包含CH2F2气体、N2气体和NF3的处理气体的等离子体中的主蚀刻步骤和暴露在包含CH2F2气体、NF3、CH3F和CH4的处理气体的等离子体中的过蚀刻步骤，来对该多层膜形成蚀刻的技术。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2013/0059450号说明书
发明内容
发明想要解决的技术问题
但是，在所述那样的多层膜的蚀刻中，优选蚀刻速度为高速。另一方面，存在为了保护配置在多层膜的下方的配线等而在多层膜的下层设置蚀刻停止层的情况。即使在设置有这样的蚀刻停止层的多层膜中也期望提高蚀刻速度，例如在添加有助于提高蚀刻速度的蚀刻气体对该多层膜进行了蚀刻的情况下，有可能较大地削减到蚀刻停止层。
因而，在本技术领域中，要求高速且选择性地蚀刻多层膜的方法。
用于解决技术问题的技术方案
本发明的一个方式提供一种半导体器件的制造方法，对设置于蚀刻停止层上的且包括具有相互不同的介电常数的交替地层叠的第一膜和第二膜的多层膜，在等离子体处理装置的处理容器内隔着掩模进行蚀刻。该方法包括以下步骤：(a)将包含氢、溴化氢和三氟化氮并且包含烃、碳氟化合物和氟代烃中至少任一者的第一气体供给到处理容器内，使该第一气体激发，对多层膜从该多层膜的表面至层叠方向的中途位置进行蚀刻的步骤；和(b)将实质上不包含溴化氢而包含氢和三氟化氮并且包含烃、碳氟化合物和氟代烃中至少任一者的第二气体供给到处理容器内，使该第二气体激发，对多层膜从该多层膜的中途位置至蚀刻停止层的表面进行蚀刻的步骤。
在上述方法的步骤(a)中，第一气体被激发，由此多层膜从其表面至层叠方向的中途位置被蚀刻。该步骤(a)中，主要利用溴和氟的活性种高速地蚀刻多层膜。接着，在步骤(b)中，第二气体被激发，由此多层膜从上述中途位置至蚀刻停止层的表面被蚀刻。在该第二气体中实质上不包含溴化氢，因此在步骤(b)中主要利用氟的活性种蚀刻多层膜。该步骤(b)中蚀刻到蚀刻停止层时，生成氟与蚀刻停止层的组成物的化合物作为反应生成物。一般而言，该反应生成物的沸点比溴与构成蚀刻停止层的组成物的化合物的沸点高。因此，在步骤(b)中，该反应生成物不挥发，而大量堆积于蚀刻停止层的表面，其结果是，蚀刻停止层的蚀刻受到抑制。这样，在上述方法中，直到多层膜的中途位置使用溴化氢和三氟化氮作为蚀刻气体进行蚀刻，由此能够提高多层膜的蚀刻速度。另一方面，通过从多层膜的中途位置开始使用三氟化氮作为蚀刻气体进行蚀刻而能够确保多层膜相对于蚀刻停止层的蚀刻选择比。因而，在上述方法中，能够高速且选择性地对多层膜进行蚀刻。
在一个方式中，在对多层膜从该多层膜的表面至层叠方向的中途位置进行蚀刻的步骤中，将处理容器内的压力设定为第一压力，在对多层膜从该多层膜的中途位置至蚀刻停止层的表面进行蚀刻的步骤中，可以将处理容器内的压力设定为比第一压力高的压力的第二压力。在高的压力下能够维持多层膜的蚀刻速度，但是蚀刻停止层的蚀刻速度相对降低。在本方式中，在上述步骤(b)中，由于将处理容器内的压力设定为相对较高的第二压力，所以能够改善多层膜相对于蚀刻停止层的蚀刻选择比。即，本方式中，能够更有选择性地对多层膜进行蚀刻。
在一个方式中，蚀刻停止层可以是含有金属的绝缘层。另外，在一个方式中，蚀刻停止层也可以包含氧化铝。
在一个方式中，第一气体和第二气体中可以实质上不含有氮气(N2)。根据本方式，能够抑制被蚀刻区域的蚀刻在侧方进行而产生的形状不良即弓形，另外，能够改善多层膜相对于掩模的蚀刻选择比。
在一个方式中，在对多层膜从该多层膜的表面至层叠方向的中途位置进行蚀刻的步骤、和对多层膜从该多层膜的中途位置至蚀刻停止层的表面进行蚀刻的步骤中，可以在将多层膜保持为摄氏10度以下的温度的状态下对该多层膜进行蚀刻。通过使多层膜的温度降低而能够使气体的活性种被吸附在多层膜上的概率增加，因此能够提高多层膜的蚀刻速度。另外，通过使多层膜的温度降低而能够抑制反应生成物的挥发，因此能够改善多层膜相对于蚀刻停止层的蚀刻选择比。因而，在本方面中，能够更高速且选择性地对多层膜进行蚀刻。
在一个方式中，碳氟化合物可以是C3F8、C4F6或者C4F8，氟代烃可以是CH2F2、CH3F或者CHF3。另外，在一个方式中，可以为：第一膜是氧化硅膜，第二膜是氮化硅膜，也可以为：第一膜是氧化硅膜，第二膜是多晶硅膜。在一个方面中，第一膜和第二膜可以层叠合计24层以上。在一个方式中，掩模可以由无定形碳制。
发明效果
如以上说明的方式，根据本发明的各个方面和各种方式，能够高速且选择性地对多层膜进行蚀刻。
附图说明
图1是表示一个实施方式的半导体器件的制造方法的流程图。
图2是表示在步骤ST1中准备的晶片的一个例子的图。
图3是概略表示等离子体处理装置的一个例子的图。
图4是详细表示图3所示的阀组、流量控制器组和气体源组的图。
图5是表示在步骤ST2中被蚀刻后的晶片的图。
图6是表示在步骤ST3中被蚀刻后的晶片的图。
图7是表示通过实验例1～4而得到的结果的图。
图8是表示通过实验例5而得到的结果的图。
图9是表示通过实验例6而得到的结果的图。
附图标记说明
10…等离子体处理装置、12…处理容器、16…下部电极、30…上部电极、38…气体供给管、40…气体源组、42…阀组、44…流量控制器组、62…第一高频电源、64…第二高频电源、CM…掩模、Cnt…控制部、ESL…蚀刻停止层、IL…多层膜、IL1…电介质膜、IL2…电介质膜、PD…载置台、PF…保护膜、S…处理空间、W…晶片。
具体实施方式
以下，参照附图详细说明各种实施方式。而且，对各附图中相同或者相当的部分添加相同的附图标记。
图1是表示一个实施方式的半导体器件的制造方法，特别是一个实施方式的多层膜的蚀刻方法的流程图。具体而言，图1所示的方法MT1，例如能够用于具有三维结构的NAND闪存的制造，包括步骤ST1、步骤ST2、步骤ST3。
步骤ST1是准备被处理体(以下称为“晶片”)W的步骤。图2是表示在步骤ST1中准备的晶片W的一个例子的图。图2所示的晶片W具有蚀刻停止层ESL、多层膜IL和掩模CM。蚀刻停止层ESL可以是设置于基板上的含有金属的绝缘膜。具体而言，蚀刻停止层ESL可以由氧化铝(AlO)或氧化锆(ZrO)这样的金属构成。蚀刻停止层ESL是为了使多层膜IL的蚀刻在其表面停止而设置的。
在蚀刻停止层ESL上设置有多层膜IL。多层膜IL具有由介电常数不同的两个电介质膜IL1和IL2交替层叠而成的结构。在一个实施方式中，电介质膜IL1是氧化硅膜，电介质膜IL2是氮化硅膜。在另一个实施方式中，电介质膜IL1是氧化硅膜，电介质膜IL2是多晶硅膜。电介质膜IL1的厚度例如是5nm～50nm，电介质膜IL2的厚度例如是10nm～75nm。电介质膜IL1和IL2也可以层叠合计24层以上。在多层膜IL上设置有掩模CM。掩模CM具有用于在多层膜IL形成孔这样的深空间的图案。掩模CM例如是无定形碳制。
再参照图1。在方法MT1的步骤ST1中，在等离子体处理装置的处理容器内准备晶片W。在一个例子中，等离子体处理装置是电容耦合等离子体处理装置。以下，针对能够用于方法MT1的实施的等离子体处理装置的一个例子进行说明。图3是概略表示等离子体处理装置的一个例子的图，表示该等离子体处理装置的纵截面的构造。
图3所示的等离子体处理装置10是电容耦合等离子体蚀刻装置，具有大致圆筒状的处理容器12。处理容器12的内壁面由阳极氧化处理后的铝构成。该处理容器12安全接地。
在处理容器12的底部上设置有由绝缘材料构成的大致圆筒上的支承部14。支承部14在处理容器12内从处理容器12的底部在铅直方向延伸。支承部14支承设置在处理容器12内的载置台PD。具体而言，如图3所示，支承部14能够在该支承部14的内壁面支承载置台PD。
载置台PD在其上表面保持晶片W。载置台PD可以包括下部电极(电极部)16和支承部18。下部电极16例如由铝等金属构成，呈大致圆盘形状。在该下部电极16的上表面之上设置有支承部18。
支承部18是支承晶片W的部件，包括基底部18a和静电卡盘18b。基底部18a例如由铝等金属制构成，呈大致圆盘形状。基底部18a设置于下部电极16上，与下部电极16电连接。静电卡盘18b设置于基底部18a之上。静电卡盘18b具有在一对绝缘层或者绝缘片间配置有作为导电膜的电极的构造。静电卡盘18b的电极与直流电源22电连接。该静电卡盘18b能够利用由来自直流电源22的直流电压产生的库伦力等静电力来吸附保持晶片W。
在支承部18的基底部18a的周缘部上以包围晶片W的周缘和静电卡盘18b的方式配置有聚焦环FR。聚焦环FR是为了提高蚀刻的均匀性而设置的。聚焦环FR由根据蚀刻对象的膜的材料而适当选择的材料构成，例如由石英构成。
在基底部18a的内部设置有制冷剂流路24。制冷剂流路24构成一个实施方式的温度控制机构。从设置于外部的冷却装置经由配管26a、26b对制冷剂流路24循环供给规定温度的制冷剂。通过控制如上述方式循环的制冷剂的温度，支承于支承部18上的晶片W的温度得以控制。
另外，在等离子体处理装置10设置有气体供给线路28。气体供给线路28将来自传热气体供给机构的传热气体例如He气供给到静电卡盘18b的上表面与晶片W的背面之间。
另外，等离子体处理装置10具有上部电极30。上部电极30在载置台PD的上方与该载置台PD相对地配置。下部电极16和上部电极30设置为相互大致平行。在这些上部电极30和下部电极16之间，形成用于对晶片W进行等离子体处理的处理空间S。
上部电极30隔着绝缘性遮蔽部件32支承于处理容器12的上部。该上部电极30包括电极板34和电极支承体36。电极板34与处理空间S相对，形成多个气体排出孔34a。该电极板34由焦耳热少的低电阻的导电体或者半导体构成。
电极支承体36是能够自由装卸地支承电极板34的部件，例如由铝等导电性材料构成。该电极支承体36具有水冷结构。在电极支承体36的内部设置有气体扩散室36a。与气体排出孔34a连通的多个气体通流孔36b从该气体扩散室36a向下方延伸。另外，在电极支承体36形成有向气体扩散室36a导入处理气体的气体导入口36c，该气体导入口36c与气体供给管38连接。
气体供给管38经由阀组42和流量控制器组44与气体源组40连接。图4是详细表示图3所示的阀组、流量控制器组和气体源组的图。如图4所示，气体源组40包括多个(N个)气体源401～406。气体源401～406分别是氢气(H2)、溴化氢气体(HBr)、三氟化氮气体(NF3)、烃气体、碳氟化合物气体和氟代烃气体的来源。此外，作为烃气体，举例表示甲烷气体(CH4)。另外，作为碳氟化合物气体，举例表示C3F8气体、C4F6气体或者C4F8气体，作为氟代烃气体，举例表示CH2F2气体、CH3F气体或者CHF3气体。
流量控制器组44包括多个(N个)流量控制器441～446。流量控制器441～446控制从对应的气体源供给的气体的流量。这些流量控制器441～446可以是质量流量控制器(MFC)，也可以是FCS。阀组42包括多个(N个)阀421～426。气体源401～406分别经由流量控制器441～446和阀421～426与气体供给管38连接。气体源401～406的气体从气体供给管38到达气体扩散室36a，经由气体通流孔36b和气体排出孔34a排出到处理空间S。
返回图3，等离子体处理装置10还具有接地导体12a。接地导体12a呈大致圆筒状，设置成从处理容器12的侧壁延伸到比上部电极30的高度位置靠上方。
另外，在等离子体处理装置10中，沿着处理容器12的内壁能够自由装卸地设置有沉积物屏蔽件46。沉积物屏蔽件46还设置于支承部14的外周。沉积物屏蔽件46是防止蚀刻副生物(沉积物)附着在处理容器12的部件，能够通过在铝材上覆盖Y2O3等陶瓷而构成。
在处理容器12的底部侧，在支承部14与处理容器12的内壁之间设有排气板48。排气板48例如通过在铝材上覆盖Y2O3等陶瓷而构成。在该排气板48的下方，在处理容器12设置有排气口12e。排气口12e经由排气管52与排气装置50连接。排气装置50具有涡轮分子泵等真空泵，能够将处理容器12内减压至所期望的真空度。另外，在处理容器12的侧壁设置有晶片W的搬入出口12g，该搬入出口12g通过闸阀54能够开闭。
在处理容器12的内壁设置有导电性部件(GND块)56。导电性部件56以在高度方向上位于与晶片W大致相同的高度的方式安装于处理容器12的内壁。该导电性部件56以DC方式接地，发挥防异常放电效果。此外，导电性部件56可以设置于等离子体生成区域，其设置位置不限定于图3所示的位置。
另外，等离子体处理装置10还具有第一高频电源62和第二高频电源64。第一高频电源62是产生等离子体生成用的第一高频(RF：Radio Frequency)电力的电源，产生27～100MHz的频率，在一个例子中产生60MHz的高频电力。第一高频电源62经由匹配器66与下部电极16连接。匹配器66是用于使第一高频电源62的输出阻抗和负载侧(下部电极16侧)的输入阻抗匹配的电路。此外，第一高频电源62可以经由匹配器66与上部电极30连接。
第二高频电源64是产生用于将离子引入晶片W的第二高频电力即高频偏压的电源，产生在400kHz～13.56MHz的范围内的频率的电力，在一个例中产生400kHz的高频电力。第二高频电源64经由匹配器68与下部电极16连接。匹配器68是用于使第二高频电源64的输出阻抗和负载侧(下部电极16侧)的输入阻抗匹配的电路。
另外，等离子体处理装置10还具有直流电源部70。直流电源部70与上部电极30连接。直流电源部70产生负的直流电压，能够将该直流电压施加在上部电极30上。
另外，在一个实施方式中，等离子体处理装置10还具有控制部Cnt。该控制部Cnt是具有处理器、存储部、输入装置、显示装置等的计算机，控制等离子体处理装置10的各部。该控制部Cnt中，使用输入装置，操作者为了管理等离子体处理装置10能够进行命令的输入操作等，另外，利用显示装置能够将等离子体处理装置10的工作状況可视化来进行显示。进而，在控制部Cnt的存储部存储有用于通过处理器控制等离子体处理装置10中实施的各种处理的控制程序和用于根据处理条件在等离子体处理装置10的各部执行处理的程序即处理方案。
具体而言，控制部Cnt对流量控制器441～446、阀421～426、排气装置50、冷却装置发送控制信号，实施控制，以使得在步骤ST2和步骤ST3的蚀刻时将处理气体供给到处理容器12内，该处理容器12内的压力成为设定的压力，且晶片W的温度成为设定的温度。
另外，在一个实施方式中，控制部Cnt能够对第一高频电源62发送控制信号，以使得来自第一高频电源62的高频电力以该高频电力的接通(ON)和断开(OFF)脉冲状地切换的方式供给到下部电极16。另外，控制部Cnt能够对直流电源部70发送控制信号，以使得与高频电力成为导通(ON)的期间相比绝对值大的负的直流电压在高频电力成为断开(OFF)的期间施加在上部电极30。此外，第一高频电源62的高频电力的导通(ON)和断开(OFF)的频率例如是1kHz～90kHz。此处，高频电力的导通(ON)和断开(OFF)的频率是以由第一高频电源62的高频电力导通(ON)的期间和断开(OFF)的期间构成的期间为一个周期的频率。另外，在一个周期中高频电力导通(ON)的期间所占的占空比例如是50％～90％。另外，直流电源部的直流电压值的切换与第一高频电源62的高频电力的导通(ON)和断开(OFF)的切换同步进行。
再次参照图1，继续说明方法MT1。在步骤ST1中，配置在载置台PD上的晶片W被静电卡盘18b吸附保持。接着，在方法MT1中，进行步骤ST2。
在步骤ST2中，第一气体在处理容器12内被激发，从多层膜IL的表面到层叠方向的中途位置位置多层膜IL被蚀刻。因此，来自气体源组40的第一气体被供给到处理容器12内。该第一气体包括氢(H2)、溴化氢(HBr)和三氟化氮(NF3)，且包括烃、碳氟化合物和氟代烃中至少任一者。另外，作为烃气体能够使用甲烷气体(CH4)。另外，作为碳氟化合物气体能够使用C3F8气体、C4F6气体或者C4F8气体，作为氟代烃气体能够使用CH2F2气体、CH3F气体或者CHF3气体。在一个例子中，第一气体是包含H2气体、HBr气体、NF3气体、CH2F2气体、CH4气体的混合气体。在步骤ST2中，例如H2气体的流量设定为100sccm～340sccm的范围的流量，HBr气体的流量设定在50sccm～100sccm的范围，NF3气体的流量设定为80sccm～180sccm的范围的流量，CH2F2气体的流量设定为50sccm～120sccm的范围的流量，CH4气体的流量设定为40sccm～90sccm的范围的流量。在一个实施方式中，在步骤ST2中将处理容器12内的压力设定为第一压力。第一压力能够设为例如65MTorr(8.67Pa)。另外，在步骤ST2中，将来自第一高频电源62和第二高频电源64的高频电力供给到下部电极16。
在该步骤ST2中，在处理容器12内生成第一气体的等离子体。即，产生氢的活性种、氟的活性种和溴的活性种等。如图5所示，在掩模CM的开口部的下方，多层膜IL被这些活性种蚀刻。由此，在多层膜IL形成孔HL。当多层膜IL被蚀刻时，由第一气体导致的沉积物形成于划出孔HL的侧壁面ILa。由此，抑制侧壁面ILa在侧方被蚀刻，并且抑制在侧壁面ILa产生弓形。另外，在步骤ST2中，利用第一气体中包含的溴化氢促进多层膜IL的蚀刻，因此多层膜IL的蚀刻率提高。进而，由于在第一气体中包含氢的活性种，所以在电介质膜IL2是氮化硅膜的情况下，该电介质膜IL2的蚀刻率变大。其结果是，多层膜IL的蚀刻率进一步提高。
接着，在方法MT1中进行步骤ST3。在步骤ST3中，第二气体在处理容器12内被激发，在步骤ST2中蚀刻结束的位置即从多层膜IL的层叠方向的中途位置到蚀刻停止层ESL的表面，多层膜IL被蚀刻。因此，从气体源组40将第二气体供给到处理容器12内。该第二气体包含氢(H2)和三氟化氮(NF3)，并且包含烃、碳氟化合物和氟代烃的任一者，但是实质上不包含溴化氢(HBr)。此处，不包含HBr不仅指完全不包含HBr，还指包含对步骤ST3的蚀刻没有影响的程度的极微量的HBr。在一个实施方式中，在步骤ST3中处理容器12内的压力设定为第二压力。第二压力为比第一压力高的压力，例如能够为80MTorr(10.67Pa)。
此外，在第二气体中作为烃气体能够使用甲烷气体(CH4)。另外，作为碳氟化合物气体能够使用C3F8气体、C4F6气体或者C4F8气体，作为氟代烃气体能够使用CH2F2气体、CH3F气体或者CHF3。在一个例子中，第二气体是包含H2气体、NF3气体、CH2F2气体、CH4气体的混合气体。在步骤ST3中，例如可以将H2气体的流量设定为100sccm～340sccm的范围的流量，将NF3气体的流量设定为80sccm～180sccm的范围的流量，将CH2F2气体的流量设定为50sccm～120sccm的范围的流量，将CH4气体的流量设定为40sccm～90sccm的范围的流量。另外，在步骤ST3中，将来自第一高频电源62和第二高频电源64的高频电力被施加在下部电极16。
在该步骤ST3中，在处理容器12内生成第二气体的等离子体。即，主要产生氟的活性种和氢的活性种。在掩模CM的开口部的下方，多层膜IL被这些活性种从其层叠方向的中途位置蚀刻。在多层膜IL被蚀刻时，由第二气体导致的沉积物形成于划出孔HL的侧壁面ILa。由此，能够抑制侧壁面ILa在侧方被蚀刻，能够抑制在侧壁面ILa产生弓形。通过该步骤ST3，如图6所示，多层膜IL的位于掩模CM的开口部的下方的部分被蚀刻到蚀刻停止层ESL的表面。
在步骤ST3中，当蚀刻到蚀刻停止层ESL时，生成第二气体中所包含的氟和蚀刻停止层ESL中所包含的组成物的化合物作为反应生成物。一般而言，氟的化合物具有比溴的化合物高的沸点，因此该化合物不挥发而大量地堆积在蚀刻停止层ESL的表面。由此，在蚀刻停止层ESL的表面形成由氟和蚀刻停止层ESL中所包含的组成物的化合物构成的保护膜PF。在蚀刻停止层ESL由氧化铝构成的情况下，该保护膜PF为氟化铝(AlF)膜。该氟化铝的沸点比作为溴与氧化铝的化合物的臭化铝(AlBr)的沸点大概高5倍，具有难挥发的性质。在步骤ST3中，在蚀刻到蚀刻停止层ESL以后，利用该保护膜PF能够抑制蚀刻停止层ESL的蚀刻。其结果是，多层膜IL相对于蚀刻停止层ESL的蚀刻选择比提高。
此外，在第一气体和第二气体中也可以实质上不包含氮气(N2)。使得在第一气体和第二气体中实质上不包含N2气体，所以，能够抑制在侧壁面ILa产生弓形，另外，能够改善多层膜IL相对于掩模CM的蚀刻选择比。
另外，在一个实施方式中，可以在将晶片W即多层膜IL的温度保持在摄氏10度以下的状态下进行步骤ST2和步骤ST3的蚀刻。通过如上述方式在使晶片W的温度为低温的状态下进行蚀刻，能够不使多层膜IL的蚀刻率降低就能降低蚀刻停止层ESL的蚀刻率。其结果是，能够提高多层膜IL相对于蚀刻停止层ESL的蚀刻的选择比。
接着，说明使用上述的实施方式的方法的实验例。
首先，针对蚀刻率和选择比对处理气体的依赖性进行评价。在实验例1～4中，在图1所示的等离子体处理装置10的处理容器12内产生组合不同的气体的等离子体，分别对多层膜IL和蚀刻停止层ESL进行了蚀刻。然后，针对由这些实验例得到的多层膜IL和蚀刻停止层ESL的蚀刻率、和多层膜IL相对于蚀刻停止层ESL的蚀刻选择比进行评价。在实验例1～4中，作为多层膜IL的电介质膜IL1使用氧化硅膜，作为电介质膜IL2使用多晶硅膜。作为蚀刻停止层ESL，使用AlO膜。
在实验例1～4中，作为蚀刻用的处理气体，分别按照以下那样的流量将各种气体供给到处理容器12内。除了处理气体的流量之外的处理条件全部为相同的条件。
(实验例1的处理条件)
·H2气体的流量：170sccm
·HBr气体的流量：80sccm
·NF3气体的流量：140sccm
·CH4气体的流量：70sccm
·CH2F2气体的流量：90sccm
·N2气体的流量：0sccm
(实验例2的理条件)
·H2气体的流量：170sccm
·HBr气体的流量：0sccm
·NF3气体的流量：140sccm
·CH4气体的流量：70sccm
·CH2F2气体的流量：90sccm
·N2气体的流量：0sccm
(实验例3的处理条件)
·H2气体的流量：170sccm
·HBr气体的流量：0sccm
·NF3气体的流量：140sccm
·CH4气体的流量：70sccm
·CH2F2气体的流量：90sccm
·N2气体的流量：120sccm
(实验例4的处理条件)
·H2气体的流量：290sccm
·HBr气体的流量：0sccm
·NF3气体的流量：140sccm
·CH4气体的流量：70sccm
·CH2F2气体的流量：90sccm
·N2气体的流量：0sccm
图7(a)表示由实验例1～4得到的多层膜IL和蚀刻停止层ESL的蚀刻率。图7(b)表示由实验例1～4得到的多层膜IL相对于蚀刻停止层ESL的蚀刻选择比。如图7(a)所示，在使用了添加有HBr气体的处理气体的实验例1中，与实验例2～4比较多层膜IL的蚀刻率提高，但是蚀刻停止层ESL的蚀刻率也增加了。其结果是，在实验例1中，如图7(b)所示，确认了多层膜IL相对于蚀刻停止层ESL的蚀刻选择比变低。与此相对，在使用了不包含HBr气体的处理气体的实验例2～4中，与实验例1比较虽然多层膜IL的蚀刻率稍微减少，但是蚀刻停止层ESL的蚀刻率相对较大地减少。其结果是，如图7(b)所示，确认了多层膜IL相对于蚀刻停止层ESL的蚀刻选择比提高。特别是，在使用了添加有最多H2气体的处理气体的实验例4中，确认了与实验例1比较能够将多层膜IL相对于蚀刻停止层ESL的蚀刻选择比提高大概4.2倍。
接着，针对蚀刻率和选择比的温度依赖性进行评价。在实验例5中，使多层膜IL的温度变化为摄氏30度、摄氏20度、摄氏10度、摄氏0度，利用图1所示的等离子体处理装置10分别对多层膜IL和蚀刻停止层ESL进行了蚀刻。然后，针对多层膜IL和蚀刻停止层ESL的蚀刻率、和多层膜IL相对于蚀刻停止层ESL的蚀刻选择比进行评价。此外，除了多层膜IL的温度之外的处理条件全部为相同的条件。
图8(a)表示由实验例5得到的多层膜IL和蚀刻停止层ESL的蚀刻率。图8(b)表示由实验例5得到的多层膜IL相对于蚀刻停止层ESL的蚀刻选择比。如图8(a)所示，确认了使多层膜IL的温度降低时，多层膜IL的蚀刻率提高，但是蚀刻停止层ESL的蚀刻率减少。根据该结果，确认了通过使多层膜IL的温度降低，能够提高多层膜IL相对于蚀刻停止层ESL的蚀刻选择比。
接着，针对蚀刻率和选择比的压力依赖性进行评价。在实验例6中，在将处理容器12内的压力设定为40MTorr(5.33Pa)、65MTorr(8.67Pa)、90MTorr(1.20Pa)的状态下，利用等离子体处理装置10对多层膜IL和蚀刻停止层ESL进行蚀刻。然后，针对多层膜IL和蚀刻停止层ESL的蚀刻率、和多层膜IL相对于蚀刻停止层ESL的蚀刻选择比进行评价。此外，除了处理容器12内的压力之外的处理条件全部为相同的条件。
图9(a)表示由实验例6得到的多层膜IL和蚀刻停止层ESL的蚀刻率。图9(b)表示由实验例6得到的多层膜IL相对于蚀刻停止层ESL的蚀刻选择比。如图9(a)所示，确认了多层膜IL的蚀刻率对压力的依赖性低，与此相对，蚀刻停止层ESL的蚀刻率依赖于压力，具有压力越高蚀刻率越低的倾向。根据该结果，如图9(b)所示，确认了通过将处理容器12内的压力设定得较高，能够提高多层膜IL相对于蚀刻停止层ESL的蚀刻选择比。
以上，说明了实施方式，但是不限定于上述的实施方式能够构成各种变化方式。例如，等离子体处理装置不限定于电容耦合等离子体处理装置，还可以是电感耦合等离子体处理装置。或者，可以是将微波经由波导管和天线导入处理容器内而形成等离子体的等离子体处理装置。

Claims (11)

1.一种半导体器件的制造方法，在等离子体处理装置的处理容器内隔着掩模对设置于蚀刻停止层上的并且包括具有相互不同的介电常数的交替层叠的第一膜和第二膜的多层膜进行蚀刻，所述半导体器件的制造方法的特征在于，包括：
将包含氢、溴化氢和三氟化氮并且包含烃、碳氟化合物和氟代烃中至少任一者的第一气体供给到所述处理容器内，使该第一气体激发，对所述多层膜从该多层膜的表面至层叠方向的中途位置进行蚀刻的步骤；和
将不包含溴化氢而包含氢和三氟化氮并且包含烃、碳氟化合物和氟代烃中至少任一者的第二气体供给到所述处理容器内，使该第二气体激发，对所述多层膜从该多层膜的所述中途位置至所述蚀刻停止层的表面进行蚀刻的步骤，
在对所述多层膜从该多层膜的表面至层叠方向的中途位置进行蚀刻的步骤中，将所述处理容器内的压力设定为第一压力，
在对所述多层膜从该多层膜的所述中途位置至所述蚀刻停止层的表面进行蚀刻的步骤中，将所述处理容器内的压力设定为比所述第一压力高的压力的第二压力。
2.如权利要求1所述的半导体器件的制造方法，其特征在于：
所述蚀刻停止层是含有金属的绝缘层。
3.如权利要求1或2所述的半导体器件的制造方法，其特征在于：
所述蚀刻停止层含有氧化铝。
4.如权利要求1或2所述的半导体器件的制造方法，其特征在于：
所述第一气体和所述第二气体不含有氮气。
5.如权利要求1或2所述的半导体器件的制造方法，其特征在于：
在对所述多层膜从该多层膜的表面至层叠方向的中途位置进行蚀刻的步骤和对所述多层膜从该多层膜的所述中途位置至所述蚀刻停止层的表面进行蚀刻的步骤中，在将所述多层膜保持为摄氏10度以下的温度的状态下对该多层膜进行蚀刻。
6.如权利要求1或2所述的半导体器件的制造方法，其特征在于：
所述碳氟化合物是C3F8、C4F6或者C4F8。
7.如权利要求1或2所述的半导体器件的制造方法，其特征在于：
所述氟代烃是CH2F2、CH3F或者CHF3。
8.如权利要求1或2所述的半导体器件的制造方法，其特征在于：
所述第一膜是氧化硅膜，所述第二膜是氮化硅膜。
9.如权利要求1或2所述的半导体器件的制造方法，其特征在于：
所述第一膜是氧化硅膜，所述第二膜是多晶硅膜。
10.如权利要求1或2所述的半导体器件的制造方法，其特征在于：
所述第一膜和所述第二膜层叠合计24层以上。
11.如权利要求1或2所述的半导体器件的制造方法，其特征在于：
所述掩模是无定形碳制。
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JP6604833B2 (ja) * 2015-12-03 2019-11-13 東京エレクトロン株式会社 プラズマエッチング方法
JP6498152B2 (ja) * 2015-12-18 2019-04-10 東京エレクトロン株式会社 エッチング方法
US9997374B2 (en) 2015-12-18 2018-06-12 Tokyo Electron Limited Etching method
JP6385915B2 (ja) 2015-12-22 2018-09-05 東京エレクトロン株式会社 エッチング方法
JP6748512B2 (ja) * 2016-08-08 2020-09-02 株式会社アルバック 半導体デバイス
JP6948181B2 (ja) * 2017-08-01 2021-10-13 東京エレクトロン株式会社 多層膜をエッチングする方法
US10811267B2 (en) * 2017-12-21 2020-10-20 Micron Technology, Inc. Methods of processing semiconductor device structures and related systems
JP6928548B2 (ja) * 2017-12-27 2021-09-01 東京エレクトロン株式会社 エッチング方法
JP2019121750A (ja) * 2018-01-11 2019-07-22 東京エレクトロン株式会社 エッチング方法およびエッチング装置
JP6621882B2 (ja) * 2018-08-08 2019-12-18 東京エレクトロン株式会社 エッチング装置
CN109461743A (zh) * 2018-10-16 2019-03-12 武汉华星光电半导体显示技术有限公司 显示面板、等离子体蚀刻方法以及系统
KR102314450B1 (ko) * 2018-10-26 2021-10-19 주식회사 히타치하이테크 플라스마 처리 장치 및 플라스마 처리 방법
JP7344049B2 (ja) * 2019-08-29 2023-09-13 株式会社Ｓｃｒｅｅｎホールディングス 半導体装置形成方法および基板処理装置
US11488859B2 (en) * 2019-12-27 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
JP2022034956A (ja) * 2020-08-19 2022-03-04 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
TW202232567A (zh) * 2020-10-30 2022-08-16 日商東京威力科創股份有限公司 蝕刻方法及電漿處理裝置
CN114908326B (zh) * 2022-05-06 2024-06-21 北京北方华创微电子装备有限公司 半导体工艺设备及形成叠层薄膜结构的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102826504A (zh) * 2011-06-14 2012-12-19 中国科学院微电子研究所 纳米线制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4767724A (en) * 1986-03-27 1988-08-30 General Electric Company Unframed via interconnection with dielectric etch stop
JPH07263415A (ja) * 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置の製造方法
US6380096B2 (en) * 1998-07-09 2002-04-30 Applied Materials, Inc. In-situ integrated oxide etch process particularly useful for copper dual damascene
US20060017043A1 (en) * 2004-07-23 2006-01-26 Dingjun Wu Method for enhancing fluorine utilization
US8252696B2 (en) * 2007-10-22 2012-08-28 Applied Materials, Inc. Selective etching of silicon nitride
JP5623104B2 (ja) * 2010-03-18 2014-11-12 東京エレクトロン株式会社 基板洗浄装置及び基板洗浄方法
US8435901B2 (en) * 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
JP5537324B2 (ja) * 2010-08-05 2014-07-02 株式会社東芝 半導体装置の製造方法
US8598040B2 (en) * 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
US20130084707A1 (en) * 2011-09-30 2013-04-04 Tokyo Electron Limited Dry cleaning method for recovering etch process condition
CN104106127B (zh) * 2012-02-09 2016-08-17 东京毅力科创株式会社 半导体制造装置的制造方法和半导体制造装置
JP6004420B2 (ja) * 2012-03-14 2016-10-05 国立研究開発法人産業技術総合研究所 不揮発性化合物の除去方法
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102826504A (zh) * 2011-06-14 2012-12-19 中国科学院微电子研究所 纳米线制造方法

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