CN104813477B - 具有成分坡度变化的半导体沟道的非平面ⅲ‑n晶体管 - Google Patents

具有成分坡度变化的半导体沟道的非平面ⅲ‑n晶体管 Download PDF

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Abstract

本发明描述了具有成分坡度变化的半导体沟道的非平面Ⅲ‑N晶体管。Ⅲ‑N半导体沟道的成分在过渡层与Ⅲ‑N极化层之间发生坡度变化。在实施例中，栅极堆叠体沉积在包括坡度变化的Ⅲ‑N半导体沟道的鳍状物侧壁之上，其允许响应于栅极偏置电压而在与至少两个侧壁表面相邻的Ⅲ‑N半导体沟道中形成输运沟道。在实施例中，沉积栅极堆叠体，其完全包围包括Ⅲ‑N半导体沟道的纳米线，所述Ⅲ‑N半导体沟道的成分发生坡度变化，使得能够响应于栅极偏置电压而在与极化层和过渡层二者相邻的Ⅲ‑N半导体沟道中形成输运沟道。

Description

具有成分坡度变化的半导体沟道的非平面Ⅲ-N晶体管
技术领域
本发明的实施例总体上涉及微电子器件和制造，并且更具体地涉及Ⅲ族-N晶体管架构。
背景技术
移动计算(例如，智能电话和平板电脑)市场受益于较小的部件形状因子和较低的功耗。因为用于智能电话和平板电脑的当前平台解决方案依赖于安装到电路板上的多个封装集成电路(IC)，因此限制了进一步缩放到更小且功率效率更高的形状因子。例如，除了单独的逻辑处理器IC之外，智能电话将包括单独的功率管理IC(PMIC)、射频IC(RFIC)和WiFi/蓝牙/GPS IC。片上系统(SoC)架构提供缩放的优点，这是板级部件集成无法比拟的。尽管逻辑处理器IC可能自身被视为集成有存储器和逻辑功能的片上系统(SoC)，但是用于移动计算平台的更广泛的SoC解决方案仍然让人难以理解，因为PMIC和RFIC在高电压、高功率和高频率中的两个或更多下进行操作。
这样一来，常规移动计算平台通常利用不兼容的晶体管技术，这是针对由PMIC和RFIC执行的不同功能而定制的。例如，PMIC中通常采用横向扩散硅MOS(LDMOS)技术来管理电压转换和功率分配(包括升压和/或降压转换的电池电压调节等)。RFIC中通常利用诸如GaAs异质结双极晶体管(HBT)的Ⅲ-Ⅴ族化合物半导体来在GHz载波频率下产生足够的功率放大。实施CMOS技术的常规硅场效应晶体管则需要用于移动计算平台内的逻辑和控制功能的第三种晶体管技术。除了在移动计算平台中的各种IC之间不兼容的基础半导体材料之外，用于PMIC中的DC到DC转换开关的晶体管设计通常与用于RFIC中的高频功率放大器的晶体管设计不兼容。例如，硅的相对低的击穿电压要求DC到DC转换器开关中的源极到漏极的分开比功率放大器晶体管可允许的大得多，功率放大器晶体管根据载波频率而需要超过20GHz、最高可达500GHz的Ft(例如，WPAN为60GHz并且因此晶体管需要比60GHz大很多倍的Ft)。这种不同晶体管级设计要求使得各种晶体管设计的制造工艺各不相同并且难以集成到单一工艺中。
因此，尽管用于集成PMIC和RFIC功能的移动计算空间的SoC解决方案对于改善可缩放性、降低成本和提高平台功率效率具有吸引力，但SoC解决方案的一个障碍是缺乏具有足够的速度(即，足够高的增益截止频率Ft)和足够高的击穿电压(BV)的可缩放晶体管技术。
Ⅲ族-氮化物(Ⅲ-N)器件为PMIC和RFIC功能与CMOS的集成提供了有希望的途径，因为可以获得高BV和Ft。然而，迄今为止，Ⅲ-N晶体管采用2D电子气(2DEG)或表层电荷作为运输通道。该2D表层电荷形成在由诸如AlN的具有较大自发和压电极化的膜在例如GaN上的外延沉积而形成的陡峭异质界面处。由于极化场具有高度方向性，所以2D表层电荷仅形成在异质界面处的顶部(0001)纤锌矿晶体平面中。这种基于材料的不对称性为实施多栅极晶体管架构提出了问题，所述多栅极晶体管架构例如是业界领导者现今在硅中实践的双栅极和三栅极设计。这样一来，Ⅲ-N晶体管的占用面积可能不利地会较大，并且遭受各种性能限制，类似于激发到非平面硅器件(例如，短沟道效应)的过渡的那些限制。
附图说明
通过说明而非限制的方式示出了本发明的实施例，并且在结合附图参考以下具体实施方式时，可以更充分地理解本发明的实施例，在附图中：
图1A是根据实施例的用于非平面Ⅲ族-N晶体管的GaN晶体取向的等距图；
图1B、1C和1D是根据实施例的与在截面中示出并且具有图1A中所示的晶体取向的成分坡度变化的Ⅲ-N半导体沟道的区域相对应的合金含量的曲线图；
图1E是根据实施例的用于非平面Ⅲ族-N晶体管的GaN晶体取向的等距图；
图1F是根据实施例的与在截面中示出并且具有图1E中所示的晶体取向的成分坡度变化的Ⅲ-N半导体沟道的区域相对应的合金含量的曲线图；
图2A描绘了根据本发明的实施例的穿过三栅极非平面Ⅲ-N晶体管的沟道区的截面；
图2B描绘了根据本发明的实施例的图2A中所示的沟道区内的模型化电荷；
图2C描绘了根据本发明的实施例的穿过栅极全包围非平面Ⅲ-N晶体管的沟道区的截面；
图2D描绘了根据本发明的实施例的图2C中所示的沟道区内的模型化电荷；
图3是根据实施例的示出制造非平面高电压晶体管的方法的流程图；
图4A、4B、4C和4D是根据图3中所示的方法的实施例制造的非平面高电压纳米线晶体管的等距图；
图5是根据本发明的实施例的移动计算平台的SoC实施方式的功能框图；以及
图6是根据本发明的一种实施方式的计算设备的功能框图。
具体实施方式
在以下描述中，阐述了许多细节，然而，对于本领域技术人员而言显而易见的是，在没有这些具体细节的情况下也可以实践本发明。在一些实例中，公知的方法和设备以框图的形式而不是以细节的形式示出，以避免使本发明难以理解。在整个说明书中，对“实施例”的引用表示结合实施例所描述的特定特征、结构、功能或特性包括在本发明的至少一个实施例中。因此，在整个说明书中的各处出现的短语“在实施例中”不一定指代本发明的同一个实施例。此外，特定特征、结构、功能或特性可以采用任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要这两个实施例在结构或功能上彼此不互斥。
术语“耦合”和“连接”及其衍生词在本文中可以用于描述部件之间的结构关系。应该理解，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理接触或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接地(其间具有其它中间元件)物理接触或电接触，和/或指示两个或更多元件彼此配合或相互作用(例如，如在因果关系中)。
本文中使用的术语“在…之上”、“在…之下”、“在….之间”和“在…上”指代一个材料层相对于其它层的相对位置。像这样，例如，设置在一个层之上或之下的另一个层可以与该层直接接触，或可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以与这两个层直接接触，或可以具有一个或多个中间层。相比之下，第二层“上”的第一层与该第二层直接接触。
本文中描述的是具有Ⅲ-N半导体沟道的非平面Ⅲ-N晶体管的实施例，该Ⅲ-N半导体沟道以在Ⅲ-N半导体沟道内形成3维电子气(3DEG)的方式发生成分坡度变化。在实践中，本文中描述的非平面Ⅲ-N晶体管架构针对给定驱动电流有利地提供低非本征电阻和/或减小衬底表面面积。在实施例中，坡度变化的Ⅲ-N半导体沟道具有多个带有栅极的(gated)表面，使得能够减少短沟道效应并且实现较高的漏极击穿电压(BVDD)。
在实施例中，本文中描述的高电子迁移率FET用于将RFIC与PMIC集成以实现高电压和/或高功率电路的SoC解决方案中。利用本文中描述的晶体管结构，SoC解决方案可以为产品提供移动计算平台所需的特定电流和功率要求。快速开关高电压晶体管能够应对高输入电压摆动并且在RF频率下提供高功率附加效率。在实施例中，本文中描述的Ⅲ-N晶体管架构与诸如平面和非平面硅CMOS晶体管技术之类的Ⅳ族晶体管架构单片集成。在特定实施例中，本文中描述的Ⅲ-N晶体管用于将高功率无线数据传输和/或高电压功率管理功能与低功率COMS逻辑数据处理集成的SoC架构中。适合于宽带无线数据传输应用的高频率操作是可能的，而使用大带隙Ⅲ-N材料还提供了具有用于无线数据传输应用的足够的RF的高BV的产生。高Ft/Fmax和高电压能力的这种组合还使本文中描述的Ⅲ-N FET架构能够用于利用减小尺寸的电感元件的DC到DC转换器中的高速开关应用。由于功率放大和DC到DC开关应用都是智能电话、平板电脑和其它移动平台中的关键功能块，所以本文中描述的结构可以用在用于这种设备的SoC解决方案中。作为一个示例，在PMIC的DC到DC开关电路中采用第一Ⅲ-N FET并且在RFIC的放大器电路中采用第二Ⅲ-N FET。
在实施例中，Ⅲ-N FET的Ⅲ-N半导体沟道包括Ⅲ-N三元或四元成分坡度变化的合金。在一个三元实施例中，Ⅲ-N半导体沟道包括氮化铟镓(InxGa1-xN)，其中x沿半导体沟道的纤锌矿晶体c轴变化。在另一个三元实施例中，Ⅲ-N半导体沟道包括氮化铝镓(AlxGa1- xN)，其中x沿半导体沟道的c轴变化。在四元实施例中，铟和铝作为InxAlyGa1-x-yN合金而存在，并且x和/或y沿半导体沟道的c轴变化。图1A是根据实施例的用于非平面Ⅲ族-N晶体管的GaN晶体取向的等距图。图1B是具有图1A所示的晶体取向的基于InGaN的成分坡度变化的Ⅲ-N半导体沟道的截面图。还描绘了对应于Ⅲ-N半导体沟道内的区域的合金含量的曲线图。
图1A中所示的GaN晶体是非中心对称的，表示Ⅲ-N晶体没有反演对称性，并且更具体而言，{0001}平面是不等价的。对于纯GaN，(0001)平面通常被称为Ga面(+c极性，或在[0001]方向中)，并且另一个()平面被称为N面(-c极性，或在[]方向中)。因此，图1A中的取向是Ga面或(0001)，并且(0001)平面在Ⅲ-N半导体沟道的顶表面上具有晶格常数a。
由于极性键合和晶体不对称，Ⅲ-N半导体内存在自发极化场PSP，并且在Ⅲ-N半导体受到平行于(0001)平面(沿图1B所示的y维度)的拉伸应变时，压电极化场PPE与远离(0001)平面并朝向()平面的PSP对准。Ⅲ-N半导体内的成分坡度变化可以传播这些极化场以相对于特定晶面(Ga或N)提供期望的分布极化感应电荷载流子(例如，n型)。注意，在InN和AlN沉积于GaN的Ga面上时，InN和AlN中的自发极化场取向彼此相反，并且因此本文的实施例通过使In含量相对于Ga或N面在第一方向上坡度变化(例如，增大In％)来获得Ⅲ-N半导体沟道体积内的极化载流子电荷的期望分布，而使Al含量坡度变化的实施例在相反方向上这样做(例如，减小Al％)。
在实施例中，使In含量坡度变化以在宽带隙材料的界面处具有相对更纯的GaN(例如，0％的In)。利用这种坡度变化，可以在坡度变化的半导体内形成3D电子气，并且在接近衬底区处不存在电荷载流子，这对于减少或防止泄漏路径可能是有利的，如本文中其它位置在图2A-2B的上下文中所进一步描述的。如图1B所示，In含量的坡度变化还有利地关于以宽带隙过渡层115的界面与宽带隙Ⅲ-N极化层125的界面之间为中心的平面对称。在实施例中，In含量从相应的Ⅲ-N面向上坡度变化，以在坡度变化的Ⅲ-N半导体沟道120的c轴厚度的大致一半处汇合。相对于利用Ga与N面之间的合金含量的最小范围来获得特定输运沟道几何形状，这种坡度变化分布可能是有利的。In的坡度变化关于中心平面不对称的变化也是可能的。
对于图1B中所示的对称坡度变化的实施例，在与过渡层115的界面处开始，Ⅲ-N半导体沟道120发生坡度变化，并且铟含量在大致等于Ⅲ-N半导体沟道120的厚度的一半(1/2T)的第一距离上增大。然后，Ⅲ-N半导体沟道120进一步发生坡度变化，并且铟含量在大致等于与极化层125的界面相距1/2T的第二距离上减小。在示例性实施例中，在半导体沟道120与宽带隙过渡层和极化层115、125中的每一个的界面处，In含量为0％(即，InxGa1-xN，其中x＝0，或纯GaN)。如图1B中由电荷符号的大概位置所示出的，在Ⅲ-N半导体沟道120的()面处为纯GaN的情况下，在与宽带隙过渡层115的界面处缺少电荷载流子。
在示例性实施例中，最大In含量达到大约10％，尽管在其它实施例中可以更高(例如，15-20％)。在该范围上，坡度变化有利地在坡度变化距离上是均匀的，以获得均匀的极化电荷密度。在示例性实施例中，在远离Ⅲ-N半导体沟道120的(0001)表面并远离()表面并且朝向一半厚度或中心平面的方向上，坡度变化是线性的。当然，非线性坡度变化(例如，在半导体沟道120的厚度上呈抛物线变化等)也是可能的。
图1C是根据实施例的具有图1A所示的晶体取向的基于AlxGa1-xN的成分坡度变化的Ⅲ-N半导体沟道120的截面图。在与过渡层115的界面处开始，Ⅲ-N半导体沟道120发生坡度变化，并且Al含量在大致等于Ⅲ-N半导体沟道120的厚度的一半(1/2T)的第一距离上减小。Ⅲ-N半导体沟道120进一步发生坡度变化，并且Al含量在大致等于与极化层125的界面相距1/2T的第二距离上增大。在示例性实施例中，在半导体沟道120的一半厚度或中心平面处，Al含量为0％(即，纯GaN)，并且在宽带隙过渡层和极化层115、125中的每一个的界面处具有最大Al含量(例如，30％或更大)。如图1C所示，在与宽带隙过渡层115的界面处再次缺少电荷载流子。
在半导体沟道120内，Al的坡度变化有利地是均匀的，以获得均匀的极化电荷密度。在示例性实施例中，从Ⅲ-N半导体沟道120的(0001)和()表面到一半厚度或中心平面，坡度变化是线性的。当然，非线性坡度变化(例如，在半导体沟道120的厚度上呈抛物线变化等)同样是可能的。
对于四元实施例，Al和/或In的坡度变化与图1B、1C中所示的那些一致，并且Al和In含量的至少其中之一从过渡层115开始在大致等于Ⅲ-N半导体沟道120的厚度的一半(1/2T)的第一距离上发生变化(例如，减小或增大)，并且然后在大致等于Ⅲ-N半导体沟道120的厚度的一半(1/2T)到极化层125的第二距离上发生对称变化(例如，增大或减小)。
在其它实施例中，In含量发生坡度变化，以在N面()处的宽带隙材料的界面处具有最高In含量，并且在Ga面(0001)处的宽带隙材料的界面处具有最低In含量。图1D中描绘了该替代的坡度变化曲线以及Ⅲ-N半导体沟道120和高带隙层115、125的对应的截面图。如图所示，与高带隙过渡层115的界面处的In含量充分高，从而在向栅极电极施加高于阈值电压的偏置电压时，与宽带隙过渡层115相邻的Ⅲ-N半导体沟道120内存在电荷载流子(电子)。在示例性实施例中，峰值In含量为20％，尽管其范围可以为15-20％。同样，在示例性实施例为线性坡度变化的情况下，均匀坡度变化是有利的，以使一半厚度处的In含量再次约为10％，并且极化层125的界面处大体上为纯GaN。注意，对于坡度变化的Al含量，即使其具有与针对In所描述的相反的曲线，也不会具有相同的效果，因为GaN带隙比InGaN实施例的带隙宽得多。
注意到图1B和1C中所示的实施例由于Al和In三元合金的不同极化强度而需要彼此相对反转的坡度变化曲线，可以将坡度变化曲线更方便地表达为带隙的函数。在InGaN的带隙小于GaN的带隙并且AlGaN的带隙比GaN的带隙宽的情况下，图1B、1C、甚至1D中的坡度变化曲线中的每一个都在从两个宽带隙材料层115和125开始(在图1B和1C中朝向半导体沟道的中心平面，并且在图1D中朝向第二宽带隙材料层)的距离上减小带隙。换言之，对于图1B和1C中所示的实施例，带隙从两个宽带隙材料层115和125中的两者朝向中心平面下降。对于图1D中所示的实施例，带隙从宽带隙材料层125朝向宽带隙材料层115下降。
注意，图1A-1D中所述的坡度变化曲线同样适用于生长在衬底的侧壁表面上的外延沟道层，其可以例如出于提供(110)或(100)衬底的(111)或(110)晶种表面的目的而完成。对于这种实施例，如图1E中所示，结构化模板表面从衬底延伸，以使Ⅲ-N纤锌矿晶体被旋转，以使{0001}面形成侧壁并且{1010}面的其中之一形成顶表面和底表面。图1F描绘了具有图1E中的取向的Ⅲ-N半导体沟道120的示例性In和/或Al坡度变化曲线。
图2A描绘了根据本发明的实施例的三栅极非平面Ⅲ-N晶体管201的沟道区的截面。通常，晶体管201采用本文中其它位置在图1A-1B的上下文中所描述的坡度变化的Ⅲ-N半导体沟道120，并且因此保留用于前述特征的附图标记。Ⅲ-N晶体管201是栅极电压控制的器件(即，FinFET)并且在示例性实施例中是n型FinFET，其包括设置在衬底层205上的至少一个非平面晶体半导体沟道120。
在实施例中，衬底层205包括由生长(图1A中所示)在支撑衬底(未描绘)上的Ⅲ族-N半导体构成的缓冲层。在具体实施例中，衬底层205包括设置在硅支撑衬底上的一个或多个GaN层。在示例性实施例中，硅支撑衬底大体上是单晶并且是(100)硅(即，具有(100)顶表面)或(110)硅(即，具有(110)顶表面)。支撑衬底也可以是另一种材料，其可以或可以不与硅组合，所述材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、碳(SiC)和蓝宝石。
如图2A中进一步所示，晶体管201包括非平面Ⅲ-N半导体主体，其与衬底层205由过渡层115分隔开。在示例性实施例中，过渡层115具有一定组成并且相对于Ⅲ-N半导体沟道120物理设置，以便防止或至少减少从晶体管101进入衬底层105的泄漏(即，子鳍状物泄漏)。因此，过渡层115具有比直接接触过渡层115的Ⅲ-N半导体沟道材料的带隙宽的较宽带隙材料。过渡层115还允许Ⅲ-N半导体沟道120的外延生长并且因此也具有纤锌矿晶性。这样一来，过渡层115可以是一种或多种Ⅲ-N材料或晶体电介质，其中示例性Ⅲ-N材料包括AlN、AlGaN(例如，Al<0.3Ga>0.7N)或AlInN(例如，Al0.83In0.17N)，并且示例性晶体电介质包括诸如TiN、SiN、AlN的纤锌矿晶体氮化物和诸如Al2O3、Gd2O3、Sc2O3、Ta2O5和TiO2的纤锌矿晶体氧化物。这种电介质材料层通常被沉积为多晶层，并且然后这种电介质材料层在受到Ⅲ-N半导体的高生长温度作用时，容易形成适合作为Ⅲ-N生长的模板的晶体。
设置在过渡层115上的是Ⅲ-N半导体沟道120。根据实施例，Ⅲ-N半导体沟道120具有纤锌矿结构并且沿着与{0001}基础平面正交的生长方向(即，沿着Ⅲ-N半导体晶体的c轴)发生成分坡度变化，如在图1A-1C的上下文中所述。在实施例中，Ⅲ-N半导体沟道120具有25nm到100nm之间的厚度(图2A中的z轴)。在实施例中，Ⅲ-N半导体沟道120具有本征杂质掺杂水平，而没有有意加入掺杂剂。如图2A中所示，Ⅲ-N半导体沟道120包括多个层120A-120N，以加强Ⅲ-N半导体沟道的厚度内的沿c轴的成分坡度变化。在示例性实施例中，在半导体沟道厚度T的大致一半处，In坡度变化到峰值浓度。在示例性实施例中，Ⅲ-N半导体沟道120包括InGaN，其相对于AlGaN实施例具有优势，因为InGaN的极化场的取向与AlGaN和GaN的取向相反，并且InGaN的导带与宽带隙过渡层115的导带的偏移将更大。这对于给定过渡层材料和/或过渡层成分的宽松限制(例如，允许AlGaN过渡层中的Al含量较低)产生较好的载流子约束。
如图2A中进一步所示，设置在Ⅲ-N半导体沟道120的(0001)表面上的是极化层125。极化层125在功能上用作电荷感应层，以向Ⅲ-N半导体沟道120可控地供应载流子。在示例性实施例中，极化层125的厚度在1nm到20nm的范围内。极化层还可以用作载流子约束的手段，其中带隙足够宽。在示例性实施例中，极化层125包括AlInGaN、AlGaN、AlInN或AlN的至少其中之一。极化层125还可能需要多个成分不同的层，例如第一电荷感应层和具有不同成分的上覆顶部阻挡层，以允许调整晶体管阈值电压，同时确保薄的(例如，>0.5nm)宽带隙材料位于半导体沟道层的表面处，以获得减小的合金散射和高载流子迁移率。
利用在图1A-1B的上下文中所述的成分坡度变化，极化场(和带隙)在坡度变化的Ⅲ-N半导体沟道120内发生变化，以允许在Ⅲ-N半导体沟道120内形成一定体积的电荷，然后可以根据栅极电极250上的电压电势经由栅极电介质240通过场效应来调制所述电荷。通过为栅极电极250选择功函数，阈值电压(Vt)可以被设定为定义半导体沟道120的源极端部与漏极端部之间的连接的开关状态。由于可以将任何常规源极/漏极架构用于晶体管201，所以省略了源极/漏极区的其它细节。
图2B描绘了根据本发明的实施例的图2A中所示的晶体管201的Ⅲ-N半导体沟道内的模型化电荷。Ⅲ-N半导体沟道120的厚度(z维度)被模型化为50nm并且y维度宽度为10nm。如图所示，在高于阈值电压的栅极偏置条件下，相对于区域220M，与输运沟道相关联的较高电荷密度的区域沿着Ⅲ-N半导体沟道120内的多个表面平面存在。因此，除了接近(0001)顶部Ⅲ-N半导体沟道表面110C处的具有较高电荷密度的输运沟道220C之外，在接近Ⅲ-N半导体沟道侧壁210A和210B(即，接近{1010}平面)处还存在额外的输运沟道220A和220B。该较大的输运沟道维度(即，3D而非仅2D)是采用与图1A-1B的上下文中所描述的实施例一致的方式使Ⅲ-N半导体沟道120发生成分坡度变化的结果。注意，在过渡层115的界面处大体上为纯GaN的情况下，即使在高于阈值电压的栅极偏置条件下，在接近过渡层115处也不存在输运沟道。这样一来，侧壁输运沟道220A、220B在非平面晶体管201的基极220N处被夹断，减小了子鳍状物泄漏。因此，Ⅲ-N FinFET 201具有有利的多侧壁输运沟道，其对Ⅲ-N半导体沟道120的侧壁上存在的栅极堆叠体做出响应。
图2C描绘了根据本发明的实施例的多栅极非平面Ⅲ-N晶体管202的沟道区的截面。通常，晶体管202采用本文中其它位置在图1D的上下文中所描述的坡度变化的Ⅲ-N半导体沟道120，并且因此保留用于前述特征的附图标记。Ⅲ-N晶体管202是栅极电压控制的器件(即，“栅极全包围”或“纳米线”FET)并且在示例性实施例中是n型纳米线FET，其包括设置在衬底层205之上的至少一个非平面晶体半导体沟道120。
如图2C所示，晶体管202包括非平面Ⅲ-N半导体主体，其与衬底层205由过渡层115以及栅极电介质240和栅极电极250分隔开。设置在过渡层115上的是Ⅲ-N半导体沟道120。根据示例性实施例，Ⅲ-N半导体沟道120沿着与{0001}基础平面正交的生长方向(即，沿着Ⅲ-N半导体晶体的c轴)发生成分坡度变化，如在图1D的上下文中所述。在实施例中，Ⅲ-N半导体沟道120具有小于晶体管201的厚度(例如，小于30nm)的厚度(图2C中的z轴)。对于“带状”几何形状，Ⅲ-N半导体沟道120的y维度或宽度大于z轴厚度(例如，50nm或更大)。其它尺寸当然也是可能的。沟道掺杂是任选的，并且在某些实施例中，Ⅲ-N半导体沟道120同样具有本征杂质掺杂水平，而没有有意加入掺杂剂。如图2C中所示，Ⅲ-N半导体沟道120包括多个层120A-120N，以加强成分坡度变化。在示例性实施例中，In从过渡层115的界面处的峰值浓度(例如，～20％)到极化层125的界面处的0％(纯GaN)发生坡度变化。
图2D描绘了根据本发明的实施例的在向栅极电极250上施加正电势的情况下的图2C中所示的晶体管202的Ⅲ-N半导体沟道内的模型化电荷。在高于阈值电压的栅极偏置条件下，与输运沟道相关联的电荷密度同样沿着Ⅲ-N半导体沟道120内的多个表面平面存在。除了接近(0001)表面110C的输运沟道220C之外，还存在接近Ⅲ-N半导体沟道120的()表面处的额外的输运沟道220D。该较大的输运沟道维度(即，3D而非仅2D)是采用与图1D的上下文中所描述的实施例一致的方式使Ⅲ-N半导体沟道120进行成分坡度变化的结果。注意，在过渡层115的界面处的In含量为20％的情况下，在高于阈值电压的栅极偏置条件下，接近过渡层115的输运沟道220D与输运沟道220C重叠，以获得朝向纳米线的中心的最高载流子浓度。纳米线半导体的顶表面和底表面因此都在功能上与栅极耦合。
图3是示出根据本发明的实施例的制造非平面Ⅲ-N场效应晶体管(FET)的方法300的流程图。尽管方法300突出了主要操作，但每个操作都可能需要很多更多的工艺步骤，并且图3中的操作的编号或相对位置不暗示次序。方法300开始于在操作301处通过例如但不限于MOCVD、MOVPE或MBE的技术来生长Ⅲ-N半导体堆叠体。更具体地，操作301需要形成晶体宽带隙过渡层，例如本文中其它位置针对过渡层115所描述的那些层中的任一种。然后在过渡层之上生长Ⅲ-N三元或四元半导体沟道层，并且合金组分的分压力发生适当变化，以在沟道层的厚度上使Ⅲ-N半导体沟道层的成分发生坡度变化(例如，朝向接近极化层处的较窄带隙成分)，如本文中其它位置所述。
还可以均匀地并且关于Ⅲ-N半导体沟道层的大约一半厚度对称地执行坡度变化。例如，在从过渡层进行外延生长期间，可以从接近过渡层处的第一较低铟含量开始改变Ⅲ-N半导体沟道层的成分，其中朝向最窄的带隙成分单调增大铟含量，并且朝向第二较宽带隙成分单调减小铟含量。替代地，对于纳米线实施例，在操作301处，可以在生长期间从接近过渡层处的最高铟含量开始改变Ⅲ-N半导体沟道层的成分，并且在改变用于生长极化层的反应器条件之前，朝向最窄带隙成分单调减小铟含量。例如，在操作301期间，可能发生In从0％到10％或更大的坡度变化。作为另一个示例，可以在操作301处执行Al从30％或更大下降到0％并返回30％或更大的坡度变化。在Ⅲ-N半导体沟道的坡度变化之后，然后在接近较宽带隙成分的Ⅲ-N半导体沟道层之上外延生长宽带隙极化层。
操作301适用于finFET实施例或纳米线实施例，并且可以使用选择性外延技术来生长鳍状物或纳米线结构，或替代地，可以在操作303处执行图案化工艺以由均厚(非选择性)外延生长形成鳍状物或纳米线结构。图4A、4B、4C、4D和4E是根据方法300的实施例制造的非平面Ⅲ族-N纳米线晶体管的等距图。注意，图4A中所示的鳍状物结构410是finFET的更复杂的种类，并且同质finFET 201具有大体上相同的一般结构，除了单个Ⅲ-N半导体层具有图1B-1C的坡度变化。因此图4A-4E同样适用于形成finFET 201作为纳米线晶体管202。
图4A描绘了纳米线210A和210B的垂直堆叠体，二者均具有设置在宽带隙过渡层与极化层之间的坡度变化的半导体沟道，如图1D中所示。纳米线210A、210B之间设置的是不同成分的牺牲材料212A、212B和212C。层厚度T1-T4取决于期望的纳米线尺度并且还取决于利用栅极堆叠体回填厚度T1、T3的能力。绝缘体层407例如通过浅沟槽隔离技术形成在衬底层205之上的鳍状物结构410的任一侧上。
回到图3，在操作305处，形成漏极接触部以部分或完全包围纳米线210A和210B。在操作310处，类似地形成源极接触。在操作315处，Ⅲ-N堆叠体210A和210B内的坡度变化的半导体沟道完全同轴包围栅极导体。然后在操作320处，例如使用常规的互连技术来完成器件。
图4B示出了操作305、310和315的一个实施例，其需要形成设置在鳍状物结构410上的牺牲栅极412。参考图4C，已经去除了牺牲栅极412，留下间隔体255和层间电介质层(ILD)420的一部分。如图4C进一步所示，在最初被牺牲栅极412覆盖的沟道区中去除牺牲半导体层212A、212B和212C。然后保留第一半导体材料的分立的纳米线210A和210B。
如图4D所示，然后形成栅极堆叠体，其同轴包围沟道区245内的纳米线210A、210B。在将外延堆叠体蚀刻成分立的Ⅲ族-N纳米线之后，在层间电介质层420中的沟槽中形成栅极250。另外，图4D描绘了随后去除层间电介质层420并在源极/漏极区235B中形成源极/漏极接触部421的结果(为了进行说明，区域220被绘制有暴露的第二源极/漏极端部)。
图5是根据本发明的实施例的移动计算平台的SoC实施方式的功能框图。移动计算平台500可以是被配置为用于电子数据显示、电子数据处理和无线电子数据传输中的每一个的任何便携式设备。例如，移动计算平台500可以是平板电脑、智能电话、膝上型计算机等中的任一种并且包括允许接收用户输入的显示屏505(其在示例性实施例中为触摸屏(例如，电容性、电感性、电阻性等))、SoC 510和电池513。如图所示，SoC 510的集成水平越高，移动计算平台500内的由电池513占用以获得充电之间的最长操作寿命、或由诸如固态驱动器之类的存储器(未示出)占用以获得最大功能性的形状因子越大。
取决于其应用，移动计算平台500可以包括其它部件，所述其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
扩展视图521中进一步示出了SoC 510。取决于实施例，SoC 510包括衬底102(即，芯片)的一部分，在该部分上制造了功率管理集成电路(PMIC)515、包括RF发送器和/或接收器的RF集成电路(RFIC)525、其控制器511以及一个或多个中央处理器内核530、531中的两个或更多。RFIC 525可以实施多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。RFIC 525可以包括多个通信芯片。例如，第一通信芯片可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
本领域的技术人员将领会，在这些功能不同的电路模块中，通常唯一地采用CMOS晶体管，除了在PMIC 515和RFIC 525中。在本发明的实施例中，PMIC 515和RFIC 525采用本文中描述的Ⅲ族-氮化物晶体管(例如，Ⅲ族-氮化物晶体管401)中的一个或多个，其利用本文中描述的水平c轴Ⅲ-N外延堆叠体的实施例。在其它实施例中，将采用本文中描述的Ⅲ族-氮化物晶体管的PMIC 515和RFIC 525与硅CMOS技术中提供的控制器511和处理器内核530、531中的一个或多个集成，硅CMOS技术与PMIC 515和/或RFIC 525单片集成到(硅)衬底102上。将领会，在PMIC 515和/或RFIC 525内，不必排除CMOS来利用本文中描述的高电压、高频率能力的Ⅲ族-氮化物晶体管，而是还可以在PMIC 515和RFIC 525中的每一个中包括硅CMOS。
在存在高电压摆动的情况下(例如，PMIC 515内的7-10V电池功率调节、DC到DC转换等)，可以特别地利用本文中描述的Ⅲ族-氮化物晶体管。如图所示，在示例性实施例中，PMIC 515具有耦合到电池513的输入并具有向SoC 510中的所有其它功能模块提供电源的输出。在其它实施例中，在附加IC设置在移动计算平台500内、但不设置在SoC 510内的情况下，PMIC 515的输出还向SoC 510之外的所有这些附加IC提供电流源。
如进一步示出的，在示例性实施例中，PMIC 515具有耦合到天线的输出并且还可以具有耦合到SoC 510上的诸如RF模拟和数字基带模块(未示出)之类的通信模块的输入。替代地，这种通信模块可以设置在SoC 510的片外IC上并且耦合到SoC 510中，用于进行传输。取决于所利用的Ⅲ族-氮化物材料，本文中描述的Ⅲ族-氮化物晶体管(例如，Ⅲ-N晶体管401)还可以提供具有载波频率(例如，在针对3G或GSM蜂窝通信设计的RFIC725中为1.9GHz)的至少十倍的Ft的功率放大晶体管所需的大的功率附加效率(PAE)。
图6示出了根据本发明的一种实施方式的计算设备600。计算设备600容纳板602。板602可以包括很多部件，包括但不限于处理器604和至少一个通信芯片606。处理器604物理和电耦合到板602。在一些实施方式中，至少一个通信芯片606也物理和电耦合到板602。在其它实施方式中，通信芯片606是处理器604的部分。
取决于其应用，计算设备600可以包括可以或可以不与板602物理和电耦合的其它部件。这些其它部件包括但不限于：易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。
通信芯片606可以实现用于来往于计算设备600的数据传输的无线通信。术语“无线”及其衍生词可以用于描述电路、设备、系统、方法、技术、通信信道等等，其可以通过使用调制的电磁辐射而经由非固态介质传送数据。术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中相关联的设备可能不包含任何线路。通信芯片606可以实施多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物、以及被指定为3G，4G，5G和更高代的任何其它无线协议。计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片606可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备600的处理器604包括封装在处理器604内的集成电路管芯。在本发明的一些实施例中，处理器的集成电路管芯包括一个或多个器件，例如根据本文中其它位置所描述的实施例构建的Ⅲ-N坡度变化的沟道MOS-FET。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将这些电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。
通信芯片606还包括封装在通信芯片606内的集成电路管芯。根据本发明的另一个实施例，通信.芯片的集成电路管芯包括一个或多个器件，例如具有根据本文中其它位置所描述的实施例的特征和/或根据其制造的MOS-FET。
在其它实施方式中，容纳在计算设备600内的另一个部件可以包含集成电路管芯，其包括一个或多个器件，例如具有根据本文中其它位置所描述的实施例的特征和/或根据其制造的MOS-FET。
在实施例中，计算设备600可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。
要理解，以上描述旨在进行说明，而非进行限制。例如，尽管附图中的流程图示出由本发明的特定实施例执行的操作的特定顺序，但是应该理解，并不要求这种顺序(例如，替代的实施例可以按照不同的顺序执行操作、组合某些操作、重叠某些操作等)。此外，本领域中的技术人员在阅读并理解以上描述后，许多其它实施例将是显而易见的。尽管已经参考具体示例性实施例对本发明进行了描述，但是应该认识到，本发明不限于所描述的实施例，而是可以在所附权利要求的精神和范围内利用实施例的修改和改变来实践本发明。因此，应该参考所附权利要求、以及为这种权利要求赋予权利的等同物的全部范围来确定本发明的范围。

Claims (25)

1.一种设置在衬底上的非平面Ⅲ-N晶体管，所述晶体管包括：
位于Ⅲ-N半导体沟道的相对{0001}表面上的两个宽带隙材料层，其中，所述Ⅲ-N半导体沟道在所述两个宽带隙材料层之间具有沿c轴的Ⅲ族元素的成分坡度变化；
包括栅极电介质和栅极电极的栅极堆叠体，所述栅极堆叠体设置在所述半导体沟道的跨越所述两个宽带隙材料层之间的距离的相对表面之上；以及
一对源极/漏极区，其在所述栅极堆叠体的相对侧嵌入或耦合到非平面Ⅲ-N半导体主体。
2.根据权利要求1所述的Ⅲ-N晶体管，其中，所述Ⅲ-N半导体沟道具有从所述两个宽带隙材料层的至少其中之一朝向与所述c轴正交并且位于所述Ⅲ-N半导体沟道内的中心处的中心平面减小的带隙。
3.根据权利要求2所述的Ⅲ-N晶体管，其中，所述Ⅲ-N半导体沟道具有从所述两个宽带隙材料层二者朝向所述中心平面减小的带隙。
4.根据权利要求3所述的Ⅲ-N晶体管，其中，所述成分坡度变化是均匀的并且关于所述中心平面对称。
5.根据权利要求2所述的Ⅲ-N晶体管，其中，所述成分坡度变化包括：在与所述两个宽带隙材料层的至少其中之一接近的位置处的、与远离所述两个宽带隙材料层的至少其中之一的点相比的、较低的In含量和较高的Al含量的至少其中之一。
6.根据权利要求5所述的Ⅲ-N晶体管，其中，所述In含量在至少一个宽带隙材料层与所述中心平面之间变化至少10％。
7.根据权利要求5所述的Ⅲ-N晶体管，其中，所述Ⅲ-N半导体沟道的成分从接近所述宽带隙材料层处的GaN坡度变化为所述中心平面处的10％的铟。
8.根据权利要求5所述的Ⅲ-N晶体管，其中，所述Ⅲ-N半导体沟道的成分从接近所述宽带隙材料层中的第一层处的GaN坡度变化到所述宽带隙材料层中的第二层处的最大In含量。
9.根据权利要求8所述的Ⅲ-N晶体管，其中，所述栅极堆叠体完全包围所述两个宽带隙材料层以形成Ⅲ-N纳米线晶体管。
10.根据权利要求9所述的Ⅲ-N晶体管，其中，所述纳米线设置在纳米线的垂直堆叠体内，其中，所述纳米线中的每一个具有沟道区，所述沟道区包括Ⅲ-N半导体沟道，所述Ⅲ-N半导体沟道在所述两个宽带隙材料层之间沿所述c轴发生成分坡度变化。
11.根据权利要求2所述的Ⅲ-N晶体管，其中，所述Ⅲ-N半导体沟道发生成分坡度变化，其在接近所述两个宽带隙材料层中的每一个处具有最高Al含量，朝向所述中心平面减小。
12.根据权利要求1所述的Ⅲ-N晶体管，其中，接近所述非平面Ⅲ-N半导体主体的(0001)表面处的所述宽带隙材料层是从由AlN、AlInN、AlGaN或AlInGaN构成的组中选择的，并且其中，接近所述非平面Ⅲ-N半导体主体的所述(0001)表面处的所述宽带隙材料层由AlN、AlInN、AlGaN或AlInGaN构成。
13.一种设置在衬底上的非平面Ⅲ-N晶体管，所述晶体管包括：
位于Ⅲ-N半导体沟道的相对侧上的两个宽带隙材料层，其中，所述Ⅲ-N半导体沟道在两个宽带隙材料层之间具有沿c轴的Ⅲ族元素的成分坡度变化；
包括栅极电介质和栅极电极的栅极堆叠体，所述栅极堆叠体设置在所述半导体沟道的跨越所述两个宽带隙材料层之间的距离的相对表面之上；以及
一对源极/漏极区，其在所述栅极堆叠体的相对侧嵌入或耦合到非平面Ⅲ-N半导体主体，
其中，响应于栅极电极上的偏置电压超过所述晶体管的阈值电压，在与两个相对表面相邻的所述Ⅲ-N半导体沟道中形成输运沟道。
14.根据权利要求13所述的Ⅲ-N晶体管，其中，与接近所述Ⅲ-N半导体沟道的(0001)表面处的所述宽带隙材料层中的第一层相邻的输运沟道形成跨越所述半导体沟道的所述(0001)表面和多个{1010}表面的连续输运沟道。
15.根据权利要求13所述的Ⅲ-N晶体管，其中，所述Ⅲ-N半导体沟道具有从所述两个宽带隙材料层二者朝向穿过所述半导体沟道的中心的平面减小的带隙。
16.一种片上系统(SoC)，包括：
包括开关电压调节器或开关模式DC-DC转换器的至少其中之一的功率管理集成电路(PMIC)；以及
包括功率放大器的RF集成电路(RFIC)，所述功率放大器可操作用于以截止频率Ft和最大振荡频率Fmax进行操作，所述截止频率Ft和所述最大振荡频率Fmax均为至少20GHz，并且所述功率放大器可操作用于产生至少2GHz的载波频率，其中，所述PMIC和所述RFIC都单片集成到同一衬底上，并且其中，所述PMIC和所述RFIC的至少其中之一包括根据权利要求1所述的Ⅲ-N晶体管。
17.根据权利要求16所述的SoC，还包括：
集成到所述衬底上的所述PMIC和所述RFIC的至少其中之一的控制器，其中，所述控制器包括利用硅场效应晶体管制造的CMOS技术。
18.一种移动计算设备，包括：
触摸屏；
电池；
天线；
耦合到所述电池的DC到DC转换器；以及
还包括功率放大器(PA)的无线发送器，其中，所述DC到DC转换器和所述PA的至少其中之一包括根据权利要求1所述的Ⅲ-N晶体管。
19.根据权利要求18所述的移动计算设备，其中，所述DC到DC转换器包括如根据权利要求1所述的Ⅲ-N晶体管的第一Ⅲ-N晶体管，并且所述PA采用如根据权利要求1所述的Ⅲ-N晶体管的第二Ⅲ-N晶体管。
20.一种形成Ⅲ-N场效应晶体管(FET)的方法，所述方法包括：
在衬底之上形成晶体宽带隙过渡层；
在所述过渡层之上外延生长Ⅲ-N半导体沟道层，其中，所述生长包括：使所述Ⅲ-N半导体沟道层的Ⅲ族元素的成分在沟道层的厚度上朝向接近极化层处的较窄带隙成分发生坡度变化；
在所述Ⅲ-N半导体沟道层之上外延生长宽带隙极化层；以及
在所述过渡层与所述极化层之间的所述Ⅲ-N半导体沟道层的表面之上形成栅极堆叠体。
21.根据权利要求20所述的方法，其中，外延生长所述Ⅲ-N半导体沟道层包括：使所述Ⅲ-N半导体沟道层的成分在所述Ⅲ-N半导体沟道层的一半厚度的任一侧上对称地发生坡度变化。
22.根据权利要求20所述的方法，其中，外延生长所述Ⅲ-N半导体沟道层包括：使所述Ⅲ-N半导体沟道层的成分从第一较高铟含量开始发生坡度变化，并且单调减小铟含量。
23.根据权利要求20所述的方法，其中，外延生长所述Ⅲ-N半导体沟道层包括：使所述Ⅲ-N半导体沟道层的成分从接近所述过渡层处的第一较高铝含量开始发生坡度变化，并且朝向最窄带隙成分单调减小铝含量。
24.根据权利要求23所述的方法，其中，外延生长所述Ⅲ-N半导体沟道层包括：使所述Ⅲ-N半导体沟道层的成分从具有至少30％的Al的AlGaN到最窄带隙成分处的GaN发生坡度变化，并且然后返回到具有至少30％的Al的AlGaN。
25.根据权利要求20所述的方法，其中，形成所述栅极堆叠体还包括：
使用原子层沉积工艺在所述Ⅲ-N半导体沟道层的两个或更多{1010}表面之上沉积一个或多个栅极电介质层；以及
在所述栅极电介质层之上沉积一个或多个栅极电极层。
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