CN110603650B - 一种半导体结构和制备半导体结构的方法 - Google Patents

一种半导体结构和制备半导体结构的方法 Download PDF

Info

Publication number
CN110603650B
CN110603650B CN201780003951.6A CN201780003951A CN110603650B CN 110603650 B CN110603650 B CN 110603650B CN 201780003951 A CN201780003951 A CN 201780003951A CN 110603650 B CN110603650 B CN 110603650B
Authority
CN
China
Prior art keywords
compound
atomic number
modulation layer
composition
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780003951.6A
Other languages
English (en)
Other versions
CN110603650A (zh
Inventor
向鹏
程凯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Enkris Semiconductor Inc
Original Assignee
Enkris Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Enkris Semiconductor Inc filed Critical Enkris Semiconductor Inc
Publication of CN110603650A publication Critical patent/CN110603650A/zh
Application granted granted Critical
Publication of CN110603650B publication Critical patent/CN110603650B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02452—Group 14 semiconducting materials including tin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02477—Selenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/0251—Graded layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/34—Materials of the light emitting region containing only elements of group IV of the periodic system

Abstract

本发明公开了一种半导体结构和制备半导体结构的方法，解决了外延结构易龟裂、翘曲大以及位错密度大的问题。该半导体结构包括：衬底；以及设置在所述衬底上方的至少一个组成调制层；其中，每一个所述组成调制层的材料为半导体化合物，所述半导体化合物至少包括第一元素和第二元素，其中所述第一元素的原子序数小于所述第二元素的原子序数；其中，在每一个所述组成调制层中沿所述衬底的外延方向上，所述第一元素在化合物组成中的原子个数百分比先逐渐减少再逐渐增大，所述逐渐减少阶段的厚度大于逐渐增大阶段的厚度，逐渐增大后的原子个数百分比小于等于逐渐减少之前的原子个数百分比。

Description

一种半导体结构和制备半导体结构的方法
技术领域
本发明涉及半导体技术，具体涉及一种半导体结构和制备半导体结构的方法。
发明背景
半导体化合物由于具备优异的半导体性能，被广泛的用于制备各种发光元件和电子器件元件中。利用半导体化合物所制备的元件动作层一般是在一个衬底上通过外延生长来形成的。然而，衬底与外延生长的半导体化合物可能具备不同的热膨胀系数和晶格常数，因而使得衬底与外延生长的结构之间存在极大的热失配和晶格失配。这样当在衬底上外延生长半导体化合物结构时，在从高温冷却的过程中会产生很大的拉伸应变，从而使得外延生长的结构存在易龟裂、翘曲大以及位错密度大的问题。
发明内容
有鉴于此，本发明提供一种半导体结构和制备半导体结构的方法，解决了现有技术中在衬底上外延生长半导体化合物结构所存在的易龟裂、翘曲大以及位错密度大的问题。
本发明一实施例提供的一种半导体结构，包括：
衬底；以及
设置在所述衬底上方的至少一个组成调制层；
其中，每一个所述组成调制层的材料为半导体化合物，所述半导体化合物至少包括第一元素和第二元素，其中所述第一元素的原子序数小于所述第二元素的原子序数；
其中，在每一个所述组成调制层中沿所述衬底的外延方向上，所述第一元素在化合物组成中的原子个数百分比先逐渐减少再逐渐增大，所述逐渐减少阶段的厚度大于逐渐增大阶段的厚度，逐渐增大后的原子个数百分比小于等于逐渐减少之前的原子个数百分比。
其中，所述半导体化合物为IV-IV族化合物，所述第一元素和所述第二元素分别为两种IV族元素。
其中，所述半导体化合物为二元IV-IV族化合物，所述第一元素和所述第二元素分别为Si和Ge。
其中，所述半导体化合物进一步包括：第三元素；
其中，所述半导体化合物为IV-IV族化合物，所述第一元素、所述第二元素和所述第三元素分别为三种IV族元素；
或，所述半导体化合物为III-V族化合物，所述第一元素和所述第二元素分别为两种III族元素，所述第三元素为一种V族元素；
或，所述半导体化合物为II-VI族化合物，所述第一元素和所述第二元素分别为两种II族元素，所述第三元素为一种VI族元素。
其中，所述半导体化合物为三元IV-IV族化合物，所述第一元素、所述第二元素和所述第三元素分别为Si、Ge和Sn；
或，所述半导体化合物为三元III-V族化合物，所述第一元素和所述第二元素分别为Al和Ga，所述第三元素为N；
或，所述半导体化合物为三元II-VI族化合物，所述第一元素和所述第二元素分别为Zn和Cd，所述第三元素为Se。
其中，所述至少一个组成调制层沿所述衬底的外延方向依次叠加。
其中，在所述至少一个组成调制层中，沿所述衬底外延方向的第n个组成调制层的所述第一元素的平均含量大于第n+1个组成调制层的所述第一元素的平均含量。
其中，所述第n个组成调制层的所述第一元素的所述逐渐减少之前的原子个数百分比大于所述第n+1个组成调制层的所述第一元素的所述逐渐减少之前的原子个数百分比。
其中，所述第n个组成调制层的总厚度小于所述第n+1个组成调制层的总厚度。
其中，在至少一个所述组成调制层中，所述第一元素在化合物组成中的原子个数百分比沿所述衬底的外延方向从初始值xa先逐渐变小至xb，再逐渐变大至xc，其中xc＝xa。
其中，在至少一个所述组成调制层中，xc＝xa＝0.8，xb＝0.2。
其中，在至少一个所述组成调制层中，所述第一元素在化合物组成中的原子个数百分比沿所述衬底的外延方向进一步包括至少一个恒值阶段。
其中，在沿所述衬底外延方向的第n个组成调制层中，所述第一元素在化合物组成中的原子个数百分比沿所述衬底的外延方向从初始值xna先逐渐变小至xnb，再逐渐变大至xnc；其中，所述至少一个恒值阶段包括以下几种中的至少一种：xna恒值阶段、xnb恒值阶段和xnc恒值阶段。
其中，所述逐渐减少阶段包括以下子阶段中的任一种或多种的组合：至少一个减小子阶段、至少一个恒值子阶段和至少一个增大子阶段；和/或，
所述逐渐增大阶段包括以下子阶段中的任一种或多种的组合：至少一个减小子阶段、至少一个恒值子阶段和至少一个增大子阶段。
其中，所述逐渐变小阶段和/或逐渐变大阶段中的原子个数百分比以如下方式中的任一种或多种的组合逐渐变化：线性渐变、曲线渐变和阶梯渐变。
其中，所述逐渐变小阶段的厚度与所述逐渐变大阶段的厚度之比为3:1。
其中，所述逐渐变小阶段的厚度为180nm，所述逐渐变大阶段的厚度为60nm；或，
所述逐渐变小阶段的厚度为120nm，所述逐渐变大阶段的厚度为40nm。
其中，所述半导体结构进一步包括：成核层，设置于所述衬底与外延方向的第一个所述组成调制层之间。
其中，所述成核层可包括AlN、AlGaN中的一种或多种。
其中，所述半导体结构进一步包括：元件动作层，设置在所述至少一个组成调制层上方。
其中，所述元件动作层可包括GaN、AlGaN、AlInGaN中的一种或多种。
其中，所述衬底可包括：Si、SiC、GaN和Al2O3中的一种或多种。
本发明一实施例还提供一种制备半导体结构的方法，包括：
制备至少一个组成调制层；
其中，每一个所述组成调制层的材料为半导体化合物，所述半导体化合物至少包括第一元素和第二元素，其中所述第一元素的原子序数小于所述第二元素的原子序数；其中，在每一个所述组成调制层中沿所述衬底的外延方向上，所述第一元素在化合物组成中的原子个数百分比先逐渐减少再逐渐增大，所述逐渐减少阶段的厚度大于逐渐增大阶段的厚度，逐渐增大后的原子个数百分比小于等于逐渐减少之前的原子个数百分比。
本发明实施例所提供的半导体结构以及制备半导体结构的方法，通过在衬底上方设置第一元素的原子个数百分比先变小再变大的至少一个组成调制层，在衬底上方的外延结构中构建了应力方向周期性变化的应力场，可实现位错的弯曲湮灭，以减少外延结构中的位错。同时，由于具备较小原子序数的第一元素的原子个数百分比逐渐减小会引入由中间向周围凸起的压应力；又由于逐渐减少阶段的厚度大于逐渐增大阶段的厚度，因此组成调制层作为一个整体仍是会引入由中间向周围凸起的压应力。该压应力可有效的平衡整个外延结构在降温过程中由周围向中间凹陷的张应力，从而使得整个外延结构不易龟裂和翘曲。
附图简要说明
图1为本发明一实施例提供的一种半导体结构的示意图。
图2为本发明另一实施例提供的一种半导体结构的示意图。
图3所示为本发明一实施例提供的半导体结构中第n个组成调制层的三族元素III1的原子个数百分比渐变的原理示意图。
图4所示为本发明另一实施例提供的半导体结构中第n个组成调制层的三族元素III1的原子个数百分比渐变的原理示意图。
图5所示为本发明另一实施例提供的半导体结构中第n个组成调制层的三族元素III1的原子个数百分比渐变的原理示意图。
图6所示为本发明另一实施例提供的半导体结构中第n个组成调制层的三族元素III1的原子个数百分比渐变的原理示意图。
实施本发明的方式
为使本发明的目的、技术手段和优点更加清楚明白，以下结合附图对本发明作进一步详细说明。
图1为本发明一实施例提供的一种半导体结构的示意图。如图1所示，该半导体结构包括：衬底1，以及设置在衬底1上方的至少一个组成调制层3。
每一个组成调制层3的材料为半导体化合物，该半导体化合物至少包括第一元素和第二元素，其中第一元素的原子序数小于第二元素的原子序数；其中，在每一个组成调制层中沿衬底的外延方向上，第一元素在化合物组成中的原子个数百分比先逐渐减少再逐渐增大，逐渐减少阶段的厚度大于逐渐增大阶段的厚度，逐渐增大后的原子个数百分比小于等于逐渐减少之前的原子个数百分比。
应当理解，这里的“逐渐减少”和“逐渐增大”描述的仅是第一元素原子个数百分比的整体变化趋势，实际上这种“逐渐减少”或“逐渐增大”的整体变化趋势可以通过多种具体的变化方式的组合实现(例如沿外延方向先减少一段，再恒值保持一段，再增加一段然后再继续减小一段，以此最终实现“逐渐减小”)。本发明对该逐渐减少阶段或逐渐增大阶段所包括的具体变化方式并不做限定。
基于本发明实施例所提供的结构，通过在衬底1上方设置第一元素的原子个数百分比先变小再变大的至少一个组成调制层3，在衬底1上方的外延结构中构建了应力方向周期性变化的应力场，可实现位错的弯曲湮灭，以减少外延结构中的位错。同时，由于具备较小原子序数的第一元素的原子个数百分比逐渐减小会引入由中间向周围凸起的压应力；又由于逐渐减少阶段的厚度大于逐渐增大阶段的厚度，因此组成调制层作为一个整体仍是会引入由中间向周围凸起的压应力。该压应力可有效的平衡整个外延结构在降温过程中由周围向中间凹陷的张应力，从而使得整个外延结构不易龟裂和翘曲。
在本发明一实施例中，如图2所示，为了降低位错密度和缺陷密度，防止回熔，该半导体结构还可进一步包括设置于衬底1与外延方向的第一个组成调制层3之间的成核层2。在本发明另一实施例中，为了形成完整的电子器件结构，该半导体结构还可进一步包括设置在至少一个组成调制层3上方的元件动作层4。在该元件动作层4上可以继续堆叠有源区，有源区可选自铟镓氮/镓氮多量子阱结构和p型氮化物构成的发光二极管、铝镓氮/氮化镓异质结构成的高电子迁移率晶体管、铝镓铟氮/氮化镓异质结构成的高电子迁移率晶体管、氮化铝/氮化镓异质结构成的高迁移率三极管、氮化镓至少一个OSFET、UV-LED、光电探测器、氢气产生器或太阳能电池等。
在本发明一实施例中，成核层2可包括AlN、AlGaN中的一种或多种。元件动作层4可包括GaN、AlGaN、AlInGaN中的一种或多种。衬底1可包括：Si、SiC、GaN和Al2O3中的一种或多种。然而，成核层2、元件动作层4以及衬底1的材料均可根据实际应用场景的需要而调整，本发明对此不做限定。
在本发明一实施例中，组成调制层3的材料可具体为III-V族化合物，该III-V族化合物至少包括两种III族元素和一种V族元素，即，上述的第一元素和第二元素为两种III族元素，第三元素为一种V族元素。为便于解释技术方案，将该两种III族元素分别记为III1和III2，该V族元素记为V1。III2的原子序数大于III1的原子序数。但应当理解，标记III1、III2和V1仅用于更清楚的解释本发明的技术方案，并不能形成对本发明保护范围的限定。
以三族元素III1为Al，三族元素III2为Ga，五族元素V1为N为例，当组成调制层3的材料为三元III-V族化合物时，组成调制层3的组分可表示为AlxGa1-xN；且在该AlxGa1-xN中，III族元素原子总数：V族元素原子总数＝1:1。在至少一个组成调制层3中沿衬底1外延方向的第n个组成调制层3中，Al在化合物组成中的原子个数百分比x沿衬底1的外延方向从初始值xna先逐渐变小至xnb，再逐渐变大至xnc，其中逐渐变小阶段的厚度大于逐渐变大阶段的厚度，0≤x≤1，xnc≤xna，n为大于等于1的整数。
基于本发明实施例所提供的结构，通过在衬底1上方设置Al的原子个数百分比先变小再变大的至少一个组成调制层3，在衬底1上方的外延结构中构建了应力方向周期性变化的应力场，可实现位错的弯曲湮灭，以减少外延结构中的位错。
同时，由于Ga的原子序数大于Al的原子序数，因此当Al的原子个数百分比x下降时，Ga的原子个数百分比1-x就会上升，从而使得AlxGa1-xN在x逐渐变小的阶段就会引入由中间向周围凸起的压应力。由于x逐渐变小阶段的厚度要大于x逐渐变大阶段的厚度，因此组成调制层3作为一个整体会引入由中间向周围凸起的压应力，以平衡整个外延结构在降温过程的张应力。
应当理解，虽然在上述的实施例描述中，将构成组成调制层3的半导体化合物中的第一元素和第二元素限定为III族元素，将第三元素限定为V族元素，但组成调制层3也可具体选用除III-V族化合物外的其他半导体化合物，本发明对该半导体化合物的具体组成并不做限定。
还应当理解，尽管在上述的实施例描述中将III1限定为Al，将III2限定为Ga，将V1限定为N，但组成调制层3中还可包括其他的III族元素和V族元素，本发明对III族元素和V族元素的具体选择不做限定。同时，组成调制层3的材料也可采用三元以上的III-V族化合物，本发明对组成调制层3所包括的III族元素和V族元素的数量也不做限定。
在本发明一实施例中，组成调制层3的材料还可具体为IV-IV族化合物，第一元素和第二元素分别为两种IV族元素。当该IV-IV族化合物为二元IV-IV族化合物时，第一元素和第二元素可分别为Si和Ge。而当该IV-IV族化合物为三元IV-IV族化合物时，该组成调制层3的半导体化合物还需包括一个第三元素。第一元素、第二元素和第三元素可分别为三种IV族元素，例如：Si、Ge和Sn。然而，本发明对该IV-IV族化合物所包括的IV族元素的具体选择和数量不做限定。
在本发明另一实施例中，组成调制层3的材料还可具体为II-VI族化合物，第一元素和第二元素分别为两种II族元素，第三元素为一种VI族元素。当该II-VI族化合物为三元化合物时，第一元素和第二元素分别为Zn和Cd，第三元素为Se。然而，本发明对该II-VI族化合物所包括的II族和IV族元素的具体选择和数量不做限定。
但为了便于解释本发明的技术方案，下面将以三元III-V族化合物AlxGa1-xN为例对本发明的技术方案进行进一步阐述。在本发明的实施例后续描述中，将不对III1与Al、III2与Ga，以及V1与N作区分。
在本发明一实施例中，如图1所示，该至少一个组成调制层3是沿衬底1的外延方向依次叠加的。然而，应当理解，该至少一个组成调制层3也可以并不是依次叠加的，而是中间夹杂着其他的半导体结构(例如半导体超晶格缓冲结构)。此外，该至少一个组成调制层3的具体数量也可根据实际应用场景的需要而调整。因此，本发明对衬底1上方组成调制层3的排布结构和数量同样不做限定。
在本发明一实施例中，在至少一个组成调制层3中沿衬底1外延方向的第n个组成调制层3的Al的平均含量可大于第n+1个组成调制层3的Al的平均含量。通过这种方式，在相邻的两个组成调制层3中，位于下方的组成调制层3的Al的平均含量要大于位于上方的组成调制层3的Al的平均含量，这样位于上方的组成调制层3就会受到位于下方的组成调制层3所传递的由中间向周围凸起的压应力。这样在至少一个组成调制层3中相邻的组成调制层3之间都会传递该压应力，从而进一步平衡了整个外延结构在降温过程的张应力，提高了整个外延结构的制备质量。同时，由于Al含量越高，位错密度越大，越容易产生压应力释放，而压应力被释放掉后就无法起到平衡张应力的作用了。因此，通过使Al的平均含量在外延方向上递减，可使得位于上方的组成调制层3相比位于下方的组成调制层3更不容易产生压应力释放，位于上方的组成调制层3中可用于平衡张应力的压应力就越大，由此也会进一步提高平衡张应力的能力。
在一进一步实施例中，第n个组成调制层3的Al的原子个数百分比逐渐减少之前的原子个数百分比大于第n+1个组成调制层3的Al的原子个数百分比逐渐减少之前的原子个数百分比，即第n个组成调制层3的x的初始值xna可大于第n+1个组成调制层3的x的初始值xn+1a。由于xnb和xnc都不会大于xna，且xn+1b和xn+1c也都不会大于xn+1a，因此这样第n个组成调制层3的Al的平均含量必然大于第n+1个组成调制层3的Al的平均含量。
在本发明一实施例中，当第n个组成调制层3的Al的平均含量大于第n+1个组成调制层3的Al的平均含量时，还可使第n个组成调制层3的总厚度小于第n+1个组成调制层3的总厚度。这样Al的平均含量越低的组成调制层3越厚，可进一步降低整个外延结构中的位错密度，减少应力释放，从而进一步提高整个外延结构的制备质量。此外，由于Al含量越高的层生长速率越慢，通过使Al的平均含量越低的组成调制层3的越厚，可以保证在相同应力调控能力的情况下，尽可能的减少所有组成调制层的整体生长时间，从而提高平均生长速率及生产能力，降低生产成本。应当理解，组成调制层3的数量和厚度，xna、xnb和xnc的具体大小，以及逐渐变小阶段和逐渐变大阶段的具体厚度都可根据实际应用场景的需要而调整，本发明对以上变量的具体数值并不做限定。
图3所示为本发明一实施例提供的半导体结构中第n个组成调制层3的三族元素III1的原子个数百分比渐变的原理示意图。如图3所示，在逐渐变小阶段中，原子个数百分比x以曲线渐变的方式由初始值xna下降至xnb，然后又以曲线渐变的方式由xnb上升至xnc，xnc＜xna。且在衬底1外延方向上，逐渐变小阶段的厚度Tna大于逐渐变大阶段的厚度Tnb。
图4所示为本发明另一实施例提供的半导体结构中第n个组成调制层3的三族元素III1的原子个数百分比渐变的原理示意图。
该半导体结构包括：Si基底、成核层2、20层组成调制层3(AlxGa1-xN层)以及氮化物元件动作层4。其中，如图4所示，第n个组成调制层3中Al的原子个数百分比x在Tna的厚度内从xna＝80％线性下降到xnb＝20％，然后在Tnb的厚度从20％线性增加到了xnc＝80％，Tna大于Tnb。后续的19个组成调制层3都是重复该第一个组成调制层3的结构。由于xnc等于xna，因此该20层组成调制层3为连续的20个周期的重复结构，这样在采用金属气相沉积制备后续的19个组成调制层3时，可实现Al源供应量的连续调节，有利于提高组成调制层3的制备效率。
在本发明一实施例中，Tna与Tnb的比值为3:1，例如Tna为180nm时Tnb为60nm，Tna为120nm时Tnb为40nm。
图5所示为本发明另一实施例提供的半导体结构中第n个组成调制层3的三族元素III1的原子个数百分比渐变的原理示意图。
该半导体结构包括：Si基底、成核层2、23层组成调制层3(AlxGa1-xN层)以及氮化物元件动作层4。其中，如图5所示，第n个组成调制层3的原子个数百分比x沿衬底1的外延方向进一步包括两个恒值阶段。具体而言，第一个组成调制层3中Al的原子个数百分比x在10nm的厚度内保持在xna＝80％，然后在120nm的厚度内下降至xnb＝20％，之后在30nm的厚度内保持在xnb＝20％，随后在40nm的厚度内上升至xnc＝80％。通过在组成调制层3中设置原子个数百分比x的恒值阶段，也可起到减小压应力释放的作用，进一步提高外延结构平衡张应力的能力。
应当理解，在一个组成调制层3中，原子个数百分比x的至少一个恒值阶段可包括以下几种中的至少一种：xna恒值阶段、xnb恒值阶段和xnc恒值阶段。本发明对恒值阶段的种类和数量均不做限定。
此外还应当理解，除了上述提到的曲线渐变和线性渐变的方式外，逐渐变小阶段和/或逐渐变大阶段中的原子个数百分比x还可以其他的方式实现渐变，例如阶梯渐变。本发明对此同样不做限定。
图6所示为本发明另一实施例提供的半导体结构中第n个组成调制层的三族元素III1的原子个数百分比渐变的原理示意图。
与图3或图4所示的实施例不同，在图6所示的半导体结构中，第n个组成调制层3中Al的原子个数百分比x在Tna的厚度内并非是以持续下降的方式从xna下降到xnb，在Tnb的厚度内也并非是以持续上升的方式从xnb增加到了xnc。如图6所示，Al的原子个数百分比x的逐渐减少阶段包括了四个减少子阶段、两个恒值子阶段以及两个增大子阶段；Al的原子个数百分比x的逐渐增大阶段包括了两个增大子阶段以及一个恒值子阶段。
尽管在上述实施例中，逐渐减少阶段和逐渐增大阶段包括了固定的子阶段组合。但应当理解，组成调制层3中第一元素在化合物组成中的原子个数百分比的逐渐减少阶段其实可包括以下子阶段中的任一种或多种的组合：至少一个减小子阶段、至少一个恒值子阶段和至少一个增大子阶段；和/或，逐渐增大阶段也可包括以下子阶段中的任一种或多种的组合：至少一个减小子阶段、至少一个恒值子阶段和至少一个增大子阶段。本发明对该逐渐减少阶段和逐渐增大阶段中所包括子阶段的种类、数量和具体组合方式均不做具体限定。
本发明另一实施例还提供一种制备半导体结构的方法，该方法包括：在衬底1上方制备至少一个组成调制层3；其中，每一个组成调制层3的材料为半导体化合物，半导体化合物至少包括第一元素和第二元素，其中第一元素的原子序数小于第二元素的原子序数；其中，在每一个组成调制层中沿衬底的外延方向上，第一元素在化合物组成中的原子个数百分比先逐渐减少再逐渐增大，逐渐减少阶段的厚度大于逐渐增大阶段的厚度，逐渐增大后的原子个数百分比小于等于逐渐减少之前的原子个数百分比。
在本发明一实施例中，可采用金属气相沉积的方式来制备该至少一个组成调制层3，然而应当理解组成调制层3的具体制备方式可根据具体组成而进行调整，本发明对该至少一个组成调制层3的具体制备方式并不做限定。
应当理解，衬底1可以是直接获取的，也可以是通过制备过程获取的，本领域技术人员可根据具体的应用场景需求来有选择性的直接获取或制备合适的衬底1，本发明对衬底1的获取方式并不做限定。
通过上述方法所制备出的半导体结构，在衬底上方设置第一元素的原子个数百分比先变小再变大的至少一个组成调制层，在衬底上方的外延结构中构建了应力方向周期性变化的应力场，可实现位错的弯曲湮灭，以减少外延结构中的位错。同时，由于具备较小原子序数的第一元素的原子个数百分比逐渐减小会引入由中间向周围凸起的压应力；又由于逐渐减少阶段的厚度大于逐渐增大阶段的厚度，因此组成调制层作为一个整体仍是会引入由中间向周围凸起的压应力。该压应力可有效的平衡整个外延结构在降温过程中由周围向中间凹陷的张应力，从而使得整个外延结构不易龟裂和翘曲。
应当理解，限定词“第一”、“第二”和“第三”仅用于区分不同的元素，以便于更清楚的解释本发明的技术方案；同时，标记III1、III2和V1以及字母a、b、c、n、x和y也仅用于更清楚的解释本发明的技术方案，以上限定词、标记和字母不能用于限制本发明的保护范围。
以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种半导体结构，其特征在于，包括：
衬底；以及
设置在所述衬底上方的至少一个组成调制层；
其中，每一个所述组成调制层的材料为半导体化合物，所述半导体化合物至少包括第一元素和第二元素，其中所述第一元素的原子序数小于所述第二元素的原子序数；
其中，在每一个所述组成调制层中沿所述衬底的外延方向上，所述第一元素在化合物组成中的原子个数百分比先逐渐减少再逐渐增大，所述逐渐减少的阶段的厚度大于所述逐渐增大的阶段的厚度，所述逐渐增大后的原子个数百分比小于等于所述逐渐减少之前的原子个数百分比；
其中，在所述至少一个组成调制层中，沿所述衬底外延方向的第n个组成调制层的所述第一元素的平均含量大于第n+1个组成调制层的所述第一元素的平均含量。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体化合物为IV-IV族化合物，所述第一元素和所述第二元素分别为两种IV族元素。
3.根据权利要求2所述的半导体结构，其特征在于，所述半导体化合物为二元IV-IV族化合物，所述第一元素和所述第二元素分别为Si和Ge。
4.根据权利要求1所述的半导体结构，其特征在于，所述半导体化合物进一步包括：第三元素；
其中，所述半导体化合物为IV-IV族化合物，所述第一元素、所述第二元素和所述第三元素分别为三种IV族元素；
或，所述半导体化合物为III-V族化合物，所述第一元素和所述第二元素分别为两种III族元素，所述第三元素为一种V族元素；
或，所述半导体化合物为II-VI族化合物，所述第一元素和所述第二元素分别为两种II族元素，所述第三元素为一种VI族元素。
5.根据权利要求4所述的半导体结构，其特征在于，所述半导体化合物为三元IV-IV族化合物，所述第一元素、所述第二元素和所述第三元素分别为Si、Ge和Sn；
或，所述半导体化合物为三元III-V族化合物，所述第一元素和所述第二元素分别为Al和Ga，所述第三元素为N；
或，所述半导体化合物为三元II-VI族化合物，所述第一元素和所述第二元素分别为Zn和Cd，所述第三元素为Se。
6.根据权利要求1所述的半导体结构，其特征在于，所述第n个组成调制层的所述第一元素的所述逐渐减少之前的原子个数百分比大于所述第n+1个组成调制层的所述第一元素的所述逐渐减少之前的原子个数百分比。
7.根据权利要求1所述的半导体结构，其特征在于，所述第n个组成调制层的总厚度小于所述第n+1个组成调制层的总厚度。
8.根据权利要求1所述的半导体结构，其特征在于，在至少一个所述组成调制层中，所述第一元素在化合物组成中的原子个数百分比沿所述衬底的外延方向进一步包括至少一个恒值阶段。
9.根据权利要求8所述的半导体结构，其特征在于，在沿所述衬底外延方向的第n个组成调制层中，所述第一元素在化合物组成中的原子个数百分比沿所述衬底的外延方向从初始值xna先逐渐变小至xnb，再逐渐变大至xnc；其中，所述至少一个恒值阶段包括以下几种中的至少一种：xna恒值阶段、xnb恒值阶段和xnc恒值阶段。
10.根据权利要求1所述的半导体结构，其特征在于，所述逐渐减少的阶段包括以下子阶段中的任一种或多种的组合：至少一个减小子阶段、至少一个恒值子阶段和至少一个增大子阶段；和/或，
所述逐渐增大的阶段包括以下子阶段中的任一种或多种的组合：至少一个减小子阶段、至少一个恒值子阶段和至少一个增大子阶段。
11.根据权利要求1所述的半导体结构，其特征在于，所述逐渐减少的阶段和/或所述逐渐增大的阶段中的原子个数百分比以如下方式中的任一种或多种的组合逐渐变化：线性渐变、曲线渐变和阶梯渐变。
12.根据权利要求1所述的半导体结构，其特征在于，进一步包括：成核层，设置于所述衬底与外延方向的第一个所述组成调制层之间。
13.根据权利要求1所述的半导体结构，其特征在于，进一步包括：元件动作层，设置在所述至少一个组成调制层上方。
14.一种制备半导体结构的方法，其特征在于，包括：
制备至少一个组成调制层；
其中，每一个所述组成调制层的材料为半导体化合物，所述半导体化合物至少包括第一元素和第二元素，其中所述第一元素的原子序数小于所述第二元素的原子序数；其中，在每一个所述组成调制层中沿衬底的外延方向上，所述第一元素在化合物组成中的原子个数百分比先逐渐减少再逐渐增大，所述逐渐减少的阶段的厚度大于所述逐渐增大的阶段的厚度，所述逐渐增大后的原子个数百分比小于等于所述逐渐减少之前的原子个数百分比；
其中，在所述至少一个组成调制层中，沿所述衬底外延方向的第n个组成调制层的所述第一元素的平均含量大于第n+1个组成调制层的所述第一元素的平均含量。
CN201780003951.6A 2017-04-24 2017-04-24 一种半导体结构和制备半导体结构的方法 Active CN110603650B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2017/081658 WO2018195703A1 (zh) 2017-04-24 2017-04-24 一种半导体结构和制备半导体结构的方法

Publications (2)

Publication Number Publication Date
CN110603650A CN110603650A (zh) 2019-12-20
CN110603650B true CN110603650B (zh) 2022-07-08

Family

ID=63920096

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780003951.6A Active CN110603650B (zh) 2017-04-24 2017-04-24 一种半导体结构和制备半导体结构的方法

Country Status (4)

Country Link
US (1) US10692819B2 (zh)
CN (1) CN110603650B (zh)
TW (1) TWI778049B (zh)
WO (1) WO2018195703A1 (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685844A (zh) * 2008-09-27 2010-03-31 中国科学院物理研究所 GaN基单芯片白光发光二极管外延材料
CN103681794A (zh) * 2012-09-21 2014-03-26 株式会社东芝 半导体晶片、半导体器件和用于制造氮化物半导体层的方法
CN104201196A (zh) * 2014-08-13 2014-12-10 中国电子科技集团公司第五十五研究所 表面无微裂纹的Si基III族氮化物外延片
CN105225931A (zh) * 2015-09-30 2016-01-06 中国电子科技集团公司第四十八研究所 AlN模板及其生长方法、基于AlN模板的Si基GaN外延结构及其生长方法
CN105575763A (zh) * 2014-10-15 2016-05-11 中芯国际集成电路制造(上海)有限公司 应力层的形成方法和晶体管的形成方法
CN105720088A (zh) * 2014-12-03 2016-06-29 梁辉南 硅基氮化镓外延结构及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002050880A1 (fr) * 2000-12-20 2002-06-27 Sony Corporation Procede de cristallisation en phase vapeur, procede de production de semiconducteur, et procede de production pour dispositif a semiconducteur
US8518581B2 (en) * 2008-01-11 2013-08-27 Inifinite Power Solutions, Inc. Thin film encapsulation for thin film batteries and other devices
CN103280482A (zh) * 2012-04-29 2013-09-04 天津三安光电有限公司 多结太阳能电池及其制备方法
US8896101B2 (en) * 2012-12-21 2014-11-25 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
US9752224B2 (en) * 2015-08-05 2017-09-05 Applied Materials, Inc. Structure for relaxed SiGe buffers including method and apparatus for forming

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685844A (zh) * 2008-09-27 2010-03-31 中国科学院物理研究所 GaN基单芯片白光发光二极管外延材料
CN103681794A (zh) * 2012-09-21 2014-03-26 株式会社东芝 半导体晶片、半导体器件和用于制造氮化物半导体层的方法
CN104201196A (zh) * 2014-08-13 2014-12-10 中国电子科技集团公司第五十五研究所 表面无微裂纹的Si基III族氮化物外延片
CN105575763A (zh) * 2014-10-15 2016-05-11 中芯国际集成电路制造(上海)有限公司 应力层的形成方法和晶体管的形成方法
CN105720088A (zh) * 2014-12-03 2016-06-29 梁辉南 硅基氮化镓外延结构及其制造方法
CN105225931A (zh) * 2015-09-30 2016-01-06 中国电子科技集团公司第四十八研究所 AlN模板及其生长方法、基于AlN模板的Si基GaN外延结构及其生长方法

Also Published As

Publication number Publication date
CN110603650A (zh) 2019-12-20
US20190081010A1 (en) 2019-03-14
TW201907581A (zh) 2019-02-16
WO2018195703A1 (zh) 2018-11-01
TWI778049B (zh) 2022-09-21
US10692819B2 (en) 2020-06-23

Similar Documents

Publication Publication Date Title
JP4592742B2 (ja) 半導体材料、半導体材料の製造方法及び半導体素子
JP4908886B2 (ja) 半導体装置
TWI655790B (zh) 包含在緩衝層堆疊上的三五族主動半導體層的半導體結構以及用於產生半導體結構的方法
WO2013137476A1 (ja) 半導体積層基板、半導体素子、およびその製造方法
JP2005536873A (ja) 歪み補償半導体構造および歪み補償半導体構造を製作する方法
JP7073446B2 (ja) 六方格子結晶構造を有するｉｉｉ－ｖ族半導体層を含んだ半導体構造
US20120126239A1 (en) Layer structures for controlling stress of heteroepitaxially grown iii-nitride layers
JP2010010678A (ja) 量子ドットデバイスおよびその製造方法
CN110544716B (zh) Iii-n半导体结构及形成iii-n半导体结构的方法
WO2022062974A1 (zh) 氮化物外延结构和半导体器件
US20150203990A1 (en) REN SEMICONDUCTOR LAYER EPITAXIALLY GROWN ON REAlN/REO BUFFER ON Si SUBSTRATE
US8699537B2 (en) Application-oriented nitride substrates for epitaxial growth of electronic and optoelectronic device structures
US20140246679A1 (en) III-N MATERIAL GROWN ON ErAlN BUFFER ON Si SUBSTRATE
JP7013070B2 (ja) シリコン基板上のＥｒＡＩＮバッファ上に成長したＩＩＩ－Ｎ材料
JP5824814B2 (ja) 半導体ウエーハ及び半導体素子及びその製造方法
CN110603650B (zh) 一种半导体结构和制备半导体结构的方法
KR101972045B1 (ko) 헤테로 구조 반도체 소자
CN106935691A (zh) 一种InGaN的外延制备方法
EP2704184B1 (en) Semiconductor buffer structure, semiconductor device including the same, and manufacturing method thereof
CN110506338B (zh) 一种半导体结构和制备半导体结构的方法
CN110494987B (zh) 一种半导体结构和制备半导体结构的方法
US20230299238A1 (en) Dislocation Reduction in Semiconductor Compounds
TWI578564B (zh) 光電元件
JP2011216823A (ja) 多重構造窒化物半導体構造
JP6404738B2 (ja) 電子デバイス用エピタキシャル基板および高電子移動度トランジスタならびにそれらの製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant