CN104795339A - 薄膜晶体管阵列基板的检测装置及检测方法 - Google Patents
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Abstract
一种薄膜晶体管阵列基板的检测装置，用于对薄膜晶体管阵列基板进行缺陷检测，所述检测装置包括载台基座以及设置在所述载台基座上的加热装置，所述加热装置用于在进行缺陷检测之前对置于所述载台基座上的薄膜晶体管阵列基板先进行加热。本发明还提供一种薄膜晶体管阵列基板的检测方法。本发明利用半导体的热敏特性，通过设置加热装置给待检测的薄膜晶体管阵列基板先加热升温，使薄膜晶体管阵列基板中的非晶硅残留中的载流子数目增加，增强非晶硅残留的电学活性，进而在检测时增大非晶硅残留对像素电压的影响，以利于将具有非晶硅残留缺陷的像素检测出，从而避免有缺陷的产品出现漏检。
Description
技术领域
本发明涉及液晶显示技术领域，特别涉及一种薄膜晶体管阵列基板的检测装置及检测方法。
背景技术
在液晶面板的制造过程中，需要先利用玻璃基板作为衬底，在玻璃基板上制作薄膜晶体管(Thin Film Transistor，TFT)阵列，以制作形成薄膜晶体管阵列基板。在制作TFT阵列时，需要采用多道光罩制程分别制作TFT的各层结构，例如栅极层、栅极绝缘层、半导体层、源极和漏极层、钝化保护层等，每道光罩制程例如包括沉积成膜、上光阻、曝光与显影、蚀刻、剥离光阻等工艺步骤。
图1为现有的薄膜晶体管阵列基板的局部结构平面图，阵列基板包括玻璃基底以及形成于玻璃基底上的多条扫描线101和多条数据线102，多条扫描线101和多条数据线102交叉限定多个像素区域。在制作阵列基板的各个步骤中，可能会出现各种生产缺陷，这些缺陷例如包括金属突起103、ITO突起104、金属缺口105、金属断路106、源漏短路107、异物颗粒108、以及非晶硅(amorphous silicon，a-Si)残留109等，如图1。这些缺陷出现的原因包括光刻(lithography)问题、掩膜(mask)问题、蚀刻不足(under-etching)以及过蚀刻(over-etching)等，其中在像素区域出现的非晶硅残留109很可能是在制作TFT的半导体层的过程中因为蚀刻不足或光刻问题而引起，半导体层一般较常采用非晶硅(a-Si)。尽管制作液晶面板的工艺受到严格控制，但是缺陷的产生有时是无法避免的，因此在制作完成TFT阵列后，需要对制得的TFT阵列基板进行检测(array test)，以发现TFT阵列基板中存在的缺陷，并根据缺陷的种类以及修复可能性，利用镭射修补机及时对缺陷进行修补(laser repair)。
目前，采用TFT阵列基板检测装置(array tester)完成对TFT阵列基板的缺陷检测，将待测试的TFT阵列基板放置于检测装置的机台上，检测装置上还设有专用于测试的液晶层组件、彩色滤光片组件、背光板组件和偏光片组件，测试时将液晶层组件和彩色滤光片组件覆盖在待测试的TFT阵列基板上方，并在TFT阵列基板下方利用背光板组件产生背光源，然后对待测试的TFT阵列基板输入测试电压信号，以模拟液晶面板的点亮显示状态，并观察所有像素点中是否存在有暗点/亮点，即可发现缺陷的存在与否。其中，对待测试的TFT阵列基板输入测试电压信号时，采用短路棒(shorting bar)的方式，请参考图2，通过将液晶面板10内所有的R、G、B数据线分别在外围通过短路棒11短接出测试点12、13、14，同时将所有奇数扫描线18和所有偶数扫描线19分别短接出测试点15、16，通过将测试电压信号施加至相应的测试点12、13、14、15、16，即可点亮液晶面板10进行像素缺陷检查，在完成最后的检测过程后，通过使用镭射机把短路棒测试引线切断，即在图2的虚线17所在的位置将短路棒测试引线进行切断。
通过上述检测方法，如果某种缺陷的出现能够明显地影响像素的电学特性，则可以很容易地将该缺陷检测出。例如当在测试点15、16上施加电压信号使各扫描线导通，并利用测试点12、13、14在各数据线上施加测试电压信号为7.5V时，若像素中存在的缺陷会导致像素电压远小于7.5V并且使像素呈现为暗点，则可以判断该像素存在缺陷，之后可进一步分析其属于何种缺陷。反之，若某种缺陷的出现对像素的电学特性影响甚微，则极有可能检测不出此类缺陷，而非晶硅残留109正是属于这种缺陷。
图3为沿图1的III-III线的剖视示意图，以示出具有非晶硅残留的像素结构，请参图3，玻璃基板21上形成有栅极绝缘层22，制作TFT的半导体层时在栅极绝缘层22上残留有非晶硅残留109，栅极绝缘层22上还形成有数据线102，数据线102及非晶硅残留109上形成有钝化保护层24，钝化保护层24上形成有像素电极(ITO)25，非晶硅残留109与像素电极25之间部分重叠并形成耦合电容26，数据线102与非晶硅残留109连在一起，从而非晶硅残留109相当于是数据线102的一部分，当数据线102上的电压变化时，非晶硅残留109上的电压也会发生变化。因为非晶硅残留109是半导体，没有太多载流子(比导体中自由电子少很多)，非晶硅残留109对数据线102上的电压改变很小，且非晶硅残留109不能与像素电极25直接作用，只能通过电容耦合效应来改变像素电压，对像素电压也影响甚微，因此在上述检测过程中，很难将非晶硅残留109检测出，容易导致有缺陷的产品出现漏检。
发明内容
本发明的目的在于提供一种薄膜晶体管阵列基板的检测装置及检测方法，以利于将阵列基板中的非晶硅残留缺陷检测出，避免有缺陷的产品出现漏检。
本发明实施例提供一种薄膜晶体管阵列基板的检测装置，用于对薄膜晶体管阵列基板进行缺陷检测，所述检测装置包括载台基座以及设置在所述载台基座上的加热装置，所述加热装置用于在进行缺陷检测之前对置于所述载台基座上的薄膜晶体管阵列基板先进行加热。
进一步地，所述加热装置设置于所述载台基座的上表面。
进一步地，所述载台基座上设置有凹槽，所述加热装置嵌入于所述凹槽中。
进一步地，所述加热装置为电加热条。
进一步地，所述电加热条的数量为多个，均匀分布设置在所述载台基座上。
进一步地，所述多个电加热条之间相互平行。
进一步地，所述电加热条的上表面与所述载台基座的上表面平齐。
本发明实施例还提供一种薄膜晶体管阵列基板的检测方法，用于对薄膜晶体管阵列基板进行缺陷检测，所述检测方法采用上述的薄膜晶体管阵列基板的检测装置，并且包括如下步骤：
将薄膜晶体管阵列基板置于载台基座上；
利用加热装置先对薄膜晶体管阵列基板进行加热；以及
当薄膜晶体管阵列基板被加热达到预定温度时，对薄膜晶体管阵列基板开始进行缺陷检测。
进一步地，所述加热装置为电加热条，通过将电加热条接通电流以对薄膜晶体管阵列基板进行加热。
进一步地，所述预定温度为50至60摄氏度。
本发明实施例利用半导体的热敏特性，通过设置加热装置给待检测的薄膜晶体管阵列基板先加热升温，使薄膜晶体管阵列基板中的非晶硅残留中的载流子数目增加，增强非晶硅残留的电学活性，进而在检测时增大非晶硅残留对像素电压的影响，以利于将具有非晶硅残留缺陷的像素检测出，从而避免有缺陷的产品出现漏检。
附图说明
图1为现有的薄膜晶体管阵列基板的局部结构平面图。
图2为现有的用于点灯检测的液晶面板的结构示意图。
图3为图1中沿III-III线的剖视示意图。
图4为本发明实施例中薄膜晶体管阵列基板的检测装置的结构示意图。
图5为本发明实施例中薄膜晶体管阵列基板的检测方法的流程图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对本发明进行详细说明如下。
本发明实施例提供一种薄膜晶体管阵列基板的检测装置(array tester)，用于检测制得的薄膜晶体管阵列基板中是否存在像素缺陷，特别是用于检测其中是否存在非晶硅(a-Si)残留。
非晶硅半导体的电学特性强烈地随温度而变化，即温度越高，电学特性越强，这种变化主要是由于半导体中的载流子浓度随温度而变化造成的。对于绝对纯净的半导体在绝对零度时，半导体共价键是饱和的，当温度升高时，就有电子从价带(valence band)激发到导带(conduction band)，这时价带和导带中分别有了电子空穴，即载流子，从而半导体的活性明显增强。
本发明实施例即利用非晶硅半导体的热敏性特点，对现有的薄膜晶体管阵列基板的检测装置进行改进，图4为本发明实施例中薄膜晶体管阵列基板的检测装置的结构示意图，图中仅示出检测装置与本发明相关的部分，检测装置的其余结构在此省略。检测装置包括一个载台基座30，载台基座30上设置有加热装置32，在对薄膜晶体管阵列基板40进行缺陷检测时，薄膜晶体管阵列基板40放置于载台基座30上，并利用加热装置32先对薄膜晶体管阵列基板40进行加热，例如加热到50～60摄氏度，使薄膜晶体管阵列基板40中的非晶硅残留中的载流子数目增加，当非晶硅残留中载流子数目增加后，非晶硅残留通过电容耦合效应对像素电压的改变也增大，即加大了对像素电压的影响。
假如在检测时，所施加的测试电压信号使没有缺陷的像素的像素电压为7.5V，那么通过加热后，由于非晶硅残留中载流子数目增加而活性增强，使得具有非晶硅残留缺陷的像素的像素电压会较大幅度地低于7.5V，这样就能更加明显地使具有非晶硅残留缺陷的像素呈现出来(此时该像素显示相较于加热之前明显偏暗)，从而利于将非晶硅残留缺陷检测出，避免有缺陷的产品出现漏检。在此需要说明的是，在薄膜晶体管阵列基板40的制程中，TFT器件的所有材料曾经都经历过高温制程，除非晶硅层外，其他层材料对温度都有非常低的敏感度，此处加热改变温度不会改变器件的最终使用。
加热装置32可以设置于载台基座30的上表面，加热装置32的数量可以视具体需要设置为一个或多个。本实施例中，载台基座30的上表面设置有多个凹槽31，多个凹槽31相互平行设置，凹槽31的数量与加热装置32的数量相同，加热装置32例如为电加热条，嵌入在对应的凹槽31中，多个电加热条之间也相互平行。优选地，这些电加热条在载台基座30上均匀分布，以均衡地对薄膜晶体管阵列基板40进行加热；这些电加热条的上表面优选与载台基座30的上表面平齐。通过凹槽31使电加热条更紧密地与载台基座30结合，有效防止电加热条与载台基座30发生位移变化，并避免电加热条的磨损。电加热条的材质例如为防爆石英材质、不锈钢、特氟龙等。通过将电加热条接通电流，即可对置于载台基座30上的薄膜晶体管阵列基板40进行加热。
请参图5，本发明实施例还提供一种薄膜晶体管阵列基板的检测方法，该检测方法采用上述的检测装置，并且包括如下步骤：
S501、将薄膜晶体管阵列基板40置于载台基座30上；
S502、利用加热装置32先对薄膜晶体管阵列基板40进行加热；
具体地，加热装置32可以是电加热条，数量可以是多个，分布设置在载台基座30上。载台基座30的上表面可以设置多个凹槽31，这些电加热条分别嵌入在对应的凹槽31中。如果加热装置32为电加热条，将电加热条接通电流，即可对置于载台基座30上的薄膜晶体管阵列基板40进行加热。
S503、当薄膜晶体管阵列基板40被加热达到预定温度时，对薄膜晶体管阵列基板40开始进行缺陷检测。
具体地，该预定温度例如为50至60摄氏度。在对薄膜晶体管阵列基板40进行缺陷检测时，可以采用短路棒(shorting bar)的检测方式，将测试电压信号施加至薄膜晶体管阵列基板40相应的测试点上，模拟液晶面板的点亮显示状态，通过将薄膜晶体管阵列基板40加热，可以增强薄膜晶体管阵列基板40中非晶硅残留的载流子数目，使非晶硅残留的活性增强，这样在进行缺陷检测时，即可更明显地将具有非晶硅残留缺陷的像素检测出来。
本发明实施例中，利用半导体的热敏特性，通过设置加热装置给待检测的薄膜晶体管阵列基板先加热升温，使薄膜晶体管阵列基板中的非晶硅残留中的载流子数目增加，增强非晶硅残留的电学活性，进而在检测时增大非晶硅残留对像素电压的影响，以利于将具有非晶硅残留缺陷的像素检测出，从而避免有缺陷的产品出现漏检。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一种薄膜晶体管阵列基板的检测装置，用于对薄膜晶体管阵列基板(40)进行缺陷检测，其特征在于，所述检测装置包括载台基座(30)以及设置在所述载台基座(30)上的加热装置(32)，所述加热装置(32)用于在进行缺陷检测之前对置于所述载台基座(30)上的薄膜晶体管阵列基板(40)先进行加热。
2.根据权利要求1所述的薄膜晶体管阵列基板的检测装置，其特征在于，所述加热装置(32)设置于所述载台基座(30)的上表面。
3.根据权利要求1所述的薄膜晶体管阵列基板的检测装置，其特征在于，所述载台基座(30)上设置有凹槽(31)，所述加热装置(32)嵌入于所述凹槽(31)中。
4.根据权利要求1至3任一项所述的薄膜晶体管阵列基板的检测装置，其特征在于，所述加热装置(32)为电加热条。
5.根据权利要求4所述的薄膜晶体管阵列基板的检测装置，其特征在于，所述电加热条的数量为多个，均匀分布设置在所述载台基座(30)上。
6.根据权利要求5所述的薄膜晶体管阵列基板的检测装置，其特征在于，所述多个电加热条之间相互平行。
7.根据权利要求5所述的薄膜晶体管阵列基板的检测装置，其特征在于，所述电加热条的上表面与所述载台基座(30)的上表面平齐。
8.一种薄膜晶体管阵列基板的检测方法，用于对薄膜晶体管阵列基板(40)进行缺陷检测，其特征在于，所述检测方法采用如权利要求1至7任一项所述的薄膜晶体管阵列基板的检测装置，并且包括如下步骤：
将薄膜晶体管阵列基板(40)置于载台基座(30)上；
利用加热装置(32)先对薄膜晶体管阵列基板(40)进行加热；以及
当薄膜晶体管阵列基板(40)被加热达到预定温度时，对薄膜晶体管阵列基板(40)开始进行缺陷检测。
9.根据权利要求8所述的薄膜晶体管阵列基板的检测方法，其特征在于，所述加热装置(32)为电加热条，通过将电加热条接通电流以对薄膜晶体管阵列基板(40)进行加热。
10.根据权利要求8所述的薄膜晶体管阵列基板的检测方法，其特征在于，所述预定温度为50至60摄氏度。
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