CN104793685A - 基准电压产生电路 - Google Patents

Abstract

本发明提出了一种基准电压产生电路，在基准电压电路和读电路之间添加一个驱动缓冲电路，减少现有技术中基准电压产生电路原有的负载，使基准电压产生电路只与驱动缓冲电路的栅极相连，有效的缩短基准电压的建立时间，使读电路重置时间缩短，进而提高读取速度，基准电压电路改进后较原有设计更为简化，电路在面积和功耗方面也有所减。

Description

基准电压产生电路

技术领域

本发明涉及半导体制造领域，尤其涉及一种基准电压产生电路。

背景技术

在读电路对存储器(memory)进行读取时，位线(BL，bit line)下拉，若BL下拉过低，低于预定电压(例如是2.8V)时，则会造成读串扰(Read disturb)，即在读取过程中，如果BL过低，将产生弱编程(Program)现象，对于一个原本擦除(erase)的单元，当读取次数达到一定数量时，该擦除单元将完全被编程，导致原有数据的改变，不可恢复，只能擦除重新编程(Program)。因此，必须为读电路提供一基准电压(BIAS)，且基准电压能够使位线的电压大于预定电压，从而可以防止读电路出现读串扰的现象。目前对存储器进行读取电路的设计时，基准电压产生电路直接与读电路进行连接，用于提供基准电压。

请参考图1和图2，图1为现有技术中基准电压产生电路与读电路相连的结构框图，图2为现有技术中基准电压产生电路的电路结构示意图。在现有技术中，基准电压产生电路10直接与读电路20相连，用于提供基准电压。具体的，基准电压产生电路10包括参考电压电路11、基准电压电路12以及基准电压预建立电路13，其中，所述参考电压电路11由多个PMOS管和NMOS管组成，用于产生参考电压Vref，所述基准电压电路12由多个PMOS管和NMOS管组成，用于产生基准电压BIAS，所述基准电压预建立电路13也由多个PMOS管和NMOS管组成，用于缩短基准电压BIAS的建立时间，其先将基准电压BIAS的电压下拉至工作电压VDD的一半(VDD/2)，基准电压预建立电路13的电流很大，以缩短基准电压BIAS从VDD到VDD/2的时间，然后设置(SET)信号关断，基准电压电路12继续下拉基准电压BIAS至最终的电压值。

然而，在进行重置(Reset)过程中，基准电压控制BL的建立，由于读电路20读取的存储器个数通常较多，因此负载较大，导致基准电压的建立速度十分缓慢，进而造成重置时间较久，影响了读取时间(Taa)。

因此，如何减小读取时间，是本领域技术人员急需解决的技术问题。

发明内容

本发明的目的在于提供一种基准电压产生电路，能够快速产生基准电压，加快重置所需的时间，进而减小读取时间。

为了实现上述目的，本发明提出了一种基准电压产生电路，用于对读电路提供基准电压，包括：参考电压电路、基准电压电路以及驱动缓冲电路，其中，所述参考电压电路产生参考电压，并提供给所述基准电压电路，所述基准电压电路产生基准电压，并通过所述驱动缓冲电路输出至所述读电路。

进一步的，在所述的基准电压产生电路中，所述驱动缓冲电路为差分负反馈电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管及第二NMOS管，所述第一PMOS管源极和衬底端短接并接一工作电压，栅极接第一使能信号，漏极与所述第二PMOS管和第三PMOS管的源极相连，所述第二PMOS管和第三PMOS管的衬底端相连并接所述工作电压，所述第二PMOS管的栅极接来自所述基准电压电路的基准电压输出端，所述第三PMOS管的栅极与漏极短接并输出所述基准电压，所述第二PMOS管和第三PMOS管的漏极分别与所述第一NMOS管和第二NMOS管的源极相连，所述第一NMOS管和第二NMOS管的栅极相连并与所述第一NMOS管的源极短接，所述第一NMOS管和第二NMOS管的衬底端、漏极均接地。

进一步的，在所述的基准电压产生电路中，还包括第一基准电压维持电路，与所述驱动缓冲电路的输出相连，用于在基准电压不工作时将基准电压接至所述工作电压。

进一步的，在所述的基准电压产生电路中，所述第一基准电压维持电路包括第四PMOS管，所述第四PMOS管源极和衬底端短接，并接所述工作电压，栅极接第二使能信号，漏极接所述驱动缓冲电路的输出。

进一步的，在所述的基准电压产生电路中，所述基准电压电路包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管；其中，所述第五PMOS管、第六PMOS管及第七PMOS管的衬底端短接，并通过所述第五PMOS管的源极连接所述工作电压，所述第五PMOS管的栅极接所述第一使能信号，所述第五PMOS管的漏极接所述第六PMOS管的源极，所述第六PMOS管的栅极和漏极短接，并接所述第七PMOS管的源极，所述第七PMOS管的栅极和漏极短接，并接所述第八PMOS管的源极，所述第八PMOS管的源极和衬底端短接，栅极和漏极短接，并与所述第三NMOS管的源极相连，所述第三NMOS管和第四NMOS管的源极短接，并输出基准电压至所述驱动缓冲电路，所述第三NMOS管的栅极、第四NMOS管、第五NMOS管和第六NMOS管的栅极均连接所述参考电压，所述第三NMOS管的漏极和第四NMOS管的源极相连，所述第五NMOS管的漏极和第六NMOS管的源极相连，所述第四NMOS管的漏极和第六NMOS管的漏极短接并连接所述第七NMOS管的源极，所述第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管的衬底端均接地，所述第七NMOS管的栅极连接第三使能信号，所述第七NMOS管的衬底端和漏极短接并接地。

进一步的，在所述的基准电压产生电路中，还包括第二基准电压维持电路，与所述基准电压电路的输出相连，用于在基准电压不工作时将基准电压接至所述工作电压。

进一步的，在所述的基准电压产生电路中，所述第二基准电压维持电路包括第九PMOS管，所述第九PMOS管源极和衬底端短接，并接所述工作电压，栅极接所述第二使能信号，漏极接所述基准电压电路的输出。

与现有技术相比，本发明的有益效果主要体现在：在基准电压电路和读电路之间添加一个驱动缓冲电路，减少现有技术中基准电压产生电路原有的负载，使基准电压产生电路只与驱动缓冲电路的栅极相连，有效的缩短基准电压的建立时间，从而使读电路重置时间缩短，进而提高读取速度，基准电压电路改进后较原有设计更为简化，电路在面积和功耗方面也有所减。

附图说明

图1为现有技术中基准电压产生电路与读电路相连的结构框图；

图2为现有技术中基准电压产生电路的电路结构示意图；

图3为本发明实施例中基准电压产生电路与读电路相连的结构框图；

图4为本发明实施例中基准电压产生电路的电路结构示意图。

具体实施方式

下面将结合示意图对本发明的基准电压产生电路进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图3，如背景技术所提及，若使基准电压电路100直接与读电路200相连的话，由于读电路200的负载较大，导致重置时间较久，基准电压BIAS建立的时间同样需要很久，因此，本发明的核心思想是，在基准电压电路100和读电路200之间添加一驱动缓冲电路300，从而缩短基准电压建立的时间，也就是说，本发明是在原有设计基础上，保持原有设计不变的前体下，添加了驱动缓冲电路300，从而有效升读取速度，减小读取时间，提高效率。

具体的，请参考图4，在本实施例中，提出了一种基准电压产生电路，用于对读电路200提供基准电压BIAS，包括：参考电压电路(图未示出)、基准电压电路100以及驱动缓冲电路300，其中，所述参考电压电路产生参考电压Vref，并提供给所述基准电压电路100，所述基准电压电路100产生基准电压BIAS，并通过所述驱动缓冲电路300输出至所述读电路。

具体的，所述驱动缓冲电路300为差分负反馈电路，包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1及第二NMOS管N2，所述第一PMOS管P1源极和衬底端短接并接一工作电压VDD，栅极接第一使能信号ZENHV，漏极与所述第二PMOS管P2和第三PMOS管P3的源极相连，所述第二PMOS管P2和第三PMOS管P3的衬底端相连并接所述工作电压VDD，所述第二PMOS管P2的栅极接来自所述基准电压电路100的基准电压BIAS输出端，所述第三PMOS管P3的栅极与漏极短接并输出所述基准电压BIAS，所述第二PMOS管P2和第三PMOS管P3的漏极分别与所述第一NMOS管N1和第二NMOS管N2的源极相连，所述第一NMOS管N1和第二NMOS管N2的栅极相连并与所述第一NMOS管N1的源极短接，所述第一NMOS管N1和第二NMOS管N2的衬底端、漏极均接地。

所述基准电压产生电路还包括第一基准电压维持电路310，与所述驱动缓冲电路300的输出相连，用于在基准电压BIAS不工作时将基准电压BIAS接至所述工作电压VDD。

所述第一基准电压维持电路310包括第四PMOS管P4，所述第四PMOS管P4源极和衬底端短接，并接所述工作电压VDD，栅极接第二使能信号ENHV，漏极接所述驱动缓冲电路300的输出。

所述基准电压电路100包括第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第八PMOS管P8、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7；其中，所述第五PMOS管P5、第六PMOS管P6及第七PMOS管P7的衬底端短接，并通过所述第五PMOS管P5的源极连接所述工作电压VDD，所述第五PMOS管P5的栅极接所述第一使能信号ZENHV，所述第五PMOS管P5的漏极接所述第六PMOS管P6的源极，所述第六PMOS管P6的栅极和漏极短接，并接所述第七PMOS管P7的源极，所述第七PMOS管P7的栅极和漏极短接，并接所述第八PMOS管P8的源极，所述第八PMOS管P8的源极和衬底端短接，栅极和漏极短接，并与所述第三NMOS管N3的源极相连，所述第三NMOS管N3和第四NMOS管N4的源极短接，并输出基准电压BIAS至所述驱动缓冲电路300，所述第三NMOS管N3的栅极、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6的栅极均连接所述参考电压Vref，所述第三NMOS管N3的漏极和第四NMOS管N4的源极相连，所述第五NMOS管N5的漏极和第六NMOS管N6的源极相连，所述第四NMOS管N4的漏极和第六NMOS管N6的漏极短接并连接所述第七NMOS管N7的源极，所述第三NMOS管N3、第四NMOS管N4、第五NMOS管N5和第六NMOS管N6的衬底端均接地，所述第七NMOS管N7的栅极连接第三使能信号ENBIAS，所述第七NMOS管N7的衬底端和漏极短接并接地。

所述基准电压产生电路还包括第二基准电压维持电路210，与所述基准电压电路100的输出相连，用于在基准电压BIAS不工作时将基准电压BIAS接至所述工作电压VDD。

所述第二基准电压维持电路210包括第九PMOS管P9，所述第九PMOS管P9源极和衬底端短接，并接所述工作电压VDD，栅极接所述第二使能信号ENHV，漏极接所述基准电压电路100的输出。

在本实施例中，所述参考电压电路与现有技术中的一致，为了简化说明在此不作赘述，具体可以参考图2中参考电压电路11的电路结构图。

综上，在本发明实施例提供的基准电压产生电路中，在基准电压电路和读电路之间添加一个驱动缓冲电路，减少现有技术中基准电压产生电路原有的负载(读电路以及稳压电容)，使基准电压产生电路只与驱动缓冲电路的栅极相连，有效的缩短基准电压的建立时间，使读电路重置时间缩短，进而提高读取速度，基准电压电路改进后较原有设计更为简化，电路在面积和功耗方面也有所减。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (7)

1.一种基准电压产生电路，用于对读电路提供基准电压，其特征在于，包括：参考电压电路、基准电压电路以及驱动缓冲电路，其中，所述参考电压电路产生参考电压，并提供给所述基准电压电路，所述基准电压电路产生基准电压，并通过所述驱动缓冲电路输出至所述读电路。

2.如权利要求1所述的基准电压产生电路，其特征在于，所述驱动缓冲电路为差分负反馈电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管及第二NMOS管，所述第一PMOS管源极和衬底端短接并接一工作电压，栅极接第一使能信号，漏极与所述第二PMOS管和第三PMOS管的源极相连，所述第二PMOS管和第三PMOS管的衬底端相连并接所述工作电压，所述第二PMOS管的栅极接来自所述基准电压电路的基准电压输出端，所述第三PMOS管的栅极与漏极短接并输出所述基准电压，所述第二PMOS管和第三PMOS管的漏极分别与所述第一NMOS管和第二NMOS管的源极相连，所述第一NMOS管和第二NMOS管的栅极相连并与所述第一NMOS管的源极短接，所述第一NMOS管和第二NMOS管的衬底端、漏极均接地。

3.如权利要求2所述的基准电压产生电路，其特征在于，还包括第一基准电压维持电路，与所述驱动缓冲电路的输出相连，用于在基准电压不工作时将基准电压接至所述工作电压。

4.如权利要求3所述的基准电压产生电路，其特征在于，所述第一基准电压维持电路包括第四PMOS管，所述第四PMOS管源极和衬底端短接，并接所述工作电压，栅极接第二使能信号，漏极接所述驱动缓冲电路的输出。

5.如权利要求4所述的基准电压产生电路，其特征在于，所述基准电压电路包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管；其中，所述第五PMOS管、第六PMOS管及第七PMOS管的衬底端短接，并通过所述第五PMOS管的源极连接所述工作电压，所述第五PMOS管的栅极接所述第一使能信号，所述第五PMOS管的漏极接所述第六PMOS管的源极，所述第六PMOS管的栅极和漏极短接，并接所述第七PMOS管的源极，所述第七PMOS管的栅极和漏极短接，并接所述第八PMOS管的源极，所述第八PMOS管的源极和衬底端短接，栅极和漏极短接，并与所述第三NMOS管的源极相连，所述第三NMOS管和第四NMOS管的源极短接，并输出基准电压至所述驱动缓冲电路，所述第三NMOS管的栅极、第四NMOS管、第五NMOS管和第六NMOS管的栅极均连接所述参考电压，所述第三NMOS管的漏极和第四NMOS管的源极相连，所述第五NMOS管的漏极和第六NMOS管的源极相连，所述第四NMOS管的漏极和第六NMOS管的漏极短接并连接所述第七NMOS管的源极，所述第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管的衬底端均接地，所述第七NMOS管的栅极连接第三使能信号，所述第七NMOS管的衬底端和漏极短接并接地。

6.如权利要求5所述的基准电压产生电路，其特征在于，还包括第二基准电压维持电路，与所述基准电压电路的输出相连，用于在基准电压不工作时将基准电压接至所述工作电压。

7.如权利要求6所述的基准电压产生电路，其特征在于，所述第二基准电压维持电路包括第九PMOS管，所述第九PMOS管源极和衬底端短接，并接所述工作电压，栅极接所述第二使能信号，漏极接所述基准电压电路的输出。