CN104778295A - 测试包含多个相位旋转器的集成电路设计 - Google Patents

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Abstract

本发明提供了用于测试相位旋转器的电路、系统和方法。用于测试相位旋转器的电路包括比较元件，其包括第一输入端和第二输入端，其中所述比较元件被配置为将提供在所述第一输入端的第一信号的第一相位与提供在所述第二输入端的第二信号的第二相位进行比较。所述电路还包括连接到所述第一输入端的第一测试总线以及连接到所述第二输入端的第二测试总线。

Description

测试包含多个相位旋转器的集成电路设计
技术领域
本发明涉及集成电路测试，更具体地涉及测试相位旋转器(phaserotators)。
背景技术
高速链路采用成熟的模拟电路和逻辑以获得性能目标，并在很多情况中采用多个校准的本地时钟以在最大化数据传送和捕获余量(margin)的同时传输数据。相位旋转器电路通常用于产生多个本地时钟。相位旋转器如时钟混相器(clock phase rotators)一样工作，并提供从少得多的高精度根相位中创建、操纵和校准紧密定时的时钟边缘的机制。例如，相位旋转器可被设计为使用仅16个可选的输入相位提供128个输出相位。此外，相位旋转器结构的紧凑特性允许多个相位旋转器放置在高速链路中。例如，可以为每个数据比特/线(lane)利用独立的Rx(读)和Tx(写)时钟相位旋转器实现DDR数据链路，并且可以为数字同步和校准提供附加的相位旋转器。
制造缺陷具有使相位旋转器完全失效的可能性，如此，通常要针对这样的缺陷进行测试。然而，要确保相位旋转器设计中不存在制造缺陷是非常困难的。制造测试器通常没有足够精细的分辨率来辨认相位旋转器是否以其功能速度合适地操作，因为制造测试器通常以低于相位旋转器操作的速度操作。而且，一些制造测试器没有足够精细的粒度来辨认相位旋转器的单独步增进。因此，制造测试的质量被降低以匹配制造测试器的质量，或者仅用于测试的逻辑被插入到设计中。这是低效的，因为降低制造测试的质量可能导致从制造商放出缺陷部件，并且向设计中插入仅用于测试的逻辑增大了面积和功耗要求。
发明内容
在本发明的第一方面中，存在用于测试相位旋转器的电路。所述电路包括比较元件，其包括第一输入端和第二输入端，其中所述比较元件被配置为将提供在所述第一输入端的第一信号的第一相位与提供在所述第二输入端的第二信号的第二相位进行比较。所述电路还包括连接到所述第一输入端的第一测试总线以及连接到所述第二输入端的第二测试总线。
在本发明的另一方面中，存在一种用于测试相位旋转器的系统。所述系统包括连接到比较元件的第一输入端的第一测试总线以及连接到所述比较元件的第二输入端的第二测试总线。所述系统还包括控制电路，其被配置为：选择性地将第一相位源连接到所述第一测试总线；选择性地将第二相位源连接到所述第二测试总线，所述第二相位源包括多个相位旋转器之一的输出；存储所述比较元件的输出；以及向所述多个相位旋转器提供输入。
在本发明的另一方面中，一种测试相位旋转器的方法包括将第一相位源连接到比较元件的第一输入端。所述方法还包括将第二相位源连接到比较元件的第二输入端，其中所述第二相位源包括选择性地可连接到所述第二输入的多个相位旋转器之一的输出。所述方法还包括生成所述第一相位源与所述第二相位源之间的相位关系的期望值。所述方法还包括将所述期望值与所述比较元件的输出进行比较。
在本发明的另一方面中，提供一种有形地实现在机器可读存储介质中的设计结构，用于设计、制造或测试集成电路。所述设计结构包括本发明的结构。在其它实施例中，编码在机器可读数据存储介质上的硬件描述语言(HDL)设计结构包括元件，当在计算机辅助设计系统中处理时，所述元件生成用于测试相位旋转器的电路的机器可执行表示(representation)，该电路包括本发明的结构。在其它实施例中，提供了计算机辅助设计系统中的方法，用于生成用于测试相位旋转器的电路的功能设计模型。所述方法包括生成用于测试相位旋转器的电路的结构元件的功能表示。
附图说明
下面参照标注的多个附图、通过本发明的示例实施例的非限定性示例在更详细的描述中说明本发明。
图1a示出了相位旋转器，图1b示出了与相位旋转器关联的波形；
图2示出了高速链路内的模拟域；
图3示出了根据本发明的方面的相位旋转器测试结构；
图4示出了根据本发明的方面的用于相位旋转器测试结构的示例逻辑功能；
图5示出了根据本发明的方面的相位旋转器测试结构；
图6和图7示出了根据本发明的方面的处理流；
图8a-图8c示出了根据本发明的方面的示例相位对和输出；
图9-图12示出了根据本发明的方面的相位旋转器测试结构；
图13和图14示出了根据本发明的方面的处理流；
图15示出了根据本发明的方面的相位旋转器测试结构；
图16示出了根据本发明的方面的处理流；
图17示出了根据本发明的方面的相位旋转器测试结构；
图18示出了根据本发明的方面的处理流；
图19示出了根据本发明的方面的相位旋转器测试结构；
图20示出了根据本发明的方面的处理流；
图21示出了用于相位旋转器测试的示例模式集；
图22a-图22i示出了根据本发明的方面的图21的模式集的真值表；
图23和图24示出了根据本发明的方面的处理流；
图25示出了根据本发明的方面的用于相位旋转器测试的示例模式集；
图26和图27示出了根据本发明的方面的处理流；以及
图28是半导体设计、制造和/或测试中使用的设计处理的流程图。
具体实施方式
本发明涉及集成电路测试，更具体地涉及测试相位旋转器。根据本发明的方面，存在高速I/O设计，其并行地测试两个或更多个相位旋转器，一个对另一个地测试相位旋转器。本发明的实施可用于完全地验证相位旋转器没有缺陷。在实施例中，测试方案利用可调(tunable)与(AND)门，而不需要使用附加的门和额外的仅用于测试的相位旋转器。
在特定示例实施例中，高速I/O的相位旋转器中的一半馈送可调与电路的一侧，并且相位旋转器的另一半馈送可调与电路的另一侧。在一些方面中，可调与电路被提供了允许用户(例如测试工程师)向任一输入端添加有限量延迟以及控制要考虑的最小脉冲宽度的控制。这样的控制可以用于诊断在测试期间发现的任何缺陷。在此示例实施例中，典型的制造测试将运行以下三个测试：(1)相位旋转器A和相位旋转器B同相，并且两个相位旋转器都同时被旋转穿过它们的设计范围，在这种情况中，可调与电路的输出应该总是通过测试的逻辑1；(2)相位旋转器A早于相位旋转器B 180度，并且两个相位旋转器都同时被旋转穿过它们的设计范围，在这种情况中，可调与电路的输出应该总是通过测试的逻辑0；(3)相位旋转器B早于相位旋转器A 180度，并且两个相位旋转器都同时被旋转穿过它们的设计范围，在这种情况中，可调与电路的输出应该总是通过测试的逻辑0。
本发明的实施可以由内置自测试(BIST)有限状态机驱动，该BIST有限状态机被配置为循环穿过所有相位旋转器，一次使能和测试两个相位旋转器。在一些方面中，BIST有限状态机被配置为运行穿过对使能的相位旋转器对的测试(1)-(3)，接着禁用这两个相位旋转器，并对相同测试使能下一对。在实施例中，使用结果锁存器来存储是否发现任何缺陷的指示。
在本发明的第一方面中，存在用于提供集成电路中的多个相位旋转器的测试的结构。该结构包括相位比较元件，其包括第一和第二相位输入端以及作为第一和第二相位之间的相位关系的函数的输出。该结构还包括第一相位时钟源，其可连接到第一相位输入端。该结构还包括多个相位旋转器，每个相位旋转器选择性地可连接到第二相位输入端。该结构还包括如下逻辑，该逻辑循环穿过多个相位旋转器中的每个，以及循环穿过用于每个相位旋转器的输入参数集，并在每个循环中采样所述相位比较装置的输出。
在本发明的另一方面中，存在提供集成电路中的多个相位旋转器的测试的方法。该方法包括：选择第一相位源作为对相位比较电路的第一输入；为第一相位源选择第一相位；选择第二相位源作为对相位比较电路的第二输入；以及为第二相位源选择第二相位。该方法还包括：基于所选择的第一和第二相位，生成用于第一和第二源的相位比较期望值，以及针对比较电路的输出来测试期望值。该方法还包括穿过多个第一和第二相位而重复(iterating)。
相位旋转器可用于构建输出信号，该输出信号具有以某种期望的方式与一个或多个输入信号的相位相关的相位。相位旋转器通常用于串行数据传送和接收电路中，作为用于对准采样时钟以恢复串行数据的组件。相位旋转器典型地生成具有与串行数据具有已知关系的相位的输出信号。通常，从具有限定偏移相位关系的到来(incoming)信号(共同成为相位矢量(phasor))的混合生成输出信号。
参照图1a，示出了相位旋转器100。两个相位选择单元101和102提供到来相位104的选择。单元101选择偶数到来相位1040、1042等中的一个，如控制选择信号105所提供的，单元102选择奇数到来相位1041、1043等中的一个，如控制选择信号106所提供的。单元101和102的输出相位107和108被提供给混相器103，其根据控制信号109加权到来相位107和108，以形成复合相位输出110。相位输出110可以仅与107的相位相关，仅与108的相位相关，或者可以是在107和108之间递增地隔开的相位。
参考图1b，示出了图1a的相位旋转器的代表波形。波形1040、1041、1042和1043示出了分离90度的四个到来相位。波形110示出了选择信号105选择1040、选择信号106选择1041、以及控制信号109被递增的情况。当选择信号109被递增时，波形110(即相位输出)向右移动，如区域112中所示。相位输出110的上升沿和下降沿都移动。到来相位104的数量以及控制信号109所控制的权重增量是可变的。例如，到来相位的数量可以是16，权重步数可以是8，从而提供输出相位110的128个唯一(unique)变化。
图2示出了高速链路内的模拟域的示例。模拟链路200包含参考时钟输入端201、锁相环(PLL)202以及PLL反馈连接203。PLL 202创建被提供到多个数据传送相位旋转器2050:n的多个相位204，这些相位旋转器创建数据传送时钟相位2330:n。相位204还被提供给选通(strobe)传送相位旋转器213，其创建选通传送相位234。相位204还被提供给系统相位旋转器219，其创建一个或多个系统或链路相位220。模拟链路200还包含驱动电路2060:n，其使用传送时钟相位2330:n来从链路的数字部分捕获传送数据2100:n并经由连接2300:n驱动数据信号到芯片外垫(pad)2070:n。同样，相位旋转器213提供其生成的时钟234到驱动电路214，驱动电路214从链路的数字部分捕获选通数据217并经由连接226驱动选通信号到芯片外的垫216。相位旋转器219和相位旋转时钟220可以用于多个目的，包括控制传送数据2100:n和传送时钟217在最佳时间起动，用于被旋转的时钟相位2330:n和234捕获。芯片外垫2070:n还经由连接器2310:n连接到接收器电路2080:n。连接2320:n连接接收器电路2080:n的输出，以接收捕获电路2090:n。
为了测试，可在驱动电路2060:n和接收捕获电路2090:n之间提供旁通连接2120:n，以允许链路在“环回(loopback)”模式中操作。类似于数据通道，芯片外垫216也经由连接229连接到选通接收器215，并且可以提供选通驱动器214与选通接收器215之间的旁路连接218用于测试。选通接收器215经由连接225向延迟线221提供选通信号。继而，延迟线221提供多个选通相位223以接收相位旋转器2200:n。相位旋转器2200:n被用于生成读相位时钟2240:n，其被接收捕获电路2090:n用于锁存数据接收器2080:n提供的数据。读相位时钟2240:n还被提供到链路的数字部分，用于接收捕获电路209跨模数边界的输出2110:n的定时。
为了以制造模式测试模拟链路200，在201处提供参考时钟频率，在2100:n处提供已知数据模式，并且在217处提供选通模式。相位旋转器2050:n、213和219中的每个被设定，以提供传送时钟相位2330:n和234以及系统时钟相位220。连接2120:n被选择用于输入到接收捕获单元2090:n，连接218被选择用于输入到选通接收器215，将链路置于环回测试模式中。选通接收器215向延迟线221提供选通信号的测试版本，延迟线221生成选通相位223。给定读时钟相位旋转器2220:n的正确设定，时钟2240:n将在旁通连接2120:n上成功锁存数据，并在输出2110:n上提供结果，其可被检查以与数字域内的原始数据2100:n进行匹配。如所述的测试验证PLL、相位旋转器、传送、接收和延迟线单元的一般功能，但该测试不是穷举的。因为在多个输入相位和权重选项的情况下，每个相位旋转器为多个输出相位提供能力，并且正确数据的捕获是窗口化事件，所以相位旋转器的全连接性和功能性不被保证；但链路的功能操作取决于相位旋转器操作。该测试方法不将相位旋转器与链路的其它部分隔离。
图3示出了根据本发明的方面的相位旋转器测试结构300。在实施例中，相位旋转器测试结构300包括多个相位旋转器3010:n，它们在构造上类似于图1a中描述的相位旋转器。每个相位旋转器3010:n提供输出相位3110:n，其被用于链路或其它功能的功能模式中。输出相位3110、3112、…311n的子集被经由选择信号302控制的开关3030:n选择性地连接到第一测试总线(例如，递增2)。其余输出相位3111、…311n被被经由选择信号304控制的开关3051:n选择性地连接到独立的第二测试总线307(例如，递增2)。因此，在此示例中，多个相位旋转器3010:n的第一半可以选择性地连接到第一测试总线306，多个相位旋转器3010:n的第二半可选择性地连接到第二测试总线307。可连接到(例如关联到)每个测试总线306和307的相位旋转器的数量可以不是相等的。
在一些方面中，在制造测试期间，选择信号302和304被使用和配置为一次选择一个相位旋转器用于连接到测试总线306和307中的每个。此外，选择信号302和304被使用和配置为将所有相位旋转器与测试总线306和307隔离，在该情况中，选择信号302和304可被用于稳定测试总线306和307。在实施例中，提供测试总线306和307作为对逻辑308的输入，逻辑308被配置为测试第一测试总线306上的信号的相位到达相对于第二测试总线307上的信号的相位到达。在此方式中，逻辑308是比较元件，其被配置为将提供在第一输入端的第一信号的相位与提供在第二输入端的第二信号的第二相位进行比较。
控制信号309被配置为向逻辑308提供控制。该控制可以包括例如定时控制、最小脉冲宽度控制或死区(dead-band)控制，或者精细调谐逻辑功能和相位测试所需要的其它控制。在输出端310处提供逻辑308的输出，用于在测试应用期间进行监视。结构300允许利用逻辑将相位旋转器3010:n中的选择的第一个的输出相位与相位旋转器3010:n中的选择的第二个的相位进行比较，以确定两个选择的相位旋转器之间的相位关系。使用此结构，可以使用针对相位旋转器选择、每个相位旋转器的相位选择以及每个相位旋转器的权重选择的按序方法来与其它传送和接收电路隔离地测试多个相位旋转器3010:n。
图4示出了根据本发明的方面的用于图3的逻辑308的多个逻辑功能。图4所示的逻辑功能是示例性的且是非限制性的，并且可以在本发明的范围内使用其它逻辑功能或逻辑功能的组合。如图4所示，信号4010、4110、4210、4310和4410表示选择到第一测试总线(例如测试总线306)上的相位旋转器(例如相位旋转器3010:n中的第一个)的相位，信号4011、4111、4211、4311和4411表示选择到第二测试总线(例如测试总线307)上的相位旋转器(例如相位旋转器3010:n中的第二个)的相位。信号402、412、422、432和442描述了当第一和第二测试总线上的相位旋转器对准(4010、4011、402)、轻微不对准(4110、4111、412)、完全不对准(4210、4211、422)时、当第二测试总线被粘住为0(4310、4311、432)时、以及当第二测试总线被粘住为1(4410、4411、442)时，逻辑308处的指定逻辑功能(例如，与、或、异或)的结果。图4内的定时标记403和404提供与第一测试总线时钟边沿相关的采样点，所述时钟边沿可以经由延时创建。标记403表示与第一测试总线上的上升/正边沿相关的采样点，标记404表示与第一测试总线的下降/负边沿相关的采样点。取决于相位选择以及选择用于测试的权重模式、以及期望仅测试正边沿到达还是测试正边沿以及脉冲的占空比，可以要求一个或多个逻辑功能。
图5示出根据本发明的方面的与图3的测试结构300一起使用的附加结构。图5的测试总线506、测试总线507以及逻辑508分别对应于图3的测试总线306、测试总线307和逻辑308。块500包含第一测试总线506和第二测试总线507，它们是对逻辑508的输入。逻辑508是可以经由输入509调谐的，并且提供相位比较输出510，其可以是单个信号或多个信号。在实施例中，提供信号510作为两个锁存器511和512的数据(D)端口处的数据输入。每个锁存器511和512被示出为可扫描锁存器，作为可扫描测试方法的部分，但替代地也可以是非可扫描的且通过替代机制查询。对锁存器511的输入514是扫入(SI)端口，而对锁存器511和512两者的输入513是扫描使能(SE)端口。锁存器511和512都具有重置(R)端口，其被信号535驱动用于初始化。来自第一锁存器511的输出516可以经由连接515连接到第二锁存器512的扫入端口。同样，第二锁存器512的输出517可以经由连接518连接到另一锁存器的扫入端口。
仍然参考图5，单元519在信号520上提供测试模式的一次采样相位，其被反相器521反相，以创建反相的一次采样信号522。使用分别在时钟端口(C)向锁存器511和512提供时钟的采样时钟520和522，采样了来自逻辑508的上升和下降边沿逻辑响应。单元519使用可以连接到测试总线506或测试总线507之一的时钟输入523以及一次使能524，以便触发采样时钟。单元519还可以具有附加控制526，以提供非采样模式中的必要时钟，诸如用于扫描。单元519还可以提供附加输出525。
图6示出了根据本发明的方面的处理流600。具体地，流600是可以与图3和图5的测试结构300和500一起使用的测试流，并且参照图3和图5中使用的附图标记描述该流的步骤中的某些步骤。可以使用诸如这里描述的BIST有限状态机的控制逻辑或其它合适的控制逻辑来驱动和/或控制流600中描述的功能和/或步骤以及这里描述的其它附图中的其它流。
流600在步骤601处开始。在步骤602中，判定相位旋转器测试模式是否活动。如果相位旋转器测试模式非活动，则处理到步骤626中结束。如果相位旋转器测试模式已被选择，则在步骤603，锁定锁相环(PLL)，该锁相环向相位旋转器提供时钟相位。在替代实施例中，步骤603可以包括使时钟源于延迟线，而不是PLL。
一旦在步骤603锁定了PLL，在步骤604，从能够连接到第一测试总线(例如，图3的测试总线306)的第一多个相位旋转器(例如，相位旋转器3010:n)中选择第一相位旋转器(Rot1)。在步骤605，将用于第一相位旋转器的输入相位选择和权重设定为初始测试状态。在步骤606，从能够连接到第二测试总线(例如，图3的307)的第二多个相位旋转器(例如，相位旋转器3010:n)中选择第二相位旋转器(Rot2)。在步骤607，第二相位旋转器将其输入相位和权重设定为初始测试状态，其可以或可以不等于用于第一相位旋转器的设定。在相位旋转器Rot1和Rot2都设定的情况下，处理移动到步骤608，在步骤608，测试序列等待相位旋转器相位稳定，以及等待用于编程到这两个相位旋转器的相位和权重的给定组合的比较期望值被计算。
继续参考图6，当步骤608中的等待时间达到时，处理进行到步骤609，在步骤609中获取逻辑输出的样本，并接着进入步骤610，在步骤610中将采样的结果与生成的期望(也称为期望值)进行比较。在采样的结果不符合期望值的情况中，表示测试失败，此时在步骤611记录失败情况，并且在步骤612，测试以失败退出。替代地，如果在步骤610中采样的结果符合期望结果，则处理继续到步骤613，在步骤613中，判定是否已经测试了针对第二相位旋转器的所有希望的相位和权重组合。该相位和权重集合可以是所有有效可能性的全二进制组合，或者是测试该相位旋转器的连接性的某个子集。如果还未测试完所有感兴趣的组合，则处理移动到步骤614，在步骤614中，针对下一个相位和权重组合更新第二相位旋转器，并且处理返回到步骤608。穿过步骤608、609、610、613和614的循环继续，直到第二相位旋转器的所有感兴趣的相位和权重组合都被测试。
仍然参考图6，当在步骤613中判定已经测试了针对第二相位旋转器的所有希望的相位和权重组合时，处理移动到步骤615，在步骤615中判定测试是否正针对可连接到选择的第一测试总线的多个相位旋转器中的第一相位旋转器进行。在实施例中，步骤615是一种优化，其允许循环穿过所有“第二相位旋转器”而仅允许选择第一个“第一相位旋转器”以便节约测试时间。步骤615是选择性的，并且如果其被去除，则步骤613将退出到步骤616而不是615。如方法600中所示，如果在步骤615中判定第一相位旋转器仍在其初始设定中，则处理移动到步骤616，以判定是否已经测试了连接到第二测试总线的多个相位旋转器中的所有“第二相位旋转器”。如果还未测试完所有“第二相位旋转器”，则处理移动到617，在步骤617中，递增测试中的“第二相位旋转器”，并且处理返回到步骤607。穿过步骤607、608、609、610、613、615、616和617的此循环可以继续，直到第二多个相位旋转器中的所有相位旋转器都被测试。
当在步骤616中判定第二多个相位旋转器中的所有相位旋转器都已被测试时，流程进行到步骤618，在步骤618中，判定针对从第一多个相位旋转器中选择的并连接到第一测试总线的相位旋转器的所有希望相位和权重是否已被测试。当步骤618是否或负面时，处理继续到步骤619，在步骤619中，从第一多个相位旋转器中选择的相位旋转器被更新到下一个希望的相位和权重组合，并且处理返回到步骤606。循环继续穿过步骤606、607、608、609、610、613、614、615、616、617、618和619，直到已经相对于针对所有第二多个相位旋转器的所有希望的相位和权重组合测试了针对从第一多个相位旋转器选择的相位旋转器的所有希望的相位旋转器设定。
当在步骤618中判定已经测试了针对从第一多个相位旋转器中选择的并连接到第一测试总线的相位旋转器的所有希望的相位和权重时，处理进入到步骤620，以判定是否已经测试了来自第一多个相位旋转器的所有相位旋转器。当步骤620是否或负面时，则在步骤621中选择第一多个相位旋转器中的下一个相位旋转器连接到第一测试总线，并且处理返回到步骤605，继续循环。当方法600包括步骤615时，针对从第一多个相位旋转器中选择的后续相位旋转器中的每个，仅测试来自第二多个相位旋转器中的单个相位旋转器。当从方法600中省略步骤615时，针对来自第一多个相位旋转器的每个相位旋转器测试来自第二多个相位旋转器的每个相位旋转器。当步骤620是否或负面时，即判定已经测试了来自第一多个相位旋转器的所有相位旋转器时，相位旋转器测试被指示为成功。在步骤622中记录结果，并且相位旋转器测试在步骤623中以通过退出。
在流程600的特定实施例中，第一和第二多个相位旋转器的递增被限制，使得仅针对第二多个相位旋转器中的第一相位旋转器测试第一多个相位旋转器中的第一相位旋转器；仅针对第二多个相位旋转器中的第二相位旋转器测试第一多个相位旋转器中的第二相位旋转器；仅针对第二多个相位旋转器中的第三相位旋转器测试第一多个相位旋转器中的第三相位旋转器；等等，直到所有相位旋转器都被测试。
可以测试相位旋转器的相位和权重组合的数量相当大。例如，给定相位选择和权重参数的不同组合，相位旋转器可以用于创建128个不同的输出相位。虽然测试相位旋转器相位和权重选择的所有组合可以是穷尽的，但可以用小得多的模式集完成连接性和功能性验证，该模式集分别地针对相位选择和权重，以确保在模式集中每个相位选择和每个权重选择至少被测试一次。为了优化模式选择，步骤子组624中包括的步骤613和614以及类似地步骤子组625中包含的步骤618和619可以扩展到图7中所示的流程中。
图7示出了根据本发明的方面的方法流700。图7的组724示出了图6的组624和625的步骤的示例实施方式。组724在步骤701处开始，在步骤701中，之前样本的结果被找到以匹配它们的期望值。组724的步骤702和703表示判定之前是否已经测试了来自步骤701的相位旋转器设定的相位选择和权重选择分量。由于相位旋转器的相位输出是两个参数的组合而执行这一步，从而测试相位旋转器完全可以包括测试相位或权重中的至少一个超过一次。当之前还未测试通过组合的相位和/或权重时，将它们标记出来，作为分别在步骤704和705处完成，并且处理移动到步骤706。替代地，如果之前已经测试了相位和/或权重，则不进行标记，并且处理直接移动到步骤706。
在步骤706，判定是否已经测试了所有有效权重。如果还未测试所有有效权重，则处理移动到步骤707，在步骤707中将相位旋转器更新非二进制数(例如5、9、17、33等)的步数。这在定义上将前移相位旋转器的相位选择和权重选择两者。在步骤707后，处理700在步骤711中退出，步骤711对应于图6的处理流600的步骤608向后。成功测试比较后，更大的处理600将带有步骤610中的成功比较而移动到步骤701(通过路径712)。该循环将继续，直到测试了所有有效权重。例如，对于具有8个唯一权重设定的相位旋转器，处理可以流过步骤707七次。
仍然参考图7，当步骤706的结果表示已经测试了所有权重时，处理移动到步骤708，在步骤708中，判定是否覆盖了相位旋转器的所有有效相位对选择。如果覆盖不完全，则处理移动到709，更新相位旋转器，以任何权重组合覆盖下一个未测试的相位对，并且处理返回到步骤711。对于具有16个有效相位对选择的相位旋转器，处理700将移动穿过步骤709少于15次，因为已在穿过步骤707的内循环中测试了某些相位对。一旦已经测试了所有相位对，则处理700通过步骤710退出到针对“第二相位旋转器”的处理600的步骤组624后续的步骤或者针对“第一相位旋转器”的处理600的步骤组625后续的步骤。流程700的步骤可以至少部分地实施为逻辑、固件或要测试的相位对和权重组合的预定义表。
图8a、8b和8c示出了根据本发明的方面的显示图7的处理700的示例。图8a示出了用于相位旋转器的有效相位对801，该相位旋转器能够使用16个到来相位和8个权重设定生成128个输出相位。如图8a中所示，存在被测试的输入相位对的16个有效组合，以便确保所有相位都被物理地连接到相位旋转器电路以及选择电路，如期望地发挥功能。
图8b示出了表802，表802显示了在两个连续相位对上权重参数对输出相位的作用。该示例不意在为限制性的，而是可以使用相位对计数、权重计数和解码的其它组合而不偏离本发明的范围。
图8c示出了在相位旋转器测试期间循环穿过的相位对和权重组合的精简集合803，如针对非2n增量值9所计算的。该示例不意在是限制性的，也可以使用其它增量值，并且不同的增量值将提供不同数量的模式。对于图8c的示例，相位对和权重的9次重复(0至8)被用于完全测试权重功能性。因为权重的测试也测试9个相位对组合，所以仅7个附加相位对/权重组合被用于测试剩余的相位对。结果，仅16个组合被用于测试相位旋转器的连接性，相反，全部穷举的情况是128个组合。此外，9的增量将任何两个连续测试矢量中的相位显著地分开，从而去除了测量区分不确定性。使用具有不同增量值的上述方法，递增33将使用20个模式，递增5将使用19个模式，这两者都大于递增9的值，这是由于在权重测试期间对相位对的更小覆盖。
图9示出了根据本发明的方面的测试结构900。具体地，图9示出了嵌入在更大的混合信号结构900中的、图3和图5的结构300和500的元件。在实施例中，内置自测试(BIST)915被包含在结构900中，并形成围绕模拟子单元914的包裹，模拟子单元914包含结构920。在一些方面中，结构920包含相位旋转器9010:n、第一和第二测试总线906和907，选择开关903和905、逻辑908和逻辑输出910，其可以类似于图3的结构300中所描述的那些元件。BIST 915内的锁存器916可以类似于图5的锁存器511或512。
在一些方面中，BIST 915向测试逻辑908提供控制和/或调谐信号909以及向每个相位旋转器9010:n提供相位旋转器相位和权重选择9120:n。在实施例中，BIST 915还提供选择控制902和904，其选择相位旋转器输出到第一测试总线906和第二测试总线907上。BIST 915可以包含多路器9170:n，其在BIST 915内生成的测试模式相位和权重设定和功能模式相位和权重设定9190:n之间选择。BIST 915还可以具有BIST使能(BistEnable)输入端918，用于选择相位旋转器测试，例如测试模式。旋转器相位输入913是所有被测试的相位旋转器9010:n共用的，取决于相位旋转器类型，并且可以来源于模拟单元914内的多相位PLL或延迟线。结构900允许以极小的外部开销和/或测试器复杂度来测试相位旋转器9010:n。
图10示出了根据本发明的方面的相位旋转器结构1000。结构1000的元件和信号1001-1010分别类似于图1的结构100的元件和信号101-110。在实施例中，结构1000还包括输入1011、逻辑元件1012和输出1013。输入1011是测试使能信号。逻辑元件1012是信号选通结构，诸如与(AND)门，其在测试使能1011被施加时，仅将旋转的信号1010传递到输出1013。输出1013是用于连接到相位旋转器测试总线(例如总线306和307)之一的专用测试输出，而输出1010被用作由传送或接收单元使用的功能时钟。
在一些方面中，结构1000允许降低功能时钟的负载，以及降低功能模式中的功率。结构1000将用于功能设计的定时和负载考虑与测试设计的定时和负载考虑分离。在实施例中，结构1000在对单元1012的输入连接之外不测试输出1010，这也是图3的结构300的情况，在结构300中，在开关303和305之外不测试输出311。但这没有关系，因为可以作为参考图2描述的环回测试的一部分来测试输出1010。输出1013的所描绘的波形显示出仅当使能信号1011被施加时，输出1010的波形才被传播在输出1013上。逻辑功能1012和使能信号1011的极性可以改变而不偏离本发明的范围。仅作为一个示例，单元1012可被实现为与非(NAND)门，当被选择时期反转信号1010。块1012还可以合并有开关/选择功能(例如开关303)。
图11示出了根据本发明的方面的测试结构1100的实施例。结构1100包括元件和信号1101-1107和1111，其分别对应于(例如，相同于)图3的结构300的元件和信号301-307和311。在实施例中，结构1100包括相位检测器1108代替逻辑元件(图3的逻辑308)作为比较元件。作为比较元件的相位检测器1108的使用提供了提高的测试精度和/或附加测试信息。相位检测器1108可以是模拟相位检测器或碰碰(bang-bang)相位检测器，并且可以包括输入1109，其可以确定检测1108的灵敏度或死区等。虽然被显示为单个输出，但通过/失败指示器1110可以是单个信号或多个信号。相位检测器1108可被用于代替上述逻辑单元，在该情况中，针对任何给定的第一相位旋转器相位和权重相对于任何给定的第二相位旋转器相位和权重的锁定条件可被预测。相位检测器1108可与递增/递减逻辑结合使用，以便在将相位/权重比较作为通过/失败标准的情况下，将第二相位旋转器与第一相位旋转器相位对准，如图27中更详细描述的。
图12示出了根据本发明的方面的测试结构1200的实施例。结构1200包括元件和信号1201-1207和1211，其可以分别类似于图3的结构300的对应元件和信号301-307和311。在实施例中，第一测试总线1206被限制为仅连接到一个相位旋转器12010而不是如图3中的大量相位旋转器。开关12030是可选的，并且可被提供来与第二测试总线1207平衡定时，第二测试总线1207被用开关12051:n连接到服务相位旋转器12011:n。如果开关12030被从结构1200中去除，则开关选择控制1202也可以被去除。此外，开关选择1204被配置为控制所有n-1个开关，它们将相位旋转器输出12111:n输送到第二测试总线1207上。结构1200的比较元件1208可以是逻辑(例如类似于图3的逻辑308)或者相位检测器(例如类似于图11的相位检测器1108)。结构1200可被用于优化测试流，因为仅单个相位旋转器12010及其输出12110被用作测试中的所有其它相位旋转器12011:n的测试标准。
图13示出了根据本发明的方面的处理流1300。具体地，流程1300是可与图12的测试结构1200一起使用的测试流，参考图12中使用的附图标记描述该流程的步骤中的一些。流程1300类似于参照图6描述的流程600，至少一个例外是最外循环被去除(例如，如下的最外循环，其查询测试状态，以判定是否已检测了可用于连接到第一测试总线的多个相位旋转器中的所有相位旋转器，如果没有，则递增选择到第一测试总线上的相位旋转器)。循环减少是结构1200的第一测试总线1206仅与如图12中所描述的相位旋转器12010相关联的结果。结果，可以类似于图6的步骤601-603、605-614、616-619以及622-626的方式执行步骤1301-1303、1305-1314、1316-1319以及1322-1326。
图14示出了根据本发明的方面的处理流1400。具体地，流程1400是可与图12的测试结构1200一起使用的测试流，参考图12中使用的附图标记描述该流程的步骤中的一些。处理在步骤1404中开始。在步骤1402，判定相位旋转器测试模式是否活动/被启动。如果相位旋转器测试非活动，则在步骤1420退出相位旋转器测试处理。替代地，如果相位旋转器测试在进行中，则在步骤1403锁定PLL，并且在步骤1405将连接到第一测试总线(例如图12的总线1206)的第一相位旋转器设定为第一相位和权重条件。
在步骤1406，所有第二相位旋转器(即可连接到图12的第二测试总线1207的多个相位旋转器中的所有第二相位旋转器)被设定为相同的第一相位和权重条件，其可以或可以不等同于第一相位旋转器的第一相位和权重条件。如此，在步骤1406，多个第二相位旋转器应该具有相同的相位输出。在设立了多个第二相位旋转器的情况下，在步骤1407选择第二相位旋转器之一到第二测试总线1207上，并且处理进入等待状态1408，以允许多个第二相位旋转器被安排进所选择的相位。在步骤1408期间，针对第一相位旋转器相对于第二相位旋转器的给定相对相位/权重设定点，生产预测的期望值。当步骤1408完成时，在步骤1409中采样逻辑或相位检测器(例如比较元件1208)输出，其检查第一和第二相位旋转器的相对相位位置。
在步骤1410，针对来自步骤1408的期望值检查来自1409的样本。如果样本不匹配期望值，则处理移动到步骤1411，在步骤1411中记录失败，并且处理在1412中以失败退出。替代地，如果样本匹配期望值，则处理移动到步骤1413，在步骤1413中判定是否在当前相位和权重设定中测试了多个第二相位旋转器内的所有第二相位旋转器。如果还未测试所有多个第二相位旋转器，则处理移动到步骤1414，在步骤1414中，选择可连接到第二测试总线的多个相位旋转器中的下一个第二相位旋转器，并且处理移动到可选步骤1415或者直接移动到1409，步骤1415提供等待状态，在步骤1409中进行第一相位旋转器相位和最近一个第二相位旋转器相位之间的比较的采样。穿过步骤1409、1410、1413、1414以及可选的步骤1415的循环继续，直到已经以步骤1406中选择的相位和权重测试了多个第二相位旋转器中的所有第二相位旋转器。
在某些实施方式中可以利用步骤1415中的等待状态。作为示例，当比较元件1208是组合逻辑块时，在每一个相位旋转器循环中结果都应该相同，并且步骤1408中提供的等待将足够。然而，当比较元件1208是相位检测器时，可能花费多个相位检测器循环来判定第一和第二相位旋转器是否被锁定。虽然步骤1408提供此时间用于初始第二相位旋转器选择，但步骤1415中的等待状态可被用于测试步骤1414对第二相位旋转器的任何递增。
仍然参考图14，在已经以1406中设定的相位和权重条件测试了所有第二相位旋转器之后，使用包括步骤1416和1417的步骤组1424来判定是否已经测试了用于第二相位旋转器的所有希望相位和权重组合。如果没有，将下一相位和权重组合提供到多个第二相位旋转器中的所有第二相位旋转器，并且处理返回到步骤1407。穿过1407、1408、1409、1410、1413、1414、1415、1416和1417的循环继续，直到针对在1405中设定的第一相位旋转器权重，已经在所有希望的相位和权重组合中测试了该多个第二相位旋转器。可以类似于图7的处理700中描述的方式实施步骤组1424。
继续参照图14，当步骤1416是真或肯定时，处理移动到步骤组1425，其包括步骤1418和1419。可以类似于图7的处理700的方式实施步骤组1425的功能，但要检查以确保已经检测了针对第一相位旋转器的所有希望的相位和权重组合。如果还未检测所有组合，则选择要为第一相位旋转器测试的设定组中的下一个相位和权重设定，并且处理返回到步骤1406，在步骤1406中，重复内测试循环，该内测试循环针对当前的第一相位旋转器相位和权重设定，以所有希望的相位和权重组合来检查所有第二相位旋转器。一旦覆盖了所有第一相位旋转器相位和权重，处理退出到步骤1421，在步骤1421中，记录成功测试条件，接着进行步骤1422，其是相位旋转器测试以通过的结果退出。
图15示出了根据本发明的方面的测试结构1500的实施例。结构1500包括元件和信号1501-1511，其可以分别类似于图12的结构1200的对应元件和信号1201-1211。在实施例中，具有相位输出15110的第一相位旋转器15010仅可经由开关15050连接到第二测试总线1507，而开关控制1504控制从测试中的多个相位旋转器中进行选择。由源1512利用可选的开关15030和控制1502来提供用于第一测试总线1506的频率/相位源。可以从芯片外或从另一芯片上源提供相位/频率源1512。源1512与作为对每个相位旋转器15010:n的输入而生成的相位时钟之间的相位关系是已知的，以便生成结果预测。可选择性地提供具有控制1502的开关15030，以在非相位旋转器测试模式中禁用/稳定单元1508。
图16示出了根据本发明的方面的处理流1600。具体地，流程1600是可与图15的测试结构1500一起使用的测试流，并且参照图15中使用的附图标记来描述该流程的一些步骤。流程1600类似于图14的流程1400，至少一个例外在于：因为相位旋转器15010是可连接到第二测试总线1507的多个相位旋转器中的一部分，所以不需要初始化用于第一相位旋转器的相位和权重选择。处理在1601中开始。在步骤1602，判定相位旋转器测试模式是否活动/被启动。如果相位旋转器测试非活动，则在步骤1620中退出相位旋转器测试处理。替代地，如果相位旋转器测试在进行中，则在步骤1603中设定初始时钟源相位，并在步骤1605中锁定PLL。
在步骤1606，将多个第二相位旋转器设定为第一相位和权重设定，使得多个第二相位旋转器中的每个相位旋转器应该具有相同的输出相位。在步骤1607，将多个第二相位旋转器中的第一相位旋转器连接到测试总线。在步骤1608，执行相位设置和期望值生成。在包括步骤1609、1610、1613、1614以及可选的步骤1615的循环中，根据参照图14中的流程1400提供的描述，执行在固定的相位和权重设定处检查多个第二相位旋转器中的每个相位旋转器。其它步骤1616和1617提供附加循环，以验证多个第二相位旋转器所希望的相位和权重的全集处的功能性。
在步骤1618，判定在步骤1603中的设定之外是否有任何附加的输入相位需要用于测试相位旋转器15010:n。如果需要附加的相位，则在步骤1619设置下一相位，并且在步骤1605重新锁定PLL。此循环继续，直到测试了所有感兴趣的时钟源相位。一旦覆盖了所有第一相位旋转器相位和权重，处理退出到步骤1621，在步骤1621中记录成功测试条件，接着进行步骤1622，其是相位旋转器测试以通过的结果退出。
在流程1600的实施例中，外部时钟相位是用于PLL参考(或者替代地，延迟线参考)的时钟相位。这施加了相位旋转器15010:n的相位输入与来自相位旋转器的期望相位输出15110:n之间的已知关系。如果外部时钟相位不被用于锁定PLL，则仍然可以用如下的测试流，在该测试流中，步骤1619循环到步骤1606，并且确定连接到第一测试总线1506的测试时钟参考1512与相位旋转器15010:n的相位输入之间的相位关系以便提供结果预测。替代地，可以使用相位锁定测试的方法，诸如参考图27所描述的。步骤1618和1619是可选的。由于在步骤1616的成功退出时，已经为测试中的多个相位旋转器验证了相位和权重连接/功能两者，所以可以不需要附加相位进行测试。
图17示出了根据本发明的方面的测试结构1700的实施例。结构1700包括元件和信号1701-1711，其可以分别类似于图12的结构1200的对应元件和信号1201-1211。在实施例中，开关17030被配置为选择性地将从PLL 1712输出的参考PLL反馈相位1713连接到第一测试总线1706。PLL反馈相位1713还连接到用于改变提供到PLL 1712的输入端的反馈相位1715的测试相位旋转器1714。控制线1716可被用于改变反馈的相位，并因此移动被提供用于第一测试总线1706上的比较的反馈相位1713的相位，控制线1716可以是外部可控的，或者来自于BIST结构，诸如图9的BIST 915。PLL输入1711是参考时钟。虽然图15的参考时钟1511使用相移，以便在多个相位处测试相位旋转器15010:n，但参考1711的相位移动不是必须的，因为经由相位旋转器1714提供参考时钟的移动。可以省略相位旋转器1714的测试，作为所述相位旋转器测试的部分，但相位旋转器1714的测试可以是PLL锁定测试的部分，PLL锁定测试优选在任何相位旋转器测试之前进行。
图18示出了根据本发明的方面的处理流1800。具体地，流程1800是可以与图17的测试结构1700一起使用的测试流，例如用于测试相位旋转器17010:n，参照图17中使用的附图标记描述流程1800的某些步骤。在一些方面中，可以类似于图16的流程1600的对应步骤1601、1602、1605-1617、1620-1622的方式执行步骤1801、1802、1805-1817、1820-1822。
在实施例中，步骤1818包括判定是否已经测试了所有希望的PLL相位旋转器设定，并且步骤1819包括将PLL相位旋转器设定前移到下一希望值。因为图7的结构1700依赖于PLL 1712，步骤1819退出到步骤1805以便重新锁定PLL 1712。步骤1818和1819是可选的，因为从步骤1816的成功退出保证了至少已经测试了多个相位旋转器的所有相位输入连接和所有权重输入连接以及期望功能性。
图19示出了根据本发明的方面的测试结构1900。结构1900是混合信号结构，其包括形成围绕模拟子单元1914的包裹的BIST 1915。模拟子单元1914包括相位旋转器19010:n，其可以与图9的结构900的相位旋转器9010:n相同。BIST 1915包括多路器19170:n，其可以与图9的结构900的多路器9170:n相同。图19中描绘的信号1911-1913、1918和1919可以分别与图9中描绘的信号911-913、918和919相同或类似。
在实施例中，模拟子单元1914包括多个逻辑/相位检测器单元元件19080:n，其中每个可以与图9的结构900的元件908相同或类似。元件19080:n的每个实例被专用于相位旋转器19010:n的一个实例。元件19080:n的所有实例共享由BIST 1915提供的共同控制/调谐1909以及共同的第一测试总线连接1920。在此方式中，针对共同的时钟参考测试每个相位旋转器19010:n。在结构1900中，并行地测试所有相位旋转器19010:n，降低了附加硬件的耗费的循环时间。输出19100:n中指示的测试相位旋转器19010:n的结果被存储在锁存器19160:n中，其可以类似于图9的锁存器916。
图20示出了根据本发明的方面的处理流2000。具体地，流程2000是可以与图19的测试结构1900一起使用的测试流，例如用于测试相位旋转器19010:n，并且参照图19中使用的附图标记描述流程2000中的某些步骤。
在实施例中，针对公共参考1920是测试中的多个相位旋转器之一的情况画出了流程2000，例如在图12的结构1200中。处理在2001中开始。在步骤2002，判定相位旋转器测试模式是否活动/被启动。如果相位旋转器测试非活动，则在步骤2020中退出相位旋转器测试处理。替代地，如果相位旋转器测试在进行中，则在步骤2003中锁定PLL，并且在步骤2005中将连接到第一测试总线的相位旋转器的相位和权重设定为第一值。在步骤2006中将所有剩余相位旋转器设定为共同相位和权重。
在步骤2007，在等待状态期间进行相位旋转器安排，并且生成期望(例如期望值)。步骤2009和2010采样检查结果，并将其与来自步骤2007的期望值进行比较。针对每个唯一的相位旋转器19010:n和采样器19080:n对，并行地进行步骤2009和2010。只要结果满足期望，则处理将移动到步骤2016，在步骤2016中判定是否已经覆盖了希望测试的所有相位和权重组合。如果它们还未被覆盖，则在步骤2017，递增所有不用作共同参考1920的相位旋转器，并且穿过步骤2007的循环将重复，直到所有组合都被测试。所有相位旋转器的并行检查消除了流程中的内循环。如在先前流程(例如流程1800)中，可以参照图7的流程700描述的方式实施子组2024。
从步骤2016的成功退出之后，可选地执行步骤2018和2019，它们检查和递增向结构1900内的输入1920提供参考的时钟源。当源是测试中的多个相位旋转器之一时，此循环被用于为生成输入1920的第一相位旋转器测试所有希望的相位和权重组合。另一方面，如果输入1920是外部提供的源的或者来自于PLL，例如图17中所示，则这些步骤可以被省略。替代地，可以将测试递增目标和处理前进适配于图16或图18中所描述的，用于外循环。
图21示出了根据本发明的方面的用于相位旋转器测试的模式集，显示了相位比较结果的逻辑功能测试。如图21中所示，将第一时钟源与第二时钟源进行比较。第一时钟源可以由相位旋转器、外部源或PLL提供。第二时钟源可以由测试中的相位旋转器使用第一模式类型提供，第一模式类型被期望在第一和第二时钟源之间提供相位对准。第二模式类型可被提供给测试中的相位旋转器，第二模式类型被期望在第一和第二时钟源之间提供180度的相位失准。
图21示出了针对第一模式类型的两个测试“对准的测试(与)”和“对准的测试(同或)”。图21示出了在两个配置中针对第二模式类型的与测试：第一，信号{21010,21110,21210,21310,21410,21510}的正脉冲名义上(nominally)早于信号{21011,21111,21211,21311,21411,21511}的正脉冲；第二，信号{21010,21110,21210,21310,21410,21510}的正脉冲名义上晚于信号{21011,21111,21211,21311,21411,21511}的正脉冲。定时标记2180和2190显示了相对于第一时钟源{21010,21110,21210,21310,21410,21510}的上升和下降沿的触发点，第一时钟源被用于采样逻辑输出{2102,2112,2122,2131,2142,2152}。图21中的模式将一对时钟源区分，该对时钟源被从部分不对准、完全不对准或有一个或多个节点被粘住(stuck)的脉冲合适地对准。图21的图覆盖了第二时钟源{21411,21511}被粘住的情况。当第一时钟{21410,21510}中的任一被粘住时，在该示例中基于第一时钟源的采样机制不工作，并且结果是可检测的，只要采样锁存器在测试样本之前被重置为已知的非通过值即可。
图22a-i示出了根据本发明的方面的基于图21的波形的分析的表。图22a-i示出了用于各种逻辑测试和在其上执行测试的边沿的9种情形。所示的所有测试情形对于合适对准的情况或者两个中的第一个轻微不对准的情况提供了相同的结果。轻微不对准的情况产生等同于完全对准情况的样本值的程度是设计项，该设计项与采样点相对于第一参考时钟的偏移以及测试中可接受的不对准量有关。可以构建具有合理容限的制造测试方案。例如，当相位在或靠近期望对准处时，调谐、控制和期望值生成中的至少一个可能导致一定程度的不确定性，并且可以放大模式集以确定接受。在除了图22e和图22f之外的所有图中，对准和轻微不对准的情况可以从其它失败的组合中区分开。图22e和图22f提供错误的通过签名，并应该在逻辑测试的使用中排除。可行的替代是图22b，其仅在上升沿处使用“与”进行测试。
图23示出了根据本发明的方面的处理流2300。具体地，通过应用如图21和图22a-i的一个或多个中描述的测试，流程2300是可以与图3的测试结构300一起使用的测试流。参考图3中使用的附图标记描述流程2300的某些步骤。该流程在步骤2301处开始。在步骤2302中，判定相位旋转器测试模式是否活动/被启动。如果相位旋转器测试模式未被启动，则处理在步骤2326处结束。如果相位旋转器测试模式被启动，则处理移动到步骤2303，在步骤2303中锁定PLL。在步骤2404，将可连接到第一测试总线的第一多个相位旋转器中的一个相位旋转器(例如第一相位旋转器Rot1)连接到测试总线。在步骤2305中，进行针对第一相位旋转器的输入相位选择和权重选择。在步骤2306中，为可被选择连接到第二测试总线的多个相位旋转器设定用于第一相位旋转器的相位和权重选择。
在步骤2307，连接可被选择连接到第二测试总线的第二多个相位旋转器中的一个相位旋转器(例如第二相位旋转器Rot2)。在步骤2308，发生用于相位旋转器设置和期望值生成的等待状态。在步骤2309，进行用于第一和第二相位旋转器的相位的比较结果的采样。在步骤2310，针对步骤2308的期望值，检查步骤2309的结果。如果步骤2310的结果是肯定或真，即，如果测试通过，则在步骤2313中执行检查，以确保已在当前相位和权重设定中轮询了第二多个相位旋转器中的所有相位旋转器。在步骤2314，递增第二多个相位旋转器中的第二相位旋转器(Rot2)。在步骤2315，执行可选的等待。穿过步骤2314、2323、2309和2310和2313的循环继续，直到已经轮询了第二多个相位旋转器中的所有相位旋转器。可以依赖于所使用的采样器的类型和设置要求来提供步骤2315。此循环的成功完成完成了具有对准相位的“与”测试(或者替代地，相位检测测试)。
当步骤2313中的结果是真或肯定(例如“是”)时，则在步骤2316中检查是否已经针对0度和180度响应两者测试了第二多个相位旋转器(2306中的设置提供0度响应)。如果还未测试180度的响应，则在步骤2317中将相位和权重设定为将第二多个相位旋转器置于相对于第一相位旋转器的180度相位不对准中，并且处理循环回到步骤2307。此循环的成功完成完成了完全不对准条件中的“与”测试(或者替代地，相位检测测试)。
步骤2316中的真或肯定结果表示0度和180度模式的完成，之后流程进行到步骤2318，在步骤2318中检查第一相位旋转器，以判定是否已经测试了所有希望的相位和权重组合。否定结果将处理推进到2319，在2319中，编程下一个相位/权重设定，接着起动2306中开始的循环。此循环的成功完成确保测试了针对第一相位旋转器并因此针对第二多个相位旋转器的所有相位对选择和所有权重选择。可以根据图7的流程700执行步骤2318和2319。
当步骤2318中的结果是真或肯定时，则在步骤2320中，执行检查，以确定是否已经测试了第一多个相位旋转器中的所有相位旋转器。否定结果将处理推进到步骤2321，在步骤2321中选择第一多个相位旋转器中的下一个相位旋转器作为第一相位旋转器(Rot1)，并且处理循环回到步骤2305。循环继续，直到针对第一多个相位旋转器中的所有相位旋转器提供了覆盖。当步骤2320中的结果是真或肯定时，则在步骤2322中记录条件，并且在步骤2323中测试以通过结束。
图24示出了根据本发明的方面的处理流2400。在实施例中，流程2400是图23的流程2300的截短版本。在此情况中，穿过图23的步骤2320和2321的最外循环被丢弃，因为第一多个相位旋转器被缩减到单个相位旋转器。在其它方面中，以图23的流程2300的步骤2301-2319、2322和2323相同的方式执行步骤2401-2419、2422和2423。也可以为图15的结构、图17的结构和图19的结构中的任一个构建类似于流程2400的截短流程，用于简化的模式集处理。
图25示出了测量不确定区，其可能发生在利用逻辑(而不是相位检测器)对两个失配的相位进行的比较中，类似于图21和图22a-i中提供的图。在任何实际系统中，关于来自相位旋转器的到来边界何时到达总存在一定量的不确定性。该不确定性可能由于噪声、抖动、负载、飞行时间(time-of-flight)等以及关于采样器固有的逻辑延迟的某些不确定性。图25中的区域2514、2515、2524、2525、2534、2535、2544、2545、2554和2555示出了不确定区。在将采样点以两个测试中的两个相位之一(例如，2511、2521、2531、2541、2551)为参考的系统中，用于采样的相位中的任何不确定性是可管理的，因为逻辑延迟中的变化可被用作相对于到来相位放置采样边沿的因素。
取决于第一相位和第二相位之间的相对差，测试中两个相位中的第二相位(信号2512、2522、2532、2541、2552)的到达的不确定性可能导致采样问题。考虑信号2511和2512是90度不对准的组2510(其中信号2512超前信号2511)，可以找到与信号2511的上升沿相关的采样点2501和与信号2511的下降沿相关的采样点2502，其对于第二相位信号2512不产生不确定区域。
仍然参考图25，组2520示出了信号2522超前信号2521小于90度、且不确定区开始出现的情况；然而，因为信号2521仍然在信号2522的边沿之后，所以可以找到不确定区之外的有效采样点。这在组2330中继续，在组2330中，信号2531和信号2532对准。继续在组2540中将第二相位在时间上向后推，可以看出与第二相位关联的不确定区域与采样点冲突，并且在这些情况中不确定信号2543的测量结果是什么。将第二相位的边沿甚至进一步向右移动，如组2550中所示，存在如下情况：采样点2501和2502再次与不确定区没有冲突。给定延迟、抖动、处理变化、噪声、电路延迟等的情况下，在第一相位(相位1)和第二相位(相位2)之间存在一组相位关系或偏移，其中检测系统被暴露出测量不确定性。本发明的方面使用相位检测器或混合方法来处理这样的不确定性。
图26示出了根据本发明的方面的处理流2600。具体地，流程2600描述了如下处理：设置期望预测和采样电路，以在将相位分离以便不具有不确定性风险时在第一逻辑检测模式中操作，并且在相位分离指示测量不确定性确实存在时在第二边沿检测模式中操作。流程2600在步骤2601中开始。在步骤2602和2603，查询被检测的每个相位旋转器的相位和权重设定。在步骤2604，比较来自步骤2602和2603的相位设定信息。在步骤2605，判定第二相位相对于第一相位(采样相位)的希望位置是否受制于不确定性。可以通过以类似于参考图25描述的方式判定第二相位是否在不确定区中来执行步骤2605。
当在步骤2605中判定第二相位不在不确定区中时，则在步骤2606中，基于逻辑类型和模式类型生成期望值，在步骤2607中将采样器置于逻辑测试模式中，并且在步骤2608中采样开始。在此模式中，模式化机器可以更大的相位步长操作，以在不存在不确定性的区域上采样。
当在步骤2605中判定第二相位在不确定区中时，则在步骤2609中，判定测试引擎在逻辑模式中还是边沿检测模式中。如果测试引擎不在边沿检测模式中，则在步骤2611中基于当前相位、逻辑类型和模式类型计算期望边沿方向，并且在步骤2612中针对边沿检测模式配置机器。边沿检测模式可能必须设置逻辑来查找特定边沿类型，并且可能进一步减小相位步进增量，以提供搜索。在步骤2612后，处理进行到步骤2608，在步骤2608中，返回机器，以在边沿检测模式中进行采样。
当在步骤2609中判定机器已经在边沿检测模式中时，在步骤2610中判定是否已经检测到边沿。如果已经检测到边沿，则处理进行到步骤2606，因为将机器返回到逻辑测试模式和更粗糙的步进是安全的。然而，如果还未检测到期望边沿，则处理进行到步骤2612，在步骤2612中保持边沿检测模式。
图27示出了根据本发明的方面的处理流2700。具体地，流程2700示出了可以在相位检测器被用作检测元件时，例如相位检测器被用作图17中的元件1708时用于相位旋转器测试的处理。处理在2701处开始。在步骤2702中，判定相位旋转器是否在测试模式中。当相位旋转器不在测试模式中时，处理在步骤2720处结束。当相位旋转器在测试模式中时，则在步骤2703中选择用于PLL(例如图17的PLL 1712)的初始相位设定。在步骤2705，PLL锁定在将被用作图17的结构1700中的第一测试总线相位的相位上。在步骤2706中，从可以连接到第二测试总线(例如图17的总线1707)的多个相位旋转器(第二多个)中选择相位旋转器(第二相位旋转器Rot2)。
在步骤2707，第二相位旋转器被设定到被期望在相位检测器中产生“未锁定”指示的相位和权重。在一些方面，用于第二相位旋转器的初始相位和权重的置位被选择为使得必须在锁定之前出现步进算法的多个重复(iterations)。作为示例，可以将初始设定点选择为使得相位旋转器必须前移350度以获得锁定。
在步骤2708中使能相位检测器，然后是步骤2709的等待时段，以允许相位检测器实现有效输出。在步骤2709之后，在步骤2710中查询锁定指示。当在步骤2710中判定系统未锁定时，则在步骤2713中查询穿过锁定环的重复次数。给定第二相位旋转器相对于第一测试总线上的相位的开始位置，有限重复量被用于锁定相位旋转器到第一测试总线相位。如果在步骤2813中超过了限量，则在步骤2811记录失败，并且测试处理在步骤2712中结束。然而，如果在步骤2713中还未超过最大次数的重复，则在步骤2714中更新用于第二相位旋转器的相位选择和权重，作为锁定算法的一部分，其可以在功能锁定算法内。算法中的步长序列不需要是线性的。
在步骤2714之后，处理前进到步骤2709用于等待状态，以允许相位检测器在步骤2710中在采样之前评估用于锁定的新相位。穿过步骤2709、2710、2813和2814的循环继续，直到重复的次数耗尽，或者直到在步骤2710中实现锁定。一旦实现锁定，处理进行到步骤2715，在步骤2715中，针对第一测试总线的参考相位的位置，查询用于产生锁定的第二相位旋转器的相位对和权重选择。如果第二相位旋转器的参数在误差限度内，则处理前进到步骤2716；然而，如果参数在误差限度外，则处理前进到步骤2711和2712，用于错误记录和测试退出。示例是在启动锁定环之前的立即锁定，尽管用于第二相位旋转器的初始参数设置在步骤2710中排除了锁定。
仍然参照图27，当步骤2715中的结果是肯定或真时，处理前进到步骤2716，其中判定是否已经测试了连接到第二测试总线的所有多个相位旋转器。如果步骤2716中的结果是否定的或假，处理进行到步骤2717，在步骤2717中，将下一相位旋转器选择为第二相位旋转器，并且锁定循环重复。如果步骤2716中的结果是肯定的或真，则处理进行到可选循环2725，其包括步骤2718和2719，其可以类似于图18的步骤1818和1819的方式执行。循环2725的执行取决于内部两个循环中针对相位对选择、权重选择和相位旋转器功能性获得的测试覆盖。步骤2721和2722包括记录测试结果和退出测试。
图28是在半导体设计、制造和/或测试中使用的设计过程的流程图。例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程2900的方块图。设计流程2900包括用于处理设计结构或器件以产生上述以及图3,5,9-12,15,17,和19中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程2900处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程(例如设计、制造或仿真电路、组件、器件或系统)的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备(例如电子束直写仪)、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器(例如，用于对可编程门阵列进行编程的机器)。
设计流程2900可随被设计的表示类型而不同。例如，用于构建专用IC(ASIC)的设计流程2900可能不同于用于设计标准组件的设计流程2900，或不同于用于将设计实例化到可编程阵列(例如，由Inc.或Inc.提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA))中的设计流程2900。
图28示出了多个此类设计结构，其中包括优选地由设计过程2910处理的输入设计结构2920。设计结构2920可以是由设计过程2910生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构2920还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程2910处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计(ECAD)生成设计结构2920。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构2920可以由设计过程2910内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图3,5,9-12,15,17,和19中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构2920可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言(HDL)设计实体或遵循和/或兼容低级HDL设计语言(例如Verilog和VHDL)和/或高级设计语言(例如C或C++)的其他数据结构。
设计过程2910优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图3,5,9-12,15,17,和19中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构(例如设计结构2920)的网表2980。网表2980例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表2980可以使用迭代过程合成，其中网表2980被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表2980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程2910可以包括用于处理包括网表2980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件2930内并包括一组常用元件、电路和器件，其中包括给定制造技术(例如，不同的技术节点，32纳米、45纳米、90纳米等)的模型、布图和符号表示。所述数据结构类型还可包括设计规范2940、特征数据2950、检验数据2960、设计规则2970和测试数据文件2985，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程2910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程2910中使用的可能机械设计工具和应用的范围。设计过程2910还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
设计过程2910采用和结合逻辑和物理设计工具(例如HDL编译器)以及仿真建模工具以便与任何其他机械设计或数据(如果适用)一起处理设计结构2920连同示出的部分或全部支持数据结构，从而生成第二设计结构2990。设计结构2990以用于机械设备和结构的数据交换的数据格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式)驻留在存储介质或可编程门阵列上。类似于设计结构2920，设计结构2990优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成理图3,5,9-12,15,17,和19中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构2990可以包括在功能上仿真理图3,5,9-12,15,17,和19中示出的器件的编译后的可执行HDL仿真模型。
设计结构2990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式(例如以GDSII(GDS2)、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息)。设计结构2990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及理图3,5,9-12,15,17,和19中示出的器件或结构所需的任何其他数据。设计结构2990然后可以继续到阶段2995，例如，在阶段2995，设计结构2990：继续到流片(tape-out)，被发布到制造公司、被发布到掩模室(mask house)、被发送到其他设计室，被发回给客户等。
上述方法用于集成电路芯片制造。制造者可以以原始晶片形式(即，作为具有多个未封装芯片的单晶片)、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装(例如，引线固定到母板的塑料载体或其他更高级别的载体)或多芯片封装(例如，具有一个或两个表面互连或掩埋互连的陶瓷载体)来安装芯片。在任何情况下，所述芯片然后都作为(a)中间产品(如母板)或(b)最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。
出于示例目的给出了对本发明的各种实施例的描述，但所述描述并非旨在是穷举的或限于所公开的各实施例。在不偏离所描述的实施例的范围和精神的情况下，对于本领域的技术人员而言，许多修改和变化都将是显而易见的。在此使用的术语的选择是为了最佳地解释各实施例的原理、实际应用或对市场中存在的技术的技术改进，或者使本领域的其他技术人员能够理解在此公开的各实施例。

Claims (20)

1.一种用于测试相位旋转器的电路，包括：
比较元件，包括第一输入端和第二输入端，其中所述比较元件被配置为将提供在所述第一输入端的第一信号的第一相位与提供在所述第二输入端的第二信号的第二相位进行比较；
第一测试总线，连接到所述第一输入端；以及
第二测试总线，连接到所述第二输入端。
2.如权利要求1所述的电路，其中所述比较元件包括可调逻辑。
3.如权利要求1所述的电路，其中所述比较元件包括可调与门。
4.如权利要求1所述的电路，其中所述比较元件包括相位检测器。
5.如权利要求1所述的电路，其中：
所述多个相位旋转器的第一子集与所述第一测试总线关联，并且选择性地可连接到所述第一测试总线；以及
所述多个相位旋转器的第二子集与所述第二测试总线关联，并且选择性地可连接到所述第二测试总线。
6.如权利要求1所述的电路，其中：
所述多个相位旋转器中的单个相位旋转器选择性地可连接到所述第一测试总线；以及
所述多个相位旋转器中除了所述单个相位旋转器之外的所有其它相位旋转器选择性地可连接到所述第二测试总线。
7.如权利要求1所述的电路，其中与所述多个相位旋转器分离的相位源选择性地可连接到所述第一测试总线。
8.如权利要求7所述的电路,其中所述相位源包括锁相环(PLL)的输出。
9.如权利要求8所述的电路,还包括所述PLL的反馈环中的测试相位旋转器。
10.如权利要求1所述的电路，其中所述比较元件的输出是所述第一相位与所述第二相位之间的相位关系的函数。
11.一种用于测试相位旋转器的系统，包括：
第一测试总线，连接到比较元件的第一输入端；
第二测试总线，连接到所述比较元件的第二输入端；以及
控制电路，被配置为：
选择性地将第一相位源连接到所述第一测试总线；
选择性地将第二相位源连接到所述第二测试总线，所述第二相位源包括多个相位旋转器之一的输出；
存储所述比较元件的输出；以及
向所述多个相位旋转器提供输入。
12.如权利要求11所述的系统，其中所述控制电路包括内置自测试(BIST)结构。
13.如权利要求11所述的系统，其中所述控制电路被配置为向所述比较元件提供控制信号和调谐信号之一。
14.如权利要求11所述的系统，其中通过所述控制单元提供给所述多个相位旋转器的输入包括相位和权重设定。
15.如权利要求11所述的系统，其中所述比较元件的输出是所述第一相位源与所述第二相位源之间的相位关系的函数。
16.如权利要求15所述的系统，还包括逻辑，其配置为将所述比较元件的输出与所述第一相位源与所述第二相位源之间的预定期望相位关系进行比较。
17.一种用于测试相位旋转器的方法，包括：
将第一相位源连接到比较元件的第一输入端；
将第二相位源连接到比较元件的第二输入端，其中所述第二相位源包括选择性地可连接到所述第二输入端的多个相位旋转器之一的输出；
生成所述第一相位源与所述第二相位源之间的相位关系的期望值；以及
将所述期望值与所述比较元件的输出进行比较。
18.如权利要求17所述的方法，其中所述第一相位源包括以下之一：
所述多个相位旋转器中的另一个的输出；以及
锁相环的输出。
19.如权利要求17所述的方法，还包括：
选择针对所述第一相位源的第一相位和第一权重中的至少一个；以及
选择针对所述第二相位源的第二相位和第二权重中的至少一个。
20.如权利要求17所述的方法，还包括：针对所述多个相位旋转器中的每一个，重复所述连接所述第二相位源、所述生成以及所述比较。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106452618A (zh) * 2015-08-04 2017-02-22 谷歌公司 移相器芯片射频自测试
CN116055928A (zh) * 2023-04-03 2023-05-02 深圳市紫光同创电子有限公司 一种数据采样方法、装置、电子设备以及存储介质

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9866336B2 (en) * 2015-06-17 2018-01-09 Google Llc Phased array antenna self-calibration
EP3217554B1 (en) * 2016-03-11 2019-10-02 Intel IP Corporation Apparatuses and methods for compensating phase fluctuations
US10608763B2 (en) * 2018-05-24 2020-03-31 International Business Machines Corporation Built-in self-test for receiver channel

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040096024A1 (en) * 2001-11-28 2004-05-20 Masaharu Uchino Phase detector capable of detecting an accumulated value of phase displacement at a high speed and frequency stability measuring apparatus for arbitrary nominal frequency using the same
US20070280032A1 (en) * 2006-05-25 2007-12-06 Micron Technology, Inc. Built-in system and method for testing integrated circuit timing parameters
CN101179259A (zh) * 2006-11-08 2008-05-14 国际商业机器公司 相位旋转器电路及其实现方法
CN101510777A (zh) * 2008-02-14 2009-08-19 株式会社东芝 相位同步电路和接收器
US20100232481A1 (en) * 2009-03-12 2010-09-16 Fujitsu Limited Phase correcting apparatus and distortion compensating apparatus for radio transmitter

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56106162A (en) 1980-01-29 1981-08-24 Toshiba Corp Pulse detector
JPS61153576A (ja) 1984-12-27 1986-07-12 Toshiba Corp 磁界測定装置
US5245611A (en) * 1991-05-31 1993-09-14 Motorola, Inc. Method and apparatus for providing carrier frequency offset compensation in a tdma communication system
JP3495311B2 (ja) * 2000-03-24 2004-02-09 Ｎｅｃエレクトロニクス株式会社 クロック制御回路
JP3450293B2 (ja) * 2000-11-29 2003-09-22 Ｎｅｃエレクトロニクス株式会社 クロック制御回路及びクロック制御方法
JP4526194B2 (ja) * 2001-01-11 2010-08-18 ルネサスエレクトロニクス株式会社 オーバーサンプリングクロックリカバリ方法及び回路
US7310401B2 (en) * 2003-11-14 2007-12-18 Avago Technologies General Ip Pte Ltd Programmable frequency detector for use with a phase-locked loop
US6946887B2 (en) 2003-11-25 2005-09-20 International Business Machines Corporation Phase frequency detector with programmable minimum pulse width
JP2005318530A (ja) * 2004-03-30 2005-11-10 Sanyo Electric Co Ltd タイミング調節方法ならびにそれを利用したデジタルフィルタおよび受信装置
EP1878116A4 (en) * 2005-04-18 2010-04-07 Agency Science Tech & Res DELAY DEVICE
US7573937B2 (en) * 2005-06-16 2009-08-11 International Business Machines Corporation Phase rotator control test scheme
US7630428B2 (en) * 2005-07-28 2009-12-08 Itt Manufacturing Enterprises, Inc. Fast digital carrier frequency error estimation algorithm using synchronization sequence
US8072253B2 (en) * 2006-09-13 2011-12-06 Nec Corporation Clock adjusting circuit and semiconductor integrated circuit device
US7864911B2 (en) * 2006-09-13 2011-01-04 Sony Corporation System and method for implementing a phase detector to support a data transmission procedure
US20080232443A1 (en) * 2007-03-23 2008-09-25 Tai-Yuan Yu Signal generating apparatus
US7777581B2 (en) * 2007-10-19 2010-08-17 Diablo Technologies Inc. Voltage Controlled Oscillator (VCO) with a wide tuning range and substantially constant voltage swing over the tuning range
US7907661B2 (en) 2007-11-14 2011-03-15 Intel Corporation Testability technique for phase interpolators
JP5114244B2 (ja) * 2008-02-26 2013-01-09 オリンパス株式会社 クロック再生回路
US7772900B2 (en) 2008-07-15 2010-08-10 International Business Machines Corporation Phase-locked loop circuits and methods implementing pulsewidth modulation for fine tuning control of digitally controlled oscillators
JP5276928B2 (ja) * 2008-08-29 2013-08-28 株式会社日立製作所 信号再生回路向け位相比較回路及び信号再生回路向け位相比較回路を備える光通信装置
US8295065B2 (en) * 2009-07-09 2012-10-23 Atronics Advanced Electronic Systems Corp. System control by use of phase rotation signaling
JP5446671B2 (ja) 2009-09-29 2014-03-19 ソニー株式会社 無線伝送システム及び無線通信方法
JP5578601B2 (ja) 2009-11-05 2014-08-27 日本電気株式会社 搬送波再生回路、復調回路および搬送波再生方法
JP5508819B2 (ja) 2009-11-13 2014-06-04 オリンパス株式会社 受信装置
US8526551B2 (en) * 2010-06-01 2013-09-03 Synopsys, Inc. Multiple-input, on-chip oscilloscope
JP5578360B2 (ja) 2010-09-14 2014-08-27 ソニー株式会社 受信装置および方法、並びにプログラム
US8972469B2 (en) 2011-06-30 2015-03-03 Apple Inc. Multi-mode combined rotator
US9009520B2 (en) 2011-08-29 2015-04-14 International Business Machines Corporation Closed-loop multiphase slew rate controller for signal drive in a computer system
US8687752B2 (en) * 2011-11-01 2014-04-01 Qualcomm Incorporated Method and apparatus for receiver adaptive phase clocked low power serial link
US8638145B2 (en) * 2011-12-30 2014-01-28 Advanced Micro Devices, Inc. Method for locking a delay locked loop
US8938043B2 (en) * 2012-03-29 2015-01-20 Terasquare Co., Ltd. Adaptive optimum CDR bandwidth estimation by using a kalman gain extractor
US9161428B2 (en) * 2012-04-26 2015-10-13 Applied Materials, Inc. Independent control of RF phases of separate coils of an inductively coupled plasma reactor
US9343809B2 (en) * 2013-02-15 2016-05-17 The United States Of America As Represented By The Secretary Of The Army RF system with integrated phase shifters using dual multi-phase phase-locked loops

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040096024A1 (en) * 2001-11-28 2004-05-20 Masaharu Uchino Phase detector capable of detecting an accumulated value of phase displacement at a high speed and frequency stability measuring apparatus for arbitrary nominal frequency using the same
US20070280032A1 (en) * 2006-05-25 2007-12-06 Micron Technology, Inc. Built-in system and method for testing integrated circuit timing parameters
CN101179259A (zh) * 2006-11-08 2008-05-14 国际商业机器公司 相位旋转器电路及其实现方法
CN101510777A (zh) * 2008-02-14 2009-08-19 株式会社东芝 相位同步电路和接收器
US20100232481A1 (en) * 2009-03-12 2010-09-16 Fujitsu Limited Phase correcting apparatus and distortion compensating apparatus for radio transmitter

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106452618A (zh) * 2015-08-04 2017-02-22 谷歌公司 移相器芯片射频自测试
CN106452618B (zh) * 2015-08-04 2019-04-16 谷歌有限责任公司 移相器芯片射频自测试
CN116055928A (zh) * 2023-04-03 2023-05-02 深圳市紫光同创电子有限公司 一种数据采样方法、装置、电子设备以及存储介质
CN116055928B (zh) * 2023-04-03 2023-06-02 深圳市紫光同创电子有限公司 一种数据采样方法、装置、电子设备以及存储介质

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