CN104756405A - 脉冲生成电路、移位寄存器电路、以及显示装置 - Google Patents

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Abstract

本发明的脉冲生成电路是由单一导电型的晶体管构成的脉冲生成电路，包括：输出部，该输出部具有电流限制元件，该电流限制元件以规定的电流从提供第1电压的第1电源线向输出端子提供第1电压，该输出部根据输入的输入信号，进行自举动作，将第1电压向输出端子输出；以及输出控制部，该输出控制部进行控制，在输出端子向第1电压转移时，使自举动作进行，在输出端子向第1电压转移后，使自举动作停止，并且使第1电压从电流限制元件向输出端子输出。

Description

脉冲生成电路、移位寄存器电路、以及显示装置
技术领域
本发明涉及脉冲生成电路、移位寄存器电路、以及显示装置。
本申请以2012年11月8日在日本提出申请的日本专利特愿2012-246070号为基础主张优先权，在这里援引其内容。
背景技术
近年来，已知有在显示装置的驱动电路中，利用单一导电型的晶体管构成的、输出电源电压电平的信号的技术(例如，参照专利文献1)。
专利文献1所记载的技术中，振幅转换电路(脉冲生成电路)包括：在第1电源端子和输出端子之间连接的电阻元件；向输出端子进行输出的输出晶体管；以及根据输入信号驱动输出晶体管的驱动电路。该驱动电路将输入信号的电平移位与输出晶体管的阈值电压大致相等的电平，将其提供至输出晶体管的控制端子。
现有技术文献
专利文献
专利文献1：日本专利特开2009-35688号公报
发明内容
发明所要解决的技术问题
于是，专利文献1中记载的脉冲生成电路，以H电平(High(高)电平，这里为第1电源端子的电压)对输出信号输出的情况下，利用电阻元件驱动输出信号。因此，专利文献1记载的脉冲生成电路，例如在电阻元件的电阻值大的情况下，输出信号的转移时间增加，有时会在需要输出信号的规定时刻，得不到H电平。
另外，专利文献1记载的脉冲生成电路，以L电平(Low(低)电平)对输出信号输出的情况下，利用输出晶体管驱动输出信号。该情况下，由于从电阻元件也提供电流，输出信号的L电平由电阻元件的电阻值和输出晶体管的导通电阻的比决定。因此，专利文献1记载的脉冲生成电路中，例如为了缩短输出信号的转移时间，减小了电阻元件的电阻值的情况下，有时输出信号的L电平会上升，输出信号会得不到足够的振幅。
像这样，在专利文献1记载的脉冲生成电路中，有输出端子的输出变得不稳定的情况。
本发明是为解决上述问题而完成的，其目的在于，降低输出的不稳定，提供能稳定工作的脉冲生成电路、移位寄存器电路以及显示装置。
解决技术问题所采用的技术方案
为了解决上述问题，本发明的一个方式是由单一的导电型晶体管构成的脉冲生成电路，包括：输出部，该输出部具有电流限制元件，该电流限制元件利用规定的电流从提供第1电压的第1电源线向输出端子提供所述第1电压，根据输入的输入信号，进行引导动作将所述第1电压向所述输出端子输出；以及输出控制部，该输出控制部在所述输出端子向所述第1电压转移时，使所述引导动作进行，在所述输出端子向所述第1电压转移后，使所述引导动作停止，并且进行控制使所述第1电压从所述电流限制元件向所述输出端子输出。
另外，本发明的一个方式，在所述脉冲生成电路中，所述电流限制元件连接在所述第1电源线和所述输出端子之间，所述输出部包括：输出晶体管，该输出晶体管将输入的所述输入信号对应控制端子的电压向所述输出端子输出；以及静电电容元件，该静电电容元件连接在所述输出端子、与所述输出晶体管的控制端子之间。另外，所述输出控制部也可以至少在所述输出端子的输出从所述第1电压向规定电压转移、到再次向所述第1电压转移的期间，控制所述输出晶体管的控制端子的电压，使所述输出晶体管呈导通状态的方式构成。另外，所述规定电压也可为向第2电源线提供的第2电压与所述第1电压之间的电压。
另外，本发明的一个方式也可为，在所述脉冲生成电路中，所述输出控制部包括：预充电部，该预充电部至少在所述输出端子的输出中包含从所述第1电压向所述规定电压转移的期间，将所述输出晶体管的控制端子的电压预充电至所述输出晶体管达到导通状态的电压；以及重置部，该重置部在所述输出端子的输出从所述规定电压向所述第1电压转移的情况下，将所述输出晶体管的控制端子的电压重置为所述输出晶体管达到非导通状态的电压。
另外，本发明的一个方式也可为，在所述脉冲生成电路中，所述重置部包括：重置晶体管，该重置晶体管连接在所述输出晶体管的控制端子和提供所述第2电压的所述第2电源线之间，控制端子连接所述输出端子。
另外，本发明的一个方式也可为，在所述脉冲生成电路中，所述重置部包括：第1重置晶体管以及第2重置晶体管，该第1重置晶体管以及第2重置晶体管串联连接在所述输出晶体管的控制端子和提供所述第2电压的所述第2电源线之间。另外，所述第1重置晶体管的控制端子也可连接所述输出端子，所述第2重置晶体管的控制端子也可连接与输入信号的相位不同的信号线。
另外，本发明的一个方式为，在所述脉冲生成电路中，所述单一的导电型晶体管也可为N沟道型晶体管，所述第1电压也可高于所述第2电压。
另外，本发明的一个方式为，在所述脉冲生成电路中，所述单一的导电型晶体管也可为P沟道型晶体管，所述第1电压也可低于所述第2电压。
另外，本发明的一个方式为，是单位电路多级连接的移位寄存器电路，所述单位电路是包括上文所述的脉冲生成电路。
另外，本发明的一个方式为，在所述移位寄存器电路中，所述单位电路也可包括：所述脉冲生成电路，该脉冲生成电路向所述输入信号输入时钟信号，也可包括：输出信号生成部，该输出信号生成部根据所述时钟信号，向所述输出端子输出输出信号；以及移位信号生成部，该移位信号生成部根据所述输出信号，输出移位输出信号。
另外，本发明的一个方式为，在所述移位寄存器电路中，所述移位信号生成部也可包括：第1输出晶体管，该第1输出晶体管根据控制端子的电压，将所述时钟信号的相反相位的时钟信号即反相时钟信号作为所述移位输出信号进行输出；第2输出晶体管，该第2输出晶体管连接在提供与所述第1电压不同的第2电压的第2电源线与所述移位输出信号的信号线之间，控制端子连接所述输出端子；静电电容元件，该静电电容元件连接在所述移位输出信号的信号线、与所述第1输出晶体管的控制端子之间；以及移位输出控制部，该移位输出控制部至少在所述移位输出信号输出所述第1电压期间，控制所述第1输出晶体管的控制端子的电压，使所述第1输出晶体管呈导通状态。
另外，本发明的一个方式为具备驱动电路的显示装置，该驱动电路包含上文所述的移位寄存器电路。
发明效果
根据本发明的方式，能降低输出的不稳定，进行稳定工作。
附图说明
图1是表示第1实施方式中脉冲生成电路的一个例子的框图。
图2是表示第1实施方式中脉冲生成电路的动作的一个例子的时序图。
图3是表示第2实施方式中脉冲生成电路的一个例子的框图。
图4是表示第2实施方式中脉冲生成电路的动作的一个例子的时序图。
图5是表示第3实施方式中显示装置的一个例子的框图。
图6是表示第3实施方式中移位寄存器电路的一个例子的框图。
图7是表示第3实施方式中SR单位电路的一个例子的框图。
图8是表示第3实施方式中移位寄存器电路的动作的一个例子的时序图。
图9是表示第3实施方式中SR单位电路的动作的一个例子的时序图。
图10是表示第4实施方式中移位寄存器电路的一个例子的框图。
图11是表示第4实施方式中SR单位电路的一个例子的框图。
图12是表示第4实施方式中SR单位电路的动作的一个例子的时序图。
图13是表示第5实施方式中脉冲生成电路的一个例子的框图。
图14是表示第5实施方式中脉冲生成电路的动作的一个例子的时序图。
图15是表示第6实施方式中脉冲生成电路的一个例子的框图。
图16是表示第6实施方式中脉冲生成电路的动作的一个例子的时序图。
图17是表示第7实施方式中移位寄存器电路的一个例子的框图。
图18是表示第7实施方式中SR单位电路的一个例子的框图。
图19是表示第7实施方式中移位寄存器电路的动作的一个例子的时序图。
图20是表示第7实施方式中SR单位电路的动作的一个例子的时序图。
图21是表示第8实施方式中移位寄存器电路的一个例子的框图。
图22是表示第8实施方式中SR单位电路的一个例子的框图。
图23是表示第8实施方式中SR单位电路的动作的一个例子的时序图。
图24是表示本实施方式中移位寄存器电路的SR单位电路的变形例的框图。
具体实施方式
下面，参照附图，对本发明的一个实施方式的脉冲生成电路、具备脉冲生成电路的移位寄存器电路、以及显示装置进行说明。
[第1实施方式]
图1是表示第1实施方式中脉冲生成电路1的一个例子的框图。
本实施方式中，脉冲生成电路1的多个晶体管全部由单一导电型的晶体管构成，作为一个例子，对由N沟道型晶体管即N沟道型电场效应晶体管(以下称为“N型晶体管”)构成的情况进行说明。通过由单一导电型的晶体管构成脉冲生成电路1，能实现制造过程的简略化以及低成本化。
另外，电场效应晶体管，特别是绝缘栅极型电场效应晶体管中，利用栅极绝缘膜中的电场对半导体层内的漏极区域和源极区域之间的沟道的电导率进行控制。N沟道型电场效应晶体管中，对导电起作用的沟道的载流子为电子。作为形成漏极区域以及源极区域的半导体层的材料，能使用多晶硅、无定型硅、并五苯等的有机半导体，单晶硅或IGZO(In-Ga-Zn-O)等的氧化物半导体等。
图1中，脉冲生成电路1包括：输出部10，以及输出控制部2。
另外，本实施方式中，脉冲生成电路1具有提供电压Vdd(第1电压)的电源线LVdd(第1电源线)，以及提供电压Vss(第2电压)的电源线LVss(第2电源线)。另外，电压Vdd是高于电压Vss的电压。
输出控制部2至少在输出端子To的输出从电压Vdd(H电平)转移成与电压Vdd不同的规定电压(L电平)、并再次转移成电压Vdd的期间，控制N型晶体管12的栅极端子的电压，使N型晶体管12呈导通状态。这里，规定的电压为电压Vss和电压Vdd之间的电压，是基于电阻11的电阻值、与N型晶体管12的导通电阻的比而决定的电压。输出控制部2是用于控制N型晶体管12的栅极电压的电路。本实施方式中，输出控制部2将在输出端子To输出的输出信号作为输出控制部2的控制信号进行反馈。
另外，输出控制部2包括：预充电部20，以及重置部30。
预充电部20至少在包含输出端子To的输出从电压Vdd向所述的规定电压(L电平的电压)转移的期间，将N型晶体管12的栅极端子的电压预充电为N型晶体管12呈导通状态的电压。这里，“预充电”是指将规定的节点预先充电至规定的电压。另外，预充电部20，在预充电过程中，对节点N1的布线电容以及连接节点N1的晶体管的寄生电容进行充电。
在控制信号EN为H电平的情况下，预充电部20将节点N1预充电(预备充电)至N型晶体管12达到导通状态的电压。另外，在控制信号EN为L电平的情况下，预充电部20停止预充电至N型晶体管12达到导通状态的电压，使节点N1为浮动状态。
另外，预充电部20包括：N型晶体管21，以及N型晶体管22。
N型晶体管21(第1预充电晶体管)的漏极端子连接电源线LVdd，栅极端子连接控制信号EN的信号线，源极端子连接节点N2。在控制信号EN为H电平(例如电压Vdd的电压电平)的情况下，N型晶体管21呈导通状态，向节点N2提供将电压Vdd降低了N型晶体管21的阈值电压大小之后得到的电压。另外，在控制信号EN为L电平的情况下，N型晶体管21呈非导通状态，使节点N2为浮动状态。另外，该情况下，重置部30的N型晶体管32也为非导通状态。
N型晶体管22(第2预充电晶体管)的漏极端子以及栅极端子连接节点N2，源极端子连接节点N1。即，N型晶体管22作为二极管连接，起到二极管的作用，连接在节点N2和N1之间。N型晶体管22把将提供给节点N2的电压降低了N型晶体管22的阈值电压大小之后所得到的电压提供至节点N1。
像这样，在控制信号EN为H电平(例如电压Vdd的电压电平)的情况下，预充电部20将节点N1预充电至“电压Vdd-(N型晶体管21的阈值电压)-(N型晶体管22的阈值电压)”的电压。另外，对该节点N1预充电的电压是高于N型晶体管12的阈值电压的电压。
在输出端子To的输出从规定电压转移成电压Vdd的情况下，重置部30将N型晶体管12的栅极端子(节点N1)的电压重置(放电)至N型晶体管12呈非导通状态的电压。重置部30，例如基于作为输出控制部2的控制信号被反馈的输出端子To的输出信号，进行转移成电压Vss的控制，使N型晶体管12的栅极电压呈非导通状态。
另外，重置部30包括：N型晶体管31，以及N型晶体管32。
N型晶体管31(重置晶体管)的漏极端子连接节点N1，栅极端子连接输出端子To，源极端子连接电压Vss的电源线LVss。在输出端子To的输出大约为电压Vss的情况下，N型晶体管31呈非导通状态，使节点N1为浮动状态。另外，在输出端子To的输出为电压Vdd的情况下，N型晶体管31呈导通状态，使节点N1重置(放电)为电压Vss。另外，调整N型晶体管31的驱动能力(导通电阻)，使得在输出端子To的输出可靠地转移成电压Vdd之后，节点N1转移成电压Vss。这里，调整N型晶体管31的驱动能力(导通电阻)，使得在输出端子To的输出转移成电压Vdd之后，节点N1在规定的期间内转移(放电)成电压Vss。这里，“放电”是指，使规定的节点放电至规定的电压(例如电压Vss)，将被预充电的状态进行重置。
N型晶体管32的漏极端子连接节点N2，栅极端子连接输出端子To，源极端子连接电压Vss的电源线LVss。在输出端子To的输出大约为电压Vss的情况下，N型晶体管32呈非导通状态，使节点N2为浮动状态。另外，在输出端子To的输出为电压Vdd的情况下，N型晶体管32呈导通状态，进行放电使节点N2重置为电压Vss。
输出部10为自举(bootstrap)结构的电路，包括电阻11、N型晶体管12、以及电容13。在输出端子To的输出从L电平转移成H电平时，输出部10进行在输出端子To输出电压Vdd的动作，即自举动作。
这里，L电平以及H电平表示信号的逻辑电平。另外，H电平为高于晶体管的阈值电压的电压电平，包含电压Vdd的电压电平。另外，L电平为低于晶体管的阈值电压的电压电平，包含电压Vss的电压电平。
电阻11(电流限制元件)连接在提供电压Vdd的电源线LVdd与输出端子To之间，从电源线LVdd以规定的电流向输出端子To提供电压Vdd。
N型晶体管12(输出晶体管)的源极端子连接时钟信号CK的信号线，栅极端子(控制端子)连接节点N1，漏极端子连接输出端子To。另外，时钟信号CK是作为输出端子To输出的输出信号的输入的输入信号。N型晶体管12根据从输出控制部2向栅极端子提供的电压，将输入的时钟信号CK输出至输出端子To。在栅极端子和源极端子之间的电压为阈值电压以上的情况下，N型晶体管12为导通状态。另外，这里，“栅极端子和源极端子之间的电压”是指，“栅极端子的电压-源极端子的栅极电压”，以下称为“栅极电压”。另外，在栅极电压未达到阈值电压的情况下，N型晶体管12为非导通状态。
N型晶体管12在导通状态中，向时钟信号CK提供电压Vss的情况下，向漏极端子输出电压Vss。另外，在向栅极端子提供了电压Vdd以下的电压的导通状态中，向时钟信号CK提供电压Vdd的情况下，N型晶体管12中把将栅极端子的电压下降了阈值电压大小后得到的电压输出至漏极端子。即，为了向N型晶体管12的漏极端子输出电压Vdd，需要把将比电压Vdd高阈值电压大小以上的电压(“电压Vdd+阈值电压”以上的电压)提供至栅极端子。
电容13(静电电容元件)连接在输出端子To与N型晶体管12的栅极端子(节点N1)之间。为了向N型晶体管12的栅极端子提供所述的“电压Vdd+阈值电压”以上的电压，在输出端子To的输出从L电平转移成H电平时，电容13对连接了N型晶体管12的栅极端子的节点N1进行充电。
接着，对本实施方式中脉冲电路1的动作进行说明。
图2是表示本实施方式中脉冲生成电路1的动作的一个例子的时序图。
图2中，波形W1表示控制信号EN的电压波形，波形W2表示时钟信号CK(输入信号)的电压波形。另外，波形W3表示图1的节点N1的电压波形，波形W4表示在输出端子To输出的输出信号SOx的电压波形。
另外，该图中，横轴表示时间，纵轴表示各波形的信号电平(电压)。
首先，在时刻t1，控制信号EN从L电平转移成H电平的情况下，脉冲生成电路1的输出控制部2开始对节点N1进行预充电。即，该情况下，预充电部20的N型晶体管21呈导通状态，N型晶体管21把将电压Vdd降低了N型晶体管21的阈值电压大小后所得到的电压提供至节点N2。另外，由此，以二极管方式连接的N型晶体管22呈导通状态，将节点N1预充电至规定的电压V1。这里，电压V1为“V1＝电压Vdd-ΔVn”,电压ΔVn为，由N型晶体管21的阈值电压和N型晶体管22的阈值电压确定的电压。
另外，在时刻t1，时钟信号CK为H电平。因此，节点N1达到N型晶体管12的阈值电压以上的情况下，脉冲生成电路1将电压Vdd(H电平)输出至输出端子To。
接着，在时刻t2，时钟信号CK从H电平转移至L电平，将时钟信号CK的L电平施加在输出部10的N型晶体管12的源极端子。节点N1被预充电到N型晶体管12的阈值电压以上，由此N型晶体管12变成导通状态。并且，N型晶体管12将时钟信号CK的电压Vss(L电平)提供至输出端子To。这里，由于电压Vdd经由电阻11提供至输出端子To，输出信号SOx成为由N型晶体管12的导通电阻值和电阻11的电阻值的比所决定的电压“Vss+ΔVlo”。像这样，时钟信号CK从H电平转移至L电平的情况下，脉冲生成电路1将输出信号SOx从电压Vdd(H电平)转移至电压“Vss+Vlo”(低电平)。
另外，从时刻t1到时刻t2的期间，由于输出信号SOx为电压Vdd的信号电平，重置部30的N型晶体管31以及N型晶体管32呈导通状态。这里，由于预充电部20的N型晶体管21以及N型晶体管22的驱动能力与N型晶体管31以及N型晶体管32的驱动能力相比足够大，因此节点N1以及节点N2被充电至N型晶体管12的阈值电压以上。
接着，在时刻t3，控制信号EN从H电平转移至L电平的情况下，脉冲生成电路1的输出控制部2停止对节点N1进行预充电。该情况下，由于输出端子To的输出为L电平即电压“Vss+ΔVlo”，重置部30的N型晶体管31以及N型晶体管32为非导通状态。另外，控制信号EN转移至L电平，由此预充电部20的N型晶体管21以及N型晶体管22呈非导通状态。因此，节点N1保持被预充电至N型晶体管12的阈值电压以上的状态，成为浮动状态。
接着，在时刻t4，时钟信号CK从L电平转移至H电平的情况下，输出部10的N型晶体管12的输出根据时钟信号CK变化为H电平。并且，输出部10中N型晶体管12的输出变化为H电平，由此经由电容13进行自举动作，节点N1比预充电的电压高出电压ΔVbst的量。由此，由于N型晶体管12向栅极端子提供比“电压Vdd+阈值电压”更高的电压，因此将等于电压Vdd的电压输出至输出端子To。即，N型晶体管12通过自举动作，无电压损失地将时钟信号CK的H电平传递至输出信号SOx。像这样，时钟信号CK从L电平转移至H电平的情况下，脉冲生成电路1将输出信号SOx从电压“Vss+ΔVlo”(L电平)转移至电压Vdd(H电平)。
另外，这里，由于输出端子To的输出为H电平(电压Vdd)，N型晶体管31以及N型晶体管32呈导通状态。为此，N型晶体管31以及N型晶体管32在规定期间中，对节点N1以及节点N2放电使其重置至电压Vss。即，重置部30在输出端子To的输出转移至电压Vdd之后，在规定的期间内，将节点N1重置(放电)至电压Vss。这里，规定期间也可为从时刻t4到时刻t5的期间。
接着，在时刻t5，节点N1、即N型晶体管12的栅极端子未达到N型晶体管12的阈值电压，N型晶体管12呈非导通状态。由此，输出部10停止自举动作。并且，以规定的电流从电源线LVdd向输出端子To提供电压Vdd，将输出端子To的输出信号SOx维持在电压Vdd。
由此，时刻t4以后，输出信号SOx维持电压Vdd。
如上述说明那样，本实施方式中的脉冲生成电路1由单一导电型的晶体管(例如N型晶体管)构成，包括输出部10，以及输出控制部2。具有电阻11，该电阻11以规定的电流从提供电压Vdd的电源线LVdd向输出端子To提供电压Vdd，输出部10进行自举动作，将电压Vdd输出至输出端子To。并且，在输出端子To的输出转移至电压Vdd时，使输出控制部2进行自举动作，在输出端子To的输出转移至电压Vdd之后，使自举动作停止，并且进行控制使电压Vdd从电阻11向输出端子To输出。
由此，例如，由于在输出端子To的输出信号SOx变化的情况下进行自举动作，因此本实施方式中脉冲生成电路1能扩展输出端子To的输出信号SOx的振幅。进一步地，由于输出端子To的输出转移至电压Vdd后，电压Vdd从电阻11提供至输出端子To，因此输出端子To的输出信号SOx维持在电压Vdd的信号电平。
另外，由于将输出信号SOx转移至电压Vdd时，利用自举动作进行驱动，因此本实施方式中的脉冲生成电路1不需要为了缩短输出信号SOx的转移时间而降低电阻11的电阻值。因此，本实施方式中的脉冲生成电路1在维持输出信号SOx的转移时间的同时，能扩展输出信号SOx的振幅。
另外，本实施方式中的脉冲生成电路1能扩展输出端子To的输出信号SOx的振幅，并且例如，即便在输出控制部2的内部连接浮动状态的节点的晶体管等产生漏电的情况下，也能使输出端子To维持电压Vdd的信号电平。
像这样，本实施方式中的脉冲生成电路1能降低输出的不稳定，使其稳定动作。
例如，在根据作为高频信号的时钟信号CK生成低频脉冲(例如输出信号SOx(波形W4)的情况下，本实施方式中的脉冲生成电路1，能使低频脉冲的输出稳定化。
另外，本实施方式中，电阻11连接在电源线LVdd和输出端子To之间。另外，输出部10包括：N型晶体管12，以及电容13。N型晶体管12将输入的时钟信号CK与栅极端子的电压相对应地输出至输出端子To。电容13连接在输出端子To与N型晶体管12的栅极端子之间。并且，输出控制部2对N型晶体管12的栅极端子(节点N1)的电压进行控制，使得至少在输出端子To的输出从电压Vdd转移至规定的电压、且再次转移至电压Vdd的期间，使N型晶体管12呈导通状态。另外，规定的电压为提供至电源线LVss的电压Vss和电压Vdd之间的电压。
由此，输出端子To的信号电平发生变化的情况下，主要由N型晶体管12驱动输出端子To的信号，输出端子To的输出转移至电压Vdd之后，电阻11将输出端子To维持在电压Vdd的信号电平。例如，在希望维持能稳定地进行动作的输出信号的振幅的同时，缩短输出信号的转移期间的情况下，可通过提高N型晶体管12的驱动能力来实现。另外，本实施方式中输出部10的结构中，为了缩短输出信号的转移时间，不需要降低电阻11的电阻值，因此能抑制功耗的增大。由此，本实施方式中的脉冲生成电路1能在不增加功耗的情况下，同时实现稳定动作和高速化。
另外，本实施方式中，输出控制部2中，至少预充电部20在包含输出端子To的输出从电压Vdd向规定的电压(电压“Vss+ΔVlo”)转移的期间，将N型晶体管12的栅极端子的电压预充电至使N型晶体管12呈导通状态的电压。并且，在输出端子To的输出从规定的电压(电压“Vss+ΔVlo”)转移至电压Vdd的情况下，重置部30将N型晶体管12的栅极端子的电压重置为使N型晶体管12呈非导通状态的电压。
由此，本实施方式中的脉冲生成电路1，通过简易的结构，仅在输出信号SOx的转移期间进行自举动作，在输出信号SOx转移至电压Vdd之后，输出信号SOx维持在电压Vdd的信号电平。由此，本实施方式中的脉冲生成电路1能利用简易的结构，使其稳定动作。
另外，本实施方式中，重置部30连接在N型晶体管12的栅极端子和提供电压Vss的电源线LVss之间，包括栅极端子连接输出端子To的重置晶体管。
由此，本实施方式中的脉冲生成电路1，能利用简易的结构，在输出信号SOx转移至电压Vdd之后，使自举动作可靠地停止。
接着，参照附图对第2实施方式的脉冲生成电路1a进行说明。
[第2实施方式]
图3是表示第2实施方式中脉冲生成电路1a的一个例子的框图。
本实施方式中的脉冲生成电路1a与第1实施方式的不同点在于，在第1实施方式中脉冲生成电路1的重置部30中追加了利用第2输入信号即时钟信号CK2控制的N型晶体管33。另外，本实施方式中，第1输入信号即时钟信号CK1代替时钟信号CK被输入至脉冲生成电路1a。
图3中，脉冲生成电路1a包括：输出部10，以及输出控制部2a。
另外，图3中，对与图1相同的结构标注相同的标号，并省略其说明。
输出控制部2a至少在输出端子To的输出从电压Vdd(H电平)转移至与电压Vdd不同的规定电压(L电平)，并再次转移至电压Vdd的期间，控制N型晶体管12的栅极端子的电压，使N型晶体管12呈导通状态。输出控制部2a是用于控制N型晶体管12的栅极电压的电路，本实施方式中，将输出至输出端子To的输出信号作为输出控制部2a的控制信号进行反馈。
另外，输出控制部2a包括：预充电部20，以及重置部30a。
另外，重置部30a包括：N型晶体管31，N型晶体管32以及N型晶体管33。另外，预充电部20包括在N型晶体管12的栅极端子和电源线LVdd之间串联连接的N型晶体管21以及N型晶体管22。
N型晶体管31(第1重置晶体管)的漏极端子连接节点N1，栅极端子连接输出端子To，源极端子连接节点N3。在输出端子To的输出为电压Vss的情况下，N型晶体管31呈非导通状态，使节点N1为浮动状态。另外，在输出端子To的输出为电压Vdd的情况下，N型晶体管31为导通状态。
N型晶体管32的漏极端子连接节点N2，栅极端子连接输出端子To，源极端子连接节点N3。在输出端子To的输出为电压Vss的情况下，N型晶体管32呈非导通状态，使节点N2为浮动状态。另外，在输出端子To的输出为电压Vdd的情况下，N型晶体管32为导通状态。
N型晶体管33(第2重置晶体管)的漏极端子连接节点N3，栅极端子连接时钟信号CK2，源极端子连接电压Vss的电源线LVss。在时钟信号CK2为L电平的情况下，N型晶体管33呈非导通状态，使节点N1以及节点N2为浮动状态。另外，在时钟信号CK2为H电平的情况下，N型晶体管33呈导通状态，使节点N1以及节点N2重置(放电)至电压Vss。另外，时钟信号CK2(第2时钟信号)是与时钟信号CK1(第1时钟信号)相位不同的信号。
接着，对本实施方式中脉冲生成电路1a的动作进行说明。
图4是表示本实施方式中脉冲生成电路1a的动作的一例的时序图。
图4中，波形W5表示控制信号EN的电压波形，波形W6表示时钟信号CK1(第1时钟信号)的电压波形，波形W7表示时钟信号CK2(第2时钟信号)的电压波形。另外，波形W8表示图3的节点N1的电压波形，波形W9表示本实施方式中向输出端子To输出的输出信号SOx的电压波形。该图中，横轴表示时间，纵轴表示各波形的信号电平(电压)。
图4中，除了利用时钟信号CK1代替时钟信号CK这一点之外，从时刻t1到时刻t4的动作与图2所示的第1实施方式的动作相同，因此在这里省略说明。
在时刻t5，时钟信号CK2从L电平转移至H电平的情况下，脉冲生成电路1a将节点N1以及节点N2重置(放电)至电压Vss。这里，由于输出端子To的输出为H电平(电压Vdd)，N型晶体管31以及N型晶体管32呈导通状态。并且，由于时钟信号CK2从L电平转移至H电平，从而N型晶体管33呈导通状态。由此，N型晶体管31、N型晶体管32、以及N型晶体管33将节点N1以及节点N2重置(放电)至电压Vss。
利用该N型晶体管31、N型晶体管32、以及N型晶体管33进行重置处理，节点N1即N型晶体管12的栅极端子未达到N型晶体管12的阈值电压，N型晶体管12呈非导通状态。由此，输出部10停止自举动作。并且，从电源线LVdd以规定电流向输出端子To提供电压Vdd，将输出端子To的输出信号SOx维持在电压Vdd。
由此，时刻t4以后，输出信号SOx维持着电压Vdd。
如上述说明那样，由于本实施方式中的脉冲生成电路1a包括输出部10、以及输出控制部2a，因此与第1实施方式起到同样的效果。
另外，本实施方式中，输出控制部2a的重置部30a包括串联连接在N型晶体管12的栅极端子和提供电压Vss的电源线LVss之间的N型晶体管31以及N型晶体管33。N型晶体管31的栅极端子连接输出端子To，N型晶体管33的栅极端子连接与时钟信号CK1相位不同的信号线(时钟信号CK2的信号线)。
由此，例如，从图4的时刻t4开始到时刻t5的期间，由时钟信号CK1以及时钟信号CK2规定逻辑电路的输出。因此，本实施方式中的脉冲生成电路1a与第1实施方式相比，能更可靠的进行输出信号Sox的转移(例如，输出信号SOx的上升)。
另外，本实施方式中，如第1实施方式那样，在输出端子To的输出可靠地向电压Vdd转移之后，不需要为了使节点N1转移至电压Vss，而充分地调整N型晶体管31的驱动能力(导通电阻)使其降低。即，第1实施方式中，降低N型晶体管31的驱动能力的情况下，需要增大N型晶体管31的栅长(L长)。对此，在本实施方式中，由于利用N型晶体管33能对节点N1重置的时刻进行控制，因此不需要增大N型晶体管31的栅长。即，本实施方式中的脉冲生成电路1a中，N型晶体管31以及N型晶体管33也可为最小尺寸的晶体管。结果，本实施方式中的脉冲生成电路1a与第1实施方式相比元件数虽然增加了，但与第1实施方式相比能实现小面积化。
接着，参照附图对将所述的第1实施方式中的脉冲生成电路1应用于显示装置的移位寄存器的情况下的一个例子进行说明。
[第3实施方式]
图5是表示第3实施方式中显示装置100的一个例子的框图。
图5中，显示装置100包括：定时信号生成电路101、显示屏102、控制电路103以及电源电路104。另外，显示屏102包括：显示部105、数据信号驱动电路106以及扫描信号驱动电路108。
控制电路103基于从外部提供的控制信号以及视频信号，生成视频信号DAT或信号VSYNC(垂直同步信号)、以及信号HSYNC(水平同步信号)等。控制电路103向时刻信号生成电路101输出包含已生成的信号VSYNC、以及信号HSYNC等的控制信号的时刻信号。另外，控制电路103向数据信号驱动电路106输出视频信号DAT。
电源电路104除了是用于向下文所述的数据信号线SD1～SDn进行输出的电源之外，也提供扫描信号驱动电路108的电源、显示部105的公共电压电源等。
时刻信号生成电路101生成源极时钟信号(SCK1、SCK1B、SCK2、CK2B)、源极启动脉冲(SP、SPB)、栅极时钟信号(GCK、GCKB)、栅极启动脉冲(GSP、GSPB)等时刻信号。时刻信号生成电路101向信号驱动电路106输出生成的源极时钟信号(SCK1、SCK1B、SCK2、SCK2B)以及源极启动脉冲(SP、SPB)，向扫描信号驱动电路108输出生成的栅极时钟信号(GCK、GCKB)以及栅极启动脉冲(GSP、GSPB)。另外，时刻信号生成电路101，同样的，与控制电路103输出的垂直同步信号即信号VSYNC相同步地，生成用于控制电源电路104的电源控制信号，向电源电路104输出生成的控制信号。
数据信号驱动电路106包括：移位寄存器电路6、以及数据处理电路107，是生成数据信号的驱动电路。数据信号驱动电路106将来自控制电路103的视频信号DAT以分时方式进行传输至各像素。数据信号驱动电路106在基于从时刻信号生成电路101输出的时刻信号即源极时钟信号(SCK1、SCK1B、SCK2、SCK2B)以及源极启动脉冲(SP、SPB)所决定的时刻，提取出从视频信号DAT至各像素的视频数据。
这里，源极时钟信号SCK2为，相对于源极时钟信号SCK1相位不同的信号(例如，相位相差1/4周期的信号)。另外，源极时钟信号SCK1B为源极时钟信号SCK1的反转信号，源极时钟信号SCK2B为源极时钟信号SCK2的反转信号。
具体而言，移位寄存器电路6，例如与源极时钟信号(SCK1、SCK1B、SCK2、SCK2B)的导通时刻同步地依次使源极启动脉冲(SP、或SPB)移位，从而生成源极时钟信号的半周期宽度(1/2周期宽度)的脉冲信号，作为时刻不同的输出信号SO1～SOn。数据处理电路107在移位寄存器电路6生成的输出信号SO1～SOn的各信号所表示的时刻对视频信号DAT进行采样，输出至各数据信号线SD1～SDn。这里，向数据信号线SD1～SDn输出的模拟电压使用从电源电路104提供至数据信号驱动电路106的电源电压。
扫描信号驱动电路108包括移位寄存器电路109，是生成扫描信号的驱动电路。扫描信号驱动电路108中，移位寄存器电路109与从时刻信号生成电路101输出的栅极时钟信号(GCK、GCKB)同步地依次使栅极启动脉冲(GSP、GSPB)移位，从而每隔规定间隔将时刻不同的扫描信号向各扫描信号线GL1～GLm输出。
显示部105具有配置为矩阵状(例如n位×m位)的液晶显示像素。各像素的区域是利用相互交叉的m根扫描信号线GL1～GLm以及n根数据信号线SD1～SDn划分形成的。显示部105经由扫描信号线GL1～GLm以及数据信号线SD1～SDn，通过将控制电路103提供的视频信号(数据信号)DAT依次写入各像素来进行像素显示。
接着，对本实施方式中的移位寄存器电路6的结构进行说明。
图6是表示本实施方式中移位寄存器电路6的一个例子的框图。
该图中，移位寄存器电路6，例如包括n个SR单位电路3(3＿1～3＿n)，是将SR单位电路3多级连接而构成的移位寄存器。
初级的SR单位电路3＿1中，输入源极启动脉冲SP，根据时钟信号SCK1，输出输出信号SO1以及下一级的移位输出信号SPO1。
SR单位电路3＿2基于移位输出信号SPO1，根据时钟信号SCK2，生成输出信号SO2以及下一级的移位输出信号SPO2。
SR单位电路3＿3基于移位输出信号SPO2，根据时钟信号SCK1B，生成输出信号SO3以及下一级的移位输出信号SPO3。
同样地，奇数级的SR单位电路3根据时钟信号SCK1(或者SCK1B)输出输出信号SOx以及下一级的移位输出信号SPOx，偶数级的SR单位电路3根据时钟信号SCK2(或者SCK2B)输出输出信号SOx以及下一级的移位输出信号SPOx。
像这样，SR单位电路3＿1～3＿n输出与时钟信号SCK1的上升沿或下降沿或者时钟信号SCK2的上升沿或下降沿同步的输出信号SO1～SOn。
接着，对本实施方式中的SR单位电路3的结构进行说明。
图7是表示本实施方式中SR单位电路3的一个例子的框图。
该图中，SR单位电路3具备输出信号生成部5、以及移位信号生成部4。
输出信号生成部5包括第1实施方式中的脉冲生成电路1，向时钟信号CK输入时钟信号SCK1(SCK2、SCK1B或SCK2B)，根据时钟信号SCK1(SCK1B、SCK2、或SCK2B)，向输出端子To输出输出信号SOx。另外，由于脉冲生成电路1的结构与图1所示的结构相同，故在这里省略说明。
移位信号生成部4根据输出信号SOx输出移位输出信号SPOx。例如，输出信号生成部5向时钟信号CKB输入时钟信号SCK1B(SCK2B、SCK1、或SCK2)，输出输出信号SOx的逻辑反转信号即移位输出信号SPOx。
另外，移位信号生成部4包括：移位输出控制部41、以及移位输出部42。
移位输出部42基于从移位输出控制部41输出的控制信号进行自举动作，利用自举动作，根据时钟信号CKB输出电压Vdd的电压电平的信号。移位输出部42例如包括：N型晶体管421、N型晶体管422以及电容423。
N型晶体管421(第1输出晶体管)根据栅极端子的电压，将时钟信号SCK1(SCK2、SCK1B、或SCK2B)的反相位的时钟信号即反相时钟信号SCK1B(SCK2B、SCK1、或SCK2)作为移位输出信号SPOx输出。N型晶体管421中，例如源极端子连接时钟信号CKB的信号线，栅极端子(控制端子)连接节点N3，漏极端子连接输出信号SPOx的信号线。
N型晶体管422(第2输出晶体管)连接在提供电压Vss的电源线LVss和移位输出信号SPOx的信号线之间，栅极端子连接输出端子To。即，N型晶体管422中，例如源极端子连接电源线LVss，栅极端子连接输出端子To，漏极端子连接移位输出信号SPOx的信号线。
电容423(静电电容元件)连接在移位输出信号SPOx的信号线与N型晶体管421的栅极端子(节点N3)之间。为了向N型晶体管421的栅极端子提供“电压Vdd+阈值电压”以上的电压，移位输出信号SPOx从L电平转移到H电平时，电容423对连接N型晶体管421的栅极端子的节点N3进行充电。
移位输出控制部41至少在移位输出信号SPOx输出电压Vdd期间，对N型晶体管421的栅极端子的电压进行控制，使N型晶体管421呈导通状态。
另外，移位输出控制部41包括N型晶体管411。
N型晶体管411(第3预充电晶体管)中，漏极端子连接节点N2，栅极端子连接电源线LVdd，源极端子连接节点N3。N型晶体管411将提供至节点N2的电压提供(预充电)至节点N3。
另外，节点N3的电压被预充电至比使N型晶体管421呈导通状态的阈值电压更高的电压之后，利用自举动作，在移位输出信号SPOx从电压Vss转移至电压Vdd时，达到比电压Vdd高出阈值电压以上的电压。另外，节点N3的电压通过自举动作，在移位输出信号SPOx从电压Vdd向电压Vss转移时，返回预充电电压，同时通过输出端子To从L电平转变为H电平，N型晶体管32呈导通状态。并且，通过使节点N2达到Vss电平，移位输出信号SPOx最终达到电压Vss。
接着，对本实施方式中的移位寄存器电路6的动作进行说明。
图8是表示本实施方式中移位寄存器电路6的动作的一个例子的时序图。
图8中，波形W10～W14依次表示源极启动脉冲SP的电压波形，时钟信号SCK1的电压波形，时钟信号SCK1B的电压波形，时钟信号SCK2的电压波形，以及时钟信号SCK2B的电压波形。另外，波形W15～W17依次表示输出信号SO1～SO3的电压波形，波形W18以及W19表示输出信号SOn-1以及SOn的电压波形。另外，该图中，横轴表示时间，纵轴表示各波形的信号电平(电压)。
首先，在时刻t11，源极启动脉冲SP从L电平转移至H电平的情况下，移位寄存器电路6开始移位动作。
接着，在时刻t12，对应于源极启动脉冲SP的上升沿后的时钟信号SCK1的第一个下降沿，移位寄存器电路6向输出信号SO1(参照波形W15)输出脉冲信号。
另外，在时刻t13，对应于输出信号SO1的上升沿后的时钟信号SCK2的第一个下降沿，移位寄存器电路6向输出信号SO2(参照波形W16)输出脉冲信号。
另外，在时刻t14，对应于输出信号SO2的下降沿后的时钟信号SCK1B的第一个下降沿(时钟信号SCK1的上升沿)，移位寄存器电路6向输出信号SO2(参照波形W17)输出脉冲信号。
之后，如波形W18以及W19所示，移位寄存器电路6按顺序，在时刻t15，向输出信号SOn-1输出脉冲信号，在时刻t16，向输出信号SOn输出脉冲信号。
像这样，移位寄存器电路6从源极启动脉冲SP的上升沿开始移位动作，对应时钟信号SCK1的下降沿(或上升沿)依次输出奇数级的输出信号(SO1、SO3、···)，对应时钟信号SCK2的下降沿(或上升沿)依次输出偶数级的输出信号(SO2、···)。
接着，对本实施方式中的移位寄存器电路6的SR单位电路3的动作进行说明。
图9是表示本实施方式中SR单位电路3的动作的一个例子的时序图。
图9中，波形W20表示输入信号EN(源极启动脉冲SP或前一级的移位输出信号SPOx)的电压波形。另外，波形W21表示时钟信号CK(时钟信号SCK1、SCK2、SCK1B或SCK2B)的电压波形，波形W22表示时钟信号CKB(时钟信号SCK1B、SCK2B、SCK1或SCK2)的电压波形。另外，波形W23表示图7的节点N1的电压波形，波形W24表示向输出端子To输出的输出信号SOx的电压波形。另外，波形W25表示图7的节点N3的电压波形，波形W26表示移位输出信号SPOx的电压波形。
另外，该图中，横轴表示时间，纵轴表示各波形的信号电平(电压)。
另外，该图中，波形W20、波形W21、波形W23、以及波形W24表示SR单位电路3的输出信号生成部5的动作。由于该输出信号生成部5的动作(时刻t1～时刻t5的动作)与第1实施方式中图2的波形W1～W4相同，故在这里省略说明。
这里，对移位信号生成部4的动作进行说明。
在时刻t1，控制信号EN从L电平转移至H电平的情况下，输出信号生成部5的移位输出控制部41开始向节点N3预充电。即，该情况下，预充电部20的N型晶体管21呈导通状态，N型晶体管21向节点N2提供比电压Vdd低N型晶体管21的阈值电压的量的电压，N型晶体管411对节点N3进行预充电。
另外，在时刻t1，时钟信号CKB为L电平。因此，节点N3达到N型晶体管421的阈值电压以上的情况下，移位信号生成部4将电压Vss(L电平)作为移位输出信号SPOx输出。
接着，在时刻t2，时钟信号CKB从L电平转移至H电平的情况下，移位信号生成部4使移位输出信号SPOx从电压Vss(L电平)转移至电压Vdd(H电平)。即，由于节点N3被预充电至N型晶体管421的阈值电压以上，移位输出部42的N型晶体管421达到导通状态。并且，N型晶体管421将时钟信号CKB的电压Vdd(H电平)作为移位输出信号SPOx输出。这里，由于经由电容423向节点N3提供高于电压Vdd的电压，因此移位信号生成部4输出电压Vdd的电压电平，作为移位输出信号SPOx。
接着，在时刻t3，控制信号EN从H电平转移至L电平的情况下，脉冲生成电路1的移位输出控制部41停止向节点N3预充电。这里，节点N3保持着高于电压Vdd的电压，呈浮动状态。
接着，在时刻t4，时钟信号CKB从H电平转移至L电平的情况下，移位信号生成部4使移位输出信号SPOx从电压Vdd(H电平)转移至电压Vss(L电平)。该情况下，移位输出部42的N型晶体管421的输出对应于时钟信号CKB变化为L电平，从而经由电容423进行自举动作，并且由于脉冲生成电路1的N型晶体管32呈导通状态，因此节点N3低于阈值电压。由此，N型晶体管421呈非导通状态。另外，在时刻t4，由于输出端子To的输出信号SOx转移至H电平，因此N型晶体管422呈导通状态。由此，N型晶体管422使移位输出信号SPOx的信号线向L电平转移。
如上述说明的那样，本实施方式中的移位寄存器电路6为多级连接了SR单位电路3的移位寄存器，SR单位电路3包括第1实施方式中的脉冲生成电路1。
因此，本实施方式中的移位寄存器电路6，起到了与第1实施方式中的脉冲生成电路1同样的效果。
另外，本实施方式中，SR单位电路3具备输出信号生成部5、以及移位信号生成部4。输出信号生成部5包括向时钟信号CK输入时钟信号SCK1(或SCK2)的脉冲生成电路1，对应于时钟信号SCK1(或SCK2)向输出端子To输出输出信号SOx。移位信号生成部4对应于输出信号SOx输出移位输出信号SPOx。
由此，本实施方式中的移位寄存器电路6，能利用简易的结构，实现对应于时钟信号SCK1(或SCK2)依次输出输出信号SO1～SOn的移位寄存器。
另外，本实施方式中，移位信号生成部4包括：移位输出控制部41、以及移位输出部42。移位输出部42包括：N型晶体管421、N型晶体管422以及电容423。N型晶体管421根据栅极端子的电压，将时钟信号SCK1(或SCK2)的反相位的时钟信号即反相时钟信号SCK1B(或SCK2B)作为移位输出信号SPOx进行输出。N型晶体管422连接在提供电压Vss的电源线LVss和移位输出信号SPOx的信号线之间，栅极端子连接输出端子To。
电容423连接在移位输出信号SPOx的信号线与N型晶体管421的栅极端子(节点N3)之间。并且，移位输出控制部41至少在移位输出信号SPOx输出电压Vdd期间，对N型晶体管421的栅极端子的电压进行控制，使N型晶体管421呈导通状态。
由此，由于移位信号生成部4构成自举电路，因此本实施方式中的移位寄存器电路6在移位输出信号SPO1～SPOn的输出中也能利用自举动作扩展振幅，并且能将移位输出信号SPO1～SPOn维持在电压Vss的信号电平。因此，本实施方式中的移位寄存器电路6能降低输出的不稳定，使其稳定动作。
另外，根据本实施方式，显示装置100具备包含移位寄存器电路6的驱动电路(例如数据信号驱动电路106)。
由此，本实施方式中的显示装置100在移位寄存器电路6中具备脉冲生成电路1，因此能降低输出的不稳定，使其稳定动作。另外，本实施方式中的显示装置100能不增加消耗功率，同时实现稳定动作和高速化。另外，脉冲生成电路1以及移位寄存器电路6由单一导电型的晶体管构成。因此，由于本实施方式中的显示装置100能使像素和驱动电路(或驱动电路的一部分)形成在同一基板上，能降低制造成本。
接着，作为第3实施方式以外的其它实施方式，参照附图对将所述的第2实施方式中的脉冲生成电路1a应用于显示装置100的移位寄存器的情况下的一个例子进行说明。
[第4实施方式]
首先，对本实施方式中的移位寄存器电路6a的结构进行说明。
图10是表示本实施方式中移位寄存器电路6a的一个例子的框图。
该图中，移位寄存器电路6a是例如包括n个SR单位电路3a(3a＿1～3a＿n)、将SR单位电路3a多级连接而成的移位寄存器。
另外，除了具备移位寄存器电路6a来代替移位寄存器电路6这一点之外，本实施方式中的显示装置100与图5所示的显示装置100相同。
本实施方式中的移位寄存器电路6a，具备n个SR单位电路3a(3a＿1～3a＿n)，代替第3实施中的n个SR单位电路3(3＿1～3＿n)。另外，(时钟信号SCK1、SCK1B以及SCK2)、(SCK2、SCK2B以及SCK1)、(时钟信号SCK1B、SCK1、以及SCK2B)、(SCK2B、SCK2、以及SCK1B)中的某一个信号组被输入至n个SR单位电路3a中。
初级的SR单位电路3a＿1中，输入源极启动脉冲SP，对应于时钟信号SCK1，输出输出信号SO1以及下一级的移位输出信号SPO1。
SR单位电路3a＿2基于移位输出信号SPO1，对应于时钟信号SCK2，生成输出信号SO2以及下一级的移位输出信号SPO2。
SR单位电路3a＿3基于移位输出信号SPO2，对应于时钟信号SCK1B，生成输出信号SO3以及下一级的移位输出信号SPO3。
同样地，奇数级的SR单位电路3a根据时钟信号SCK1(或者SCK1B)输出输出信号SOx以及下一级的移位输出信号SPOx，偶数级的SR单位电路3a根据时钟信号SCK2(或者SCK2B)输出输出信号SOx以及下一级的移位输出信号SPOx。
像这样，SR单位电路3a＿1～3a＿n输出与时钟信号SCK1的上升沿或下降沿、或者时钟信号SCK2的上升沿或下降沿同步的输出信号SO1～SOn。
接着，对本实施方式中的SR单位电路3a的结构进行说明。
图11表示本实施方式中SR单位电路3a的一个例子的框图。
该图中，SR单位电路3a具备输出信号生成部5a、以及移位信号生成部4。
输出信号生成部5a包括第2实施方式中的脉冲生成电路1a，向时钟信号CK1输入时钟信号SCK1(SCK2、SCK1B或SCK2B)，根据时钟信号SCK1(SCK2、SCK1B、或SCK2B)，向输出端子To输出输出信号SOx。另外，由于脉冲生成电路1a的结构与图3所示的结构相同，故在这里省略说明。
另外，图11中，对与图7相同的结构标注相同的标号，并省略其说明。
接着，对本实施方式中的移位寄存器电路6a的动作进行说明。
由于本实施方式中的移位寄存器电路6a的动作与图8所示的移位寄存器电路6的动作相同，故在这里省略说明。
接着，对本实施方式中的移位寄存器电路6a的SR单位电路3a的动作进行说明。
图12是表示本实施方式中SR单位电路3a的动作的一个例子的时序图。
图12中，波形W30表示输入信号EN(源极启动脉冲SP或前级的移位输出信号SPOx)的电压波形，波形W31表示时钟信号CK1(时钟信号SCK1、SCK2、SCK1B或SCK2B)的电压波形。
另外，波形W32表示时钟信号CK1B(时钟信号SCK1B、SCK2B、SCK1或SCK2)的电压波形，波形W33表示时钟信号CK2(时钟信号SCK2、SCK1、SCK2B或SCK1B)的电压波形。另外，波形W34表示图11的节点N1的电压波形，波形W35表示向输出端子To输出的输出信号SOx的电压波形。另外，波形W36表示图11的节点N3的电压波形，波形W37表示输出信号SOx的电压波形。
另外，该图中，横轴表示时间，纵轴表示各波形的信号电平(电压)。
另外，该图中，波形W30、波形W31、波形W33～W35表示SR单位电路3a的输出信号生成部5a的动作。由于该输出信号生成部5a的动作(时刻t1～时刻t5的动作)与第2实施方式中图4的波形W5～W9相同，故在这里省略说明。
另外，波形W32、波形W36、以及波形W37表示SR单位电路3a的移位信号生成部4的动作。在时刻t1～时刻t3，该移位信号生成部4的动作与第3实施方式中图9的波形W22、波形W25、以及波形W26相同。
接着，在时刻t4，时钟信号CK1B从H电平转移至L电平的情况下，移位信号生成部4使移位输出信号SPOx从电压Vdd(H电平)转移至电压Vss(L电平)。该情况下，通过使移位输出部42的N型晶体管421的输出对应于时钟信号CK1B变化为L电平，从而经由电容423进行自举动作，使节点N3的电压低于电压Vdd。另外，在时刻t4，由于输出端子To的输出信号SOx转移至H电平，因此N型晶体管422呈导通状态。由此，N型晶体管422使移位输出信号SPOx的信号线向L电平转移。
接着，在时刻t5，时钟信号CK2从L电平转移至H电平的情况下，由于脉冲生成电路1a的N型晶体管33呈导通状态，节点N3低于阈值电压。由此，N型晶体管421呈非导通状态。
如上述说明的那样，本实施方式中的移位寄存器电路6a为连接了多级SR单位电路3a的移位寄存器，SR单位电路3a包括第2实施方式中的脉冲生成电路1a。
因此，本实施方式中的移位寄存器电路6a，起到了与第2实施方式中的脉冲生成电路1a同样的效果。
所述的第1～第4的实施方式中，作为利用单一导电型的晶体管构成的一个例子，对利用N型晶体管构成脉冲生成电路1(1a)的实施方式进行了说明，但也可由P沟道型电场效应晶体管(以下称为“P型晶体管”)构成。
以下，对作为单一导电型的晶体管，使用P型晶体管的情况的实施方式进行了说明。
[第5实施方式]
图13是表示第5实施方式中脉冲生成电路1b的一个例子的框图。
本实施方式中的脉冲生成电路1b表示以P型晶体管来取代第1实施方式中的脉冲生成电路1的N型晶体管的一个例子。
图13中，脉冲生成电路1b包括：输出部60，以及输出控制部7。
另外，本实施方式中，脉冲生成电路1b具有提供电压Vss(第1电压)的电源线LVss(第1电源线)，以及提供电压Vdd(第2电压)的电源线LVdd(第2电源线)。另外，电压Vdd是比电压Vss高的电压。
输出控制部7至少在输出端子To的输出从电压Vss(L电平)转移至与电压Vss不同的规定电压(H电平)转移、并再次转移至电压Vss期间，控制P型晶体管62的栅极端子的电压，使P型晶体管62呈导通状态。这里，规定的电压是电压Vdd和电压Vss之间的电压，是基于电阻61的电阻值和P型晶体管62的导通电阻的比来决定的电压。输出控制部7是用于控制P型晶体管62的栅极电压的电路。本实施方式中，输出控制部7将输出至输出端子To的输出信号作为输出控制部7的控制信号进行反馈。
另外，输出控制部7包括：预充电部70，以及重置部80。
预充电部70至少在包含输出端子To的输出从电压Vss转移至所述规定的电压(H电平的电压)期间，将P型晶体管62的栅极端子的电压预充电至使P型晶体管62呈导通状态的电压。在控制信号ENB为L电平的情况下，预充电部70将节点N1预充电(预备充电)至使P型晶体管62达到导通状态的电压。另外，在控制信号ENB为H电平的情况下，预充电部70停止预充电至使P型晶体管62达到导通状态的电压，使节点N1为浮动状态。
另外，预充电部70包括：P型晶体管71，以及P型晶体管72。
P型晶体管71(第1预充电晶体管)的漏极端子连接电源线LVss，栅极端子连接控制信号ENB的信号线，源极端子连接节点N2。P型晶体管71在控制信号ENB为L电平(例如电压Vss的电压电平)的情况下，呈导通状态，向节点N2提供比电压Vss高P型晶体管71的阈值电压的量的电压。另外，在控制信号ENB为H电平的情况下，P型晶体管71呈非导通状态，使节点N2为浮动状态。另外，该情况下，重置部80的P型晶体管82也为非导通状态。
p型晶体管72(第2预充电晶体管)的漏极端子以及栅极端子连接节点N2，源极端子连接节点N1。即，P型晶体管72以二极管方式进行连接，起到二极管的作用，连接在节点N2和节点N1之间。P型晶体管72向节点N1提供比提供给节点N2的电压高P型晶体管72的阈值电压的量的电压。
像这样，在控制信号ENB为L电平(例如电压Vss的电压电平)的情况下，预充电部70将节点N1预充电至“电压Vss+(P型晶体管71的阈值电压)+(P型晶体管72的阈值电压)”的电压。另外，对该节点N1预充电的电压是低于P型晶体管62的阈值电压的电压。
在输出端子To的输出从规定电压转移至电压Vss的情况下，重置部80将P型晶体管62的栅极端子(节点N1)的电压重置(放电)为使P型晶体管62呈非导通状态的电压。重置部80，例如基于作为输出控制部7的控制信号被反馈的输出端子To的输出信号，进行向电压Vdd转移的控制，使P型晶体管62的栅极电压呈非导通状态。
另外，重置部80包括：P型晶体管81，以及P型晶体管82。
P型晶体管81(重置晶体管)的漏极端子连接节点N1，栅极端子连接输出端子To，源极端子连接电压Vdd的电源线LVdd。在输出端子To的输出为电压Vdd的情况下，P型晶体管81呈非导通状态，使节点N1为浮动状态。另外，在输出端子To的输出为电压Vss的情况下，P型晶体管81呈导通状态，进行放电使节点N1重置为电压Vdd。另外，将P型晶体管81的驱动能力(导通电阻)调整成在输出端子To的输出可靠地转移至电压Vss之后，使节点N1向电压Vdd转移。这里，将P型晶体管81的驱动能力(导通电阻)调整成在输出端子To的输出可靠地转移至电压Vss之后，在规定期间中，使节点N1重置(放电)为电压Vdd。
P型晶体管82的漏极端子连接节点N2，栅极端子连接输出端子To，源极端子连接电压Vdd的电源线LVdd。在输出端子To的输出大约为电压Vdd的情况下，P型晶体管82呈非导通状态，使节点N2为浮动状态。另外，在输出端子To的输出为电压Vss的情况下，P型晶体管82呈导通状态，进行放电使节点N2重置为电压Vdd。
输出部60为自举结构的电路，包括电阻61、P型晶体管62、以及电容63。如上文所述，在输出端子To的输出从H电平转移至L电平时，输出部60进行用于将电压Vss向输出端子To输出的动作即自举动作。
电阻61(电流限制元件)连接在提供电压Vss的电源线LVss与输出端子To之间，以规定的电流从电源线LVss向输出端子To提供电压Vss。
P型晶体管62(输出晶体管)的源极端子连接时钟信号CKB的信号线，栅极端子(控制端子)连接节点N1，漏极端子连接输出端子To。对应于从输出控制部7向栅极端子提供的电压，P型晶体管62将输入的时钟信号CKB输出至输出端子To。在栅极电压为阈值电压以下的情况下，P型晶体管62为导通状态。另外，在栅极电压超过阈值电压的情况下，P型晶体管62为非导通状态。
P型晶体管62中，在导通状态下，在向时钟信号CKB提供电压Vdd的情况下，将电压Vdd输出至漏极端子。另外，P型晶体管62中，在将电压Vss以上的电压提供至栅极端子的导通状态下，在向时钟信号CKB提供电压Vss的情况下，将比栅极端子的电压高阈值电压的量的电压输出至漏极端子。即，为了向P型晶体管62的漏极端子输出电压Vss，需要将比电压Vss低阈值电压大小的电压以下的电压(“电压Vss-阈值电压”以下的电压)提供至栅极端子。
电容63(静电电容元件)连接在输出端子To与P型晶体管62的栅极端子(节点N1)之间。为了向P型晶体管62的栅极端子提供上述“电压Vdd-阈值电压”以下的电压，在输出端子To的输出从H电平转移到L电平时，电容63对连接P型晶体管62的栅极端子的节点N1进行充电。
接着，对本实施方式中脉冲生成电路1b的动作进行说明。
图14是表示本实施方式中脉冲生成电路1b的动作的一个例子的时序图。
图14中，波形W41表示控制信号ENB的电压波形，波形W42表示时钟信号CKB(时钟信号)的电压波形。另外，波形W43表示图13的节点N1的电压波形，波形W44表示向输出端子To输出的输出信号SOx的电压波形。
另外，该图中，横轴表示时间，纵轴表示各波形的信号电平(电压)。
本实施方式中的脉冲生成电路1b的动作是将图2所示的第1实施方式中脉冲生成电路1的动作逻辑反转后的动作。即，图14中，图2的输入信号EN以及CK被替换成将输入信号EN以及CK逻辑反转后的输入信号ENB以及CKB，输出信号SOx也输出H电平的脉冲信号。
首先，在时刻t1，控制信号ENB从H电平转移至L电平的情况下，脉冲生成电路1b的输出控制部7开始向节点N1预充电。即，该情况下，预充电部70的P型晶体管71呈导通状态，P型晶体管71向节点N2提供比电压Vss高P型晶体管71的阈值电压的量的电压。另外，由此，二极管连接的P型晶体管72呈导通状态，将节点N1预充电至规定的电压V1。这里，电压V1为“V1＝电压Vss+ΔVp”，电压ΔVp为由P型晶体管71的阈值电压和P型晶体管72的阈值电压所确定的电压。
另外，在时刻t1，时钟信号CKB为L电平。因此，节点N1达到P型晶体管62的阈值电压以上的情况下，脉冲生成电路1b将电压Vss(L电平)输出至输出端子To。
接着，在时刻t2，时钟信号CKB从L电平转移至H电平，将时钟信号CKB的H电平施加在输出部60的P型晶体管62的源极端子上。通过将节点N1预充电至P型晶体管62的阈值电压以下，P型晶体管62呈导通状态。并且，P型晶体管62将时钟信号CKB的电压Vdd(H电平)提供至输出端子To。这里，由于经由电阻61将电压Vss提供至输出端子To，因此输出信号SOx为由P型晶体管62的导通电阻值和电阻61的电阻值的比所决定的电压“Vdd-ΔVlo”。像这样，在时钟信号CKB从L电平转移至H电平的情况下，脉冲生成电路1b使输出信号SOx从电压Vss(L电平)转移至电压“Vdd-ΔVlo”(H电平)。
另外，从时刻t1到时刻t2的期间，由于输出信号SOx为电压Vss的信号电平，因此重置部80的P型晶体管81以及P型晶体管82呈导通状态。这里，由于预充电部70的P型晶体管71以及P型晶体管72的驱动能力比P型晶体管81以及P型晶体管82的驱动能力大得多，因此节点N1以及节点N2被预充电至P型晶体管62的阈值电压以下。
接着，在时刻t3，控制信号ENB从L电平转移至H电平的情况下，脉冲生成电路1b的输出控制部7停止向节点N1预充电。该情况下，由于输出端子To的输出为H电平(电压“Vdd-ΔVlo”)，P型晶体管81以及P型晶体管82呈非导通状态。另外，由于控制信号ENB转移至H电平，预充电部70的P型晶体管71以及P型晶体管72呈非导通状态。因此，节点N1保持在被充电至P型晶体管62的阈值电压以下，呈浮动状态。
接着，在时刻t4，时钟信号CKB从H电平转移至L电平的情况下，输出部60的P型晶体管62的输出对应于时钟信号CKB变化为L电平。并且，由于P型晶体管62的输出变化为L电平，因此输出部60经由电容63进行自举动作，节点N1比预充电的电压低电压ΔVbst的量。由此，P型晶体管62由于向栅极端子提供比“电压Vss-阈值电压”低的电压，因此将等于电压Vss的电压输出至输出端子To。即，P型晶体管62利用自举动作，无电压损失地将时钟信号CKB的L电平传递至输出信号SOx。像这样，在时钟信号CKB从H电平转移至L电平的情况下，脉冲生成电路1b使输出信号SOx从电压“Vdd-ΔVlo”(H电平)转移至电压Vss(L电平)。
另外，这里，由于输出端子To的输出为L电平(电压Vss)，P型晶体管81以及P型晶体管82呈导通状态。因此，P型晶体管81以及P型晶体管82在规定期间中，使节点N1以及节点N2重置(放电)为电压Vdd。即，在输出端子To的输出转移至电压Vss后，在规定期间中，重置部80将节点N1重置(放电)为电压Vdd。这里，规定的期间可以是从时刻t4到时刻t5的期间。
接着，在时刻t5，节点N1即P型晶体管62的栅极端子高于P型晶体管62的阈值电压，P型晶体管62呈非导通状态。由此，输出部60停止自举动作。并且，从电源线LVss经由电阻61以规定的电流向输出端子To提供电压Vss，将输出端子To的输出信号SOx维持在电压Vss。
由此，时刻t4以后，输出信号SOx维持着电压Vss。
如上述说明那样，本实施方式中的脉冲生成电路1b由单一导电型的晶体管(例如P型晶体管)构成，包括输出部60以及输出控制部7。输出部60具有以规定的电流从提供电压Vss(第1电压)的电源线LVss向输出端子To提供电压Vss的电阻61，进行将电压Vss输出至输出端子To的自举动作。并且，输出控制部7进行控制，在输出端子To的输出向电压Vss转移时进行引导动作，在输出端子To的输出转移至电压Vss之后停止引导动作，并且使电压Vss从电阻61输出至输出端子To。另外，输出部60包括：P型晶体管62，以及电容63。P型晶体管62对应于栅极端子的电压将输入的时钟信号CKB输出至输出端子To。
像这样，将第1电压作为电压Vss，利用P型晶体管构成第1实施方式中的脉冲生成电路1，因此本实施方式中的脉冲生成电路1b与第1实施方式起到同样的效果。
接着，参照附图对第6实施方式的脉冲生成电路1c进行说明。
[第6实施方式]
图15是表示第6实施方式中脉冲生成电路1c的一个例子的框图。
本实施方式中的脉冲生成电路1c与第5实施方式的不同点在于，在第5实施方式中的脉冲生成电路1b的重置部80中追加了利用第2输入信号即时钟信号CK2B(时钟信号)进行控制的P型晶体管83。另外，本实施方式中，第1输入信号即时钟信号CK1B代替时钟信号CKB输入至脉冲生成电路1c。
图15中，脉冲生成电路1c包括：输出部60，以及输出控制部7a。
另外，图15中，对与图13相同的结构标注相同的标号，并省略其说明。
如上文所述，本实施方式中的输出控制部7a与第5实施方式中的输出控制部7的不同点在于，重置部80a具备P型晶体管83。另外，本实施方式中的输出控制部7a是利用P型晶体管构成第2实施方式中的输出控制部2a而形成，重置部80a的P型晶体管83与第2实施方式中的N型晶体管33对应。
N型晶体管83(第2重置晶体管)的漏极端子连接节点N3，栅极端子连接时钟信号CK2B，源极端子连接电压Vdd的电源线LVdd。在时钟信号CK2B为H电平的情况下，P型晶体管83呈非导通状态，使节点N1以及节点N2为浮动状态。另外，在时钟信号CK2B为L电平的情况下，P型晶体管83呈导通状态，使节点N1以及节点N2重置(放电)至电压Vdd。另外，时钟信号CK2B(第2时钟信号)是与时钟信号CK1B(第1时钟信号)相位不同的信号。
接着，对本实施方式中脉冲生成电路1c的动作进行说明。
图16是表示本实施方式中脉冲生成电路1c的动作的一个例子的时序图。
图16中，波形W45表示控制信号ENB的电压波形，波形W46表示时钟信号CK1B(第1时钟信号)的电压波形，波形W47表示时钟信号CK2B(第2时钟信号)的电压波形。另外，波形W48表示图15的节点N1的电压波形，波形W49表示本实施方式中向输出端子To输出的输出信号SOx的电压波形。
另外，该图中，横轴表示时间，纵轴表示各波形的信号电平(电压)。
图16中，除了利用时钟信号CK1B代替时钟信号CKB这一点之外，从时刻t1到时刻t4的动作与图14所示的第5实施方式的动作相同，因此在这里省略说明。
另外，图16所示的本实施方式中的脉冲生成电路1c的动作是图4所示的第2实施方式中的脉冲生成电路1a的动作逻辑反转后的动作，因此在这里省略说明。
如上述说明那样，将第1电压作为电压Vss，利用P型晶体管构成第2实施方式中的脉冲生成电路1a，因此本实施方式中的脉冲生成电路1c与第2实施方式起到同样的效果。
接着，参照附图对将所述的第5实施方式中的脉冲生成电路1b应用于显示装置100的移位寄存器的情况下的一个例子进行说明。
[第7实施方式]
本实施方式中，除了具备移位寄存器电路6b代替移位寄存器电路6这一点之外，显示装置100与图5所示的显示装置100相同，故在这里省略说明。
图17是表示本实施方式中移位寄存器电路6b的一个例子的框图。
该图中，移位寄存器电路6b是例如包括n个SR单位电路3b(3b＿1～3b＿n)，将SR单位电路3b多级连接而成的移位寄存器。
另外，本实施方式中，由于移位寄存器电路6b由P型晶体管构成，将源极启动脉冲SP逻辑反转后的源极启动脉冲SPB输入至初级的SR单位电路3b＿1。除了SR单位电路3替换为SR单位电路3b这一点之外，其它结构与图6所示的移位寄存器电路6相同。
接着，对本实施方式中的SR单位电路3b的结构进行说明。
图18表示本实施方式中SR单位电路3b的一个例子的框图。
该图中，SR单位电路3b具备输出信号生成部5b、以及移位信号生成部9。
输出信号生成部5b包括第5实施方式中的脉冲生成电路1b，向时钟信号CKB输入时钟信号SCK1B(SCK2B、SCK1或SCK2)，根据时钟信号SCK1B(SCK2B、SCK1、或SCK2)，向输出端子To输出输出信号SOx。另外，由于脉冲生成电路1b的结构与图13所示的结构相同，故在这里省略说明。
移位信号生成部9对应于输出信号SOx输出移位输出信号SPOx。例如，移位信号生成部9的时钟信号CK被输入时钟信号SCK1(SCK2、SCK1B、或SCK2B)，输出输出信号SOx的逻辑反转信号即移位输出信号SPOx。
另外，移位信号生成部9包括：移位输出控制部91、以及移位输出部92。
移位输出部92基于从移位输出控制部91输出的控制信号进行自举动作，利用自举动作，根据时钟信号CK，输出电压Vss的电压电平的信号。移位输出部92例如包括：P型晶体管921、P型晶体管922以及电容923。
P型晶体管921(第1输出晶体管)根据栅极端子的电压，将时钟信号SCK1B(SCK2B、SCK1、或SCK2)的反相位的时钟信号即反相时钟信号SCK1(SCK2、SCK1B、或SCK2B)作为移位输出信号SPOx输出。P型晶体管921中，例如源极端子连接时钟信号CK的信号线，栅极端子(控制端子)连接节点N3，漏极端子连接移位输出信号SPOx的信号线。
P型晶体管922(第2输出晶体管)连接在提供电压Vdd的电源线LVdd和移位输出信号SPOx的信号线之间，栅极端子连接输出端子To。即，N型晶体管922中，例如源极端子连接电源线LVdd，栅极端子连接输出端子To，漏极端子连接移位输出信号SPOx的信号线。
电容923(静电电容元件)连接在移位输出信号SPOx的信号线与P型晶体管921的栅极端子(节点N3)之间。为了向P型晶体管921的栅极端子提供电压“Vss-阈值电压”以下的电压，在移位输出信号SPOx从H电平转移到L电平时，电容923对连接P型晶体管921的栅极端子的节点N3进行充电。
移位输出控制部91至少在移位输出信号SPOx输出电压Vss期间，对P型晶体管921的栅极端子的电压进行控制，使P型晶体管921呈导通状态。
另外，移位输出控制部91包括P型晶体管911。
P型晶体管911(第3预充电晶体管)的漏极端子连接节点N2，栅极端子连接电源线LVss，源极端子连接节点N3。P型晶体管911将提供至节点N2的电压提供(预充电)至节点N3。
另外，节点N3的电压被预充电至比使P型晶体管921呈导通状态的阈值电压更低的电压之后，利用自举动作，在从电压Vdd转移至电压Vss时，使移位输出信号SPOx达到比电压Vss低阈值电压以下的电压。另外，在利用动作，移位输出信号SPOx从电压Vss向电压Vdd转移时，节点N3的电压返回预充电电压，同时输出端子To从H电平转变为L电平，从而P型晶体管82呈导通状态。并且，通过使节点N2达到Vdd电平，移位输出信号SPOx最终达到电压Vdd。
接着，对本实施方式中的移位寄存器电路6b的动作进行说明。
图19是表示本实施方式中移位寄存器电路6b的动作的一个例子的时序图。
图19中，波形W50～W54依次表示源极启动脉冲SPB的电压波形，时钟信号SCK1的电压波形，时钟信号SCK1B的电压波形，时钟信号SCK2的电压波形，以及时钟信号SCK2B的电压波形。另外，波形W55～W57依次表示输出信号SO1～SO3的电压波形，波形W58以及W59表示输出信号SOn-1以及SOn的电压波形。另外，该图中，横轴表示时间，纵轴表示各波形的信号电平(电压)。
图19所示的本实施方式中的移位寄存器电路6b的动作为图8所示的第3实施方式中的移位寄存器电路6的动作进行逻辑反转后的动作(参照时刻t11～t16)。
即，移位寄存器电路6b从源极启动脉冲SP的下降沿开始移位动作，对应于时钟信号SCK1的上升沿(或下降沿)依次输出奇数级的输出信号(SO1、SO3、···)，对应于时钟信号SCK2的上升沿(或下降沿)依次输出偶数级的输出信号(SO2、···)。
接着，对本实施方式中的移位寄存器电路6b的SR单位电路3b的动作进行说明。
图20是表示本实施方式中SR单位电路3b的动作的一个例子的时序图。
图20中，波形W60表示输入信号ENB(源极启动脉冲SPB或前级的移位输出信号SPOx)的电压波形。另外，波形W61表示时钟信号CK(时钟信号SCK1、SCK2、SCK1B或SCK2B)的电压波形，波形W62表示时钟信号CKB(时钟信号SCK1B、SCK2B、SCK1或SCK2)的电压波形。另外，波形W63表示图18的节点N1的电压波形，波形W64表示向输出端子To输出的输出信号SOx的电压波形。另外，波形W65表示图18的节点N3的电压波形，波形W66表示移位输出信号SPOx的电压波形。另外，该图中，横轴表示时间，纵轴表示各波形的信号电平(电压)。
图20所示的本实施方式中的SR单位电路3b的动作为图9所示的第3实施方式中的SR单位电路3的动作进行逻辑反转后的动作(参照时刻t1～t5)。
如上述说明那样，将第1电压作为电压Vss，利用P型晶体管构成第3实施方式中的移位寄存器电路6，因此本实施方式中的移位寄存器电路6b与第3实施方式起到同样的效果。
接着，作为第7实施方式以外的其它实施方式，参照附图对将所述的第6实施方式中的脉冲生成电路1c应用于显示装置100的移位寄存器的情况下的一个例子进行说明。
[第8实施方式]
首先，对本实施方式中的移位寄存器电路6c的结构进行说明。
图21是表示本实施方式中移位寄存器电路6c的一个例子的框图。
该图中，移位寄存器电路6c是例如包括n个SR单位电路3c(3c＿1～3c＿n)，将SR单位电路3c多级连接而成的移位寄存器。
另外，除了具备移位寄存器电路6c来代替移位寄存器电路6这一点除外，本实施方式中的显示装置100与图5所示的显示装置100相同。
另外，本实施方式中，由于移位寄存器电路6c由P型晶体管构成，将源极启动脉冲SP逻辑反转得到的源极启动脉冲SPB被输入至初级的SR单位电路3c＿1。除了将SR单位电路3a替换为SR单位电路3c这一点之外，其它结构与图10所示的移位寄存器电路6a相同。
本实施方式中的移位寄存器电路6c包括n个SR单位电路3c(3c＿1～3c＿n)。另外，(时钟信号SCK1、SCK1B以及SCK2)、(SCK2、SCK2B以及SCK1)、(时钟信号SCK1B、SCK1、以及SCK2B)、(SCK2B、SCK2、以及SCK1B)中的某一个信号组被输入至n个SR单位电路3c中。
接着，对本实施方式中的SR单位电路3c的结构进行说明。
图22表示本实施方式中SR单位电路3c的一个例子的框图。
该图中，SR单位电路3c具备输出信号生成部5c、以及移位信号生成部9。
输出信号生成部5c包括第6实施方式中的脉冲生成电路1c，向时钟信号CK1B输入时钟信号SCK1B(SCK2B、SCK1或SCK2)，根据时钟信号SCK1B(SCK2B、SCK1、或SCK2)，向输出端子To输出输出信号SOx。另外，由于脉冲生成电路1c的结构与图15所示的结构相同，故在这里省略说明。
另外，图22中，对与图18相同的结构标注相同的标号，并省略其说明。
接着，对本实施方式中的移位寄存器电路6c的动作进行说明。
由于本实施方式中的移位寄存器电路6c的动作与图19所示的移位寄存器电路6b的动作相同，故在这里省略说明。
接着，对本实施方式中的移位寄存器电路6c的SR单位电路3c的动作进行说明。
图23是表示本实施方式中SR单位电路3c的动作的一个例子的时序图。
图23中，波形W70～W73依次表示输入信号ENB(源极启动脉冲SPB的电压波形或前级移位输出信号SPOx)的电压波形，时钟信号CK1的电压波形，时钟信号CK1B的电压波形，以及时钟信号CK2B的电压波形。另外，波形W74表示图22的节点N1的电压波形，波形W75表示向输出端子To输出的输出信号SOx的电压波形。另外，波形W76表示图22的节点N3的电压波形，波形W77表示移位输出信号SPOx的电压波形。
另外，该图中，横轴表示时间，纵轴表示各波形的信号电平(电压)。
图23所示的本实施方式中的SR单位电路3c的动作为图12所示的第4实施方式中的SR单位电路3a的动作进行逻辑反转后的动作(参照时刻t1～t5)。
如上述说明那样，将第1电压作为电压Vss，利用P型晶体管构成第4实施方式中的移位寄存器电路6a，因此本实施方式中的移位寄存器电路6c与第4实施方式起到同样的效果。
另外，本发明不限于上述的实施方式，在不脱离本发明的主旨的范围可进行变更。
例如，所述的实施方式中，对SR单位电路3(3a～3c)包括移位信号生成部4(9)的情况的例子进行了说明，但如图24所示，也可为不包括移位信号生成部4(9)的方式。
图24是表示移位寄存器电路6(6a～6c)的SR单位电路3(3a～3c)的变形例的框图。
该图中，SR单位电路3d包括输出信号生成部5(5a～5c)，以及反相器电路35，反相器电路35将输出信号生成部5(5a～5c)的输出信号SOx的逻辑反转信号输出至下一级的SR单位电路3d。像这样，SR单位电路3(3a～3c)也可为不包括移位信号生成部4(9)的方式。
另外，所述的实施方式中，作为一个例子对显示装置100为液晶显示装置的情况进行了说明，但也可为有机EL(Electro-Luminescence)显示装置、MEMS(Micro Electro Mechanical System：微机电系统)显示装置等的其它方式的显示装置。
另外，所述的实施方式中，对将移位寄存器电路6(6a～6c)适用于显示装置100的数据信号驱动电路106内的移位寄存器的方式进行了说明，但也可适用于扫描信号驱动电路108的移位寄存器电路109。
另外，所述实施方式中，对将脉冲生成电路1(1a～1c)适用于移位寄存器电路6(6a～6c)的方式进行了说明，但不限定于此。例如，也可适用于不同于显示装置100内的移位寄存器的其它部分，或者也可适用于显示装置以外的其它装置。
另外，所述实施方式中，作为一个例子，如图8以及图19所示，对移位寄存器电路6(6a～6c)在相位不同的两个时钟信号(SCK1、SCK2)的上升沿以及下降沿这两个时刻进行移位动作的情况进行了说明，但不限定于此。例如，也可适用于在时钟信号SCK1以及SCK2的上升沿以及下降沿其中一方的时刻进行移位动作的移位寄存器。
工业上的实用性
本发明适用于液晶显示装置、有机EL显示装置、MEMS显示装置等显示装置。
标号说明
1、1a、1b、1c 脉冲生成电路
2、2a、7、7a 输出控制部
3、3_1～3_n、3a、3a_1～3a_n、3b、3b_1～3b_n、3c、3c＿1～3c＿n SR单位电路
4、9 移位信号生成部
5、5a、5b、5c 输出信号生成部
6、6a、6b、6c 移位寄存器电路
10、60 输出部
11、61 电阻
12、21、22、31、32、33、411、421、422 N型晶体管
13、63、423、923 电容
20、70 预充电部
30、30a、80、80a 重置部
41、91 移位输出控制部
42、92 移位输出部
62、71、72、81、82、83、911、921、922 P型晶体管
100 显示装置
101 时刻信号生成电路
102 显示屏
103 控制电路
104 电源电路
105 显示部
106 数据信号驱动电路
107 数据处理电路
108 扫描信号驱动电路
109 移位寄存器电路

Claims (11)

1.一种脉冲生成电路，是由单一导电型的晶体管构成的脉冲生成电路，包括：
输出部，该输出部具有电流限制元件，该电流限制元件以规定的电流从提供第1电压的第1电源线向输出端子提供所述第1电压，该输出部根据输入的输入信号，进行自举动作将所述第1电压向所述输出端子输出；以及
输出控制部，该输出控制部进行控制，在所述输出端子向所述第1电压转移时，使所述自举动作进行，在所述输出端子转移至所述第1电压后，使所述自举动作停止，并且使所述第1电压从所述电流限制元件向所述输出端子输出。
2.如权利要求1所述的脉冲生成电路，其特征在于，
所述电流限制元件连接在所述第1电源线和所述输出端子之间，
所述输出部包括：
输出晶体管，该输出晶体管对应于控制端子的电压将输入的所述输入信号向所述输出端子输出；以及
静电电容元件，该静电电容元件连接在所述输出端子、与所述输出晶体管的控制端子之间。
所述输出控制部，
控制所述输出晶体管的控制端子的电压，使至少在所述输出端子的输出从所述第1电压转移至规定电压、并再次转移至所述第1电压的期间，所述输出晶体管呈导通状态。
3.如权利要求2所述的脉冲生成电路，其特征在于，
所述输出控制部包括：
预充电部，该预充电部至少在包含所述输出端子的输出从所述第1电压向所述规定电压转移的期间，将所述输出晶体管的控制端子的电压预充电至使所述输出晶体管达到导通状态的电压；以及
重置部，该重置部在所述输出端子的输出从所述规定电压转移至所述第1电压后的情况下，将所述输出晶体管的控制端子的电压重置为使所述输出晶体管达到非导通状态的电压。
4.如权利要求3所述的脉冲生成电路，其特征在于，
所述重置部包括：
重置晶体管，该重置晶体管连接在所述输出晶体管的控制端子和提供所述第2电压的所述第2电源线之间，控制端子连接所述输出端子。
5.如权利要求3所述的脉冲生成电路，其特征在于，
所述重置部包括：
第1重置晶体管以及第2重置晶体管，该第1重置晶体管以及第2重置晶体管串联连接在所述输出晶体管的控制端子和提供所述第2电压的所述第2电源线之间，
所述第1重置晶体管的控制端子连接所述输出端子，
所述第2重置晶体管的控制端子连接与输入信号的相位不同的信号线。
6.如权利要求2至权利要求5中任一项所述的脉冲生成电路，其特征在于，
所述单一导电型的晶体管为N沟道型晶体管，
所述第1电压高于所述第2电压。
7.如权利要求2至权利要求5中任一项所述的脉冲生成电路，其特征在于，
所述单一导电型的晶体管为P沟道型晶体管，
所述第1电压低于所述第2电压。
8.一种移位寄存器电路，是多级单位电路连接而成的移位寄存器电路，
所述单位电路包括权利要求1至权利要求7中任一项所述的脉冲生成电路。
9.如权利要求8所述的移位寄存器电路，其特征在于，
所述单位电路包括：
输出信号生成部，该输出信号生成部包括所述脉冲生成电路，该脉冲生成电路的所述输入信号被输入时钟信号，该输出信号生成部根据所述时钟信号，向所述输出端子输出输出信号；以及
移位信号生成部，该移位信号生成部根据所述输出信号，输出移位输出信号。
10.如权利要求9所述的移位寄存器电路，其特征在于，
所述移位信号生成部包括：
第1输出晶体管，该第1输出晶体管根据控制端子的电压，将所述时钟信号的相反相位的时钟信号即反相时钟信号作为所述移位输出信号进行输出；
第2输出晶体管，该第2输出晶体管连接在提供与所述第1电压不同的第2电压的第2电源线与所述移位输出信号的信号线之间，控制端子连接所述输出端子；
静电电容元件，该静电电容元件连接在所述移位输出信号的信号线、与所述第1输出晶体管的控制端子之间；以及
移位输出控制部，该移位输出控制部控制所述第1输出晶体管的控制端子的电压，使至少在所述移位输出信号输出所述第1电压期间，所述第1输出晶体管呈导通状态。
11.一种显示装置，该显示装置具备驱动电路，该驱动电路包含权利要求8至权利要求10中任一项所述的移位寄存器电路。
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