CN104752339B - 实现低电阻率钨特征填充的钨成核工艺 - Google Patents

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Abstract

本发明涉及实现低电阻率钨特征填充的钨成核工艺，具体公开了一种在半导体加工中用于在半导体基底的特征中沉积低电阻率钨的方法。所述方法涉及在钨成核层沉积期间使用含锗还原剂以实现薄的且低电阻率的成核层。

Description

实现低电阻率钨特征填充的钨成核工艺
技术领域
本发明总体上涉及半导体加工领域，更具体地涉及用钨填充基底上的特征的装置以及方法。
背景技术
含钨材料的沉积是诸多半导体制造加工中的一个完整部分。这些材料可以被用于水平互连、相邻金属层之间的通孔、第一金属层与硅基底上的器件之间的接触、以及高深宽比的特征。在半导体基底上的常用钨沉积加工中，基底在真空腔内被加热至加工温度，并且沉积了作为种子层或者成核层的钨膜的非常薄的一部分。此后，在成核层上沉积钨膜的残留物(主体层，bulklayer)。主体层通常比成核层更加迅速地沉积。
具有非常低电阻的越来越薄的钨电气连接将实现更小关键尺寸的器件。虽然惯用方法能够沉积成核层，但其对于在小的关键尺寸特征中的低电阻率钨的沉积提供成核层的能力是有限的。例如，当深宽比增到超过10:1时，逻辑连接的形成变得更有挑战性。使用传统的钨沉积技术在这样的有挑战性的特征中进行无空隙填充是有问题的。
发明内容
本文提供了用于沉积钨的方法，包括用钨填充基底上的特征的方法。
在一方面，一种用钨填充基底上的特征的方法涉及：通过将特征暴露于含锗还原剂和含钨前驱体的交替脉冲，在沉积主体钨层之前形成钨成核层。在不同实施方式中，形成的钨成核层具有在约1nm和20nm之间的厚度。在一些实施方式中，形成的钨成核层具有小于约1nm的厚度。在不同实施方式中，每循环所沉积的钨量少于约
在一些实施方式中，钨成核层在氢气环境下形成。在不同实施方式中，形成在特征中的钨实质上全部为阿尔法-钨。在很多实施方式中，含锗还原剂为锗烷(GeH4)或者乙锗烷(Ge2H6)。
在一些实施方式中，所述方法还包括通过化学气相沉积来沉积主体钨层。在一些实施方式中，在主体钨层沉积期间的颗粒生长自特征中的钨成核的第一位点延伸至钨成核的第二位点。在很多实施方式中，在主体钨层沉积期间形成的钨实质上全部为阿尔法-钨。在一些实施方式中，主体钨层为至少90％阿尔法-钨。在一些实施方式中，主体钨层为至少99％阿尔法-钨。
另一方面涉及通过形成钨成核层、以及在形成钨成核层之后和在沉积钨主体层之前将钨成核层在含锗还原剂脉冲下处理，用钨填充基底上的特征的方法。在不同实施方式中，在处理期间并无其他前驱体的干涉脉冲(intervening pulse)。在一些实施方式中，实施含钨前驱体的干涉脉冲，以使在处理期间脉冲式输送的(pulsed)含钨前驱体的量少于在成核层形成期间脉冲式输送的含钨前驱体的量。在一些实施方式中，在使用含钨前驱体的干涉脉冲处理期间实质上没有钨被沉积。在很多实施方式中，含锗还原剂为锗烷(GeH4)或者乙锗烷(Ge2H6)。
另一方面涉及用于填充基底上的特征的装置，其包括带有腔的多腔装置和用于控制装置中的操作的控制器。所述腔可以包括基底支撑件和被配置成将基底暴露于气体的一个或者多个气体进口。所述控制器可以包括用于将特征暴露于含锗还原剂和含钨前驱体的交替脉冲的机器可读指令。
在不同实施方式中，控制器还包括在所述特征被暴露于含锗还原剂和含钨前驱体的交替脉冲时用于使氢气流动至腔的指令。在很多实施方式中，含锗还原剂为锗烷(GeH4)或者乙锗烷(Ge2H6)。在不同实施方式中，多腔装置还包括处理腔，控制器还包括用于生成没有含钨前驱体的干涉脉冲的含锗还原剂脉冲的指令。
下文参考附图进一步地说明这些和其他方面。
附图说明
图1是根据一些实施方式用钨成核和主体层填充了的特征的示意图。
图2A和2B是表示在不同实施方式中贝塔-钨和阿尔法-钨的存在的图表。
图3是表示根据不同实施方式在用钨填充特征的方法中的操作的加工流程图。
图4A是根据不同实施方式的带有沉积的钨成核层的特征的图像例。
图4B是根据不同实施方式的带有沉积的钨成核层和钨主体层的特征的图像例。
图5是表示根据不同实施方式在用钨填充特征的方法中的操作的加工流程图。
图6A和6B表示根据不同实施方式在低电阻率处理中的气体脉冲序列。
图6C是表示根据不同实施方式用钨填充特征的方法中的操作的流程图。
图6D是根据一些实施方式在加工的不同阶段的特征横截面的示意图。
图7是根据所公开的实施方式适于实施钨沉积加工的加工系统的示意图。
图8是表示根据所公开的实施方式的成核沉积循环与膜厚的函数关系的图表。
图9是表示根据所公开的实施方式的电阻率与膜厚的函数关系的图表。
图10是表示根据所公开的实施方式的所沉积钨膜的电阻率的图表。
具体实施方式
在下面的说明中，给出了多个具体细节以提供对所述实施方式的完整理解。被公开的实施方式可以在没有这些具体细节的部分或者全部的情况下实施。在其他实例中，公知的加工操作没有被具体叙述以免非必要地模糊被公开的实施方式。在将公开的实施方式与一些实施方式关联地叙述时，要理解，这并不意图限定被公开的实施方式。
当器件缩放至更小技术节点时，在钨(W)填充中存在各种挑战。一种挑战是防止归因于触点(contacts)和通孔(vias)中的更薄的膜造成的电阻增加。当特征变得更小时，由于更薄的钨膜中的散射效应(scattering effects)，钨触点或者线电阻增加。低电阻率钨膜使集成电路设计中的能量损耗和过热最小化。常用的化学气相沉积(CVD)钨沉积加工涉及沉积成核层(nucleation layer)，其紧随以CVD主体钨沉积(bulk tungstendeposition)。当有效的钨沉积加工使用钨成核层时，这些层通常具有比主体层更高的电气电阻率。沉积在触点、通孔以及其他特征中的阻挡层(barrier layer)也可以具有高电阻率。进一步地，特征越小，薄的阻挡和钨成核膜占据特征的比例越大，从而增加特征中的总电阻。钨膜的电阻率依赖于沉积的该膜厚度，归因于边界效应(boundary effects)在非常小的厚度增大。
图1显示了成核膜110和主体钨材料120在可形成于基底上的通孔或者触点结构100中所占体积。由于成核层的电阻率大于主体层的电阻率(ρnucleation>ρbulk)，因此成核层的厚度应该被最小化以保持总电阻尽可能地低。另一方面，钨成核应该足够地厚以完整地覆盖下面的基底以支持高质量主体沉积。
例如通孔或者接触孔之类的特征可以以一个或者多个窄的和/或凹进的开口、特征中的压缩部(constrictions)、以及高深宽比来表征。特征的一个示例可以包括基底中的特征孔或者基底上的层，例如图1中所示特征。基底可以为例如200mm晶片、300mm晶片或者450mm晶片之类的硅晶片，包括具有一层或者多层材料的晶片，所述材料例如其上所沉积的电介质材料、导体材料、或者半导体材料。在一些实施方式中，特征可以具有至少大约2:1、至少大约4:1、至少大约6:1、至少大约10:1或者更高的深宽比。特征孔还可以具有接近开口的尺寸，例如在大约10nm至500nm之间、例如在大约25nm和大约300nm之间的开口直径或者线宽。特征孔可以是指未填充的特征或者指特征。
可以具有凹进轮廓的特征可以具有自特征的底部、密封端部或者内部至特征的开口收窄的轮廓。在不同实施方式中，特征可以具有下伏层(under-layer)，例如阻挡层或者粘着层。下伏层的非限定性例包括电介质层(dielectric layer)和导电层(conductinglayer)，例如二氧化硅、氮化硅、碳化硅、金属氧化物、金属氮化物、金属碳化物以及金属层。在一些实施方式中，下伏层可以为氮化钛(TiN)、钛金属(Ti)、氮化钨(WN)、铝化钛(TiAl)或者氧化钛(TiOx)。
特征可以在特征内的中点处具有一个或者多个压缩部，导致在钨沉积期间可能发生夹断，并且在特征的一部分被填充之前，被沉积的钨阻碍越过压缩部进一步沉积。这样的特征可以被用于逻辑器件，例如垂直NAND(VNAND)结构中的字线(word line)。
为了本说明的目的，“接近开口”被定义为特征内的与自场区(field region)测量的介于约0％和约10％之间的特征深度对应的近似位置或者区域(例如，沿着特征的侧壁)。在一些实施方式中，接近开口的区域对应于位于开口的区域。进一步地，“特征内侧”被定义为特征内的与自特征顶部上的场区测量的介于约20％和约60％之间的特征深度对应的近似位置或者一片区域。典型地，当用于具体参数(例如厚度)的数值被具体为“接近开口”或者“特征内侧”时，这些数值代表在这些位置/区域内得到的测量值或者多个测量值的平均数。在一些实施方式中，接近开口的下伏层的平均厚度比特征内侧的下伏层的平均厚度大至少约10％。在更一些实施方式中，该差异可以为至少约25％、至少约50％或者至少约100％。特征内的材料分布还可以以其台阶覆盖率(step coverage)来表征。为了本说明的目的，“台阶覆盖率”被定义成两个厚度的比值，例如特征内侧的材料厚度除以接近开口的材料厚度。在具体示例中，衬里(liner)或者其他下伏层的台阶覆盖率小于约100％，或者更具体地，小于约75％或者甚至小于约50％。
钨成核层可以被沉积在特征内以保形地涂敷特征的侧壁和底部，或者在两侧都具有开口的横向取向特征的情况下，保形地涂敷特征的两侧。通常，成核层为薄的保形层，其用于促进在其上的主体材料的后续成形。对下伏的特征底部和侧壁的保形对于支持高质量的沉积而言是关键的。成核层经常使用原子层沉积(ALD)或者脉冲成核层(PNL)方法沉积。
在PNL技术中，反应物的脉冲被连续地注入反应腔，并且通常通过反应物之间的清除气体的脉冲将反应物的脉冲自反应腔清除。第一反应物可以被吸收在基底上，能够与下一反应物反应。以循环形式重复该过程直到达到理想的厚度。PNL与ALD技术类似。PNL通常以其更高的操作压强范围(大于1托)和更高的单循环生长率(大于每循环1个单层膜的生长)区别于ALD。PNL沉积期间的腔压可以在约1托至约400托的范围内。根据本文提供的说明，PNL宽泛地包含连续添加反应物以用于在半导体基底上的反应的任一循环过程。因此，所述构思包含通常被称为ALD的技术。根据所公开的实施方式，CVD包含使反应物被一起引入反应器用于气相反应这样的过程。PNL和ALD工艺明显区别于CVD工艺，反之亦然。
在钨成核层沉积的很多例子中，连续注入的反应物之一可以是含硼还原剂(例如硼烷(BH3)或者乙硼烷(B2H6)、或者含硅还原剂(例如硅烷(SiH4))。然而，含硼还原剂和含硅还原剂都会引发一些问题。使用乙硼烷(B2H6)作为还原剂导致每循环沉积较厚的成核膜。这是由于乙硼烷沉积是非自限性(self-limiting)的。因此，乙硼烷可以在特征的表面上累积并生长而不是在表面上沉积饱和单层，因而在表面上生成较多乙硼烷。在含钨前驱体与乙硼烷反应时，较厚的乙硼烷层导致较厚的钨成核层。因此，当使用乙硼烷时，钨成核膜经常以每循环约至约的厚度沉积。
在一些情况下，成核层沉积被紧跟以后沉积处理(post-deposition treatment)以改善电阻率，例如使用诸如乙硼烷(B2H6)之类的含硼还原剂的连续脉冲处理成核层。另一选择是将成核层暴露于乙硼烷和六氟化钨(WF6)的交替的脉冲。尽管经乙硼烷处理过的成核层可以具有较低的电阻率，但由于硼-10(10B)，即硼的一种同位素的存在，在主体钨膜中依然存在潜在的问题。
硼-10的存在引起整合问题，例如化学机械抛光(CMP)期间的加工缺陷、或者由于同位素硼-10与热中子的相互反应造成的软错误率缺陷。尤其是，硼-10在CMP期间与化学物反应以生成可溶性硼酸，导致边缘侵蚀、塞子拔出以及其他缺陷。这些缺陷尤其涉及在逻辑器件中被沉积的钨膜。
使用含硼还原剂的另一担忧可能是，其对形成在特征中的钨的类型产生影响。图2A是描绘被沉积的钨膜电阻率的图表，该钨膜被以以下方式沉积：使用乙硼烷和六氟化钨脉冲用于成核层沉积、紧跟着使用乙硼烷脉冲用于后沉积处理、以及最后进行主体CVD钨沉积。点200A和202A表示大约和的钨膜的电阻率，其分别以在300℃下沉积的主体CVD钨使用上述方法沉积的。Y轴表示总的被沉积的钨的电阻率，总的被沉积的钨既包括成核层也包括主体CVD钨；而X轴表示整个钨沉积物的厚度，整个钨沉积物既包括成核层也包括主体CVD钨。如图所示，对于基于硼的钨膜沉积，在电阻率随着厚度增大而减少之前，随着厚度增大在电阻率曲线中存在略微增高的情况。注意钨膜在点202A的电阻率较低。应当注意的是：电阻率曲线特性还依赖于所采用的CVD工艺；在395℃下的CVD之后的基于硼的成核层在厚度增加时电阻率并未显示相同的增加。
由点200A和202A表示的钨膜使用X射线衍射评估。由图2A中的点200A表示的膜显示了图2B中的峰值200B，其对应于贝塔-钨(beta-tungsten，β-W)的存在。由点202A表示的薄膜显示了峰值202B，其对应于阿尔法-钨(α-W)的大量存在。该数据表示贝塔-钨的出现增加了整个钨膜的电阻率。贝塔-钨具有亚稳态的A15立方晶体结构且展示了比阿尔法-钨的稳定的体心立方晶体结构更高的电阻率。未由特定理论所限，认为基于硼的成核层可能导致在特定厚度的钨膜中存在较高电阻率的贝塔-钨。如以下进一步所述，沉积在基于锗的成核层的顶部的钨膜并未展示图2A中所示的电阻率特性，而是随着厚度增加电阻率减小。
对于成核层理想的是形成良好的表面以用于主体钨沉积。硅烷(SiH4)已在成核层沉积中被用作含硼还原剂的替代。然而，为了使含硅烷的成核层实现良好的主体钨生长，通常需要一层较厚的钨成核层，例如至少大于厚的层。由于钨成核层的电阻率较高，因而这导致钨膜整体电阻率较高。在每循环厚度中的粒度缺乏(lack ofgranularity)还导致工艺控制下降。
本文提供了使用钨填充特征的方法以及关联的系统与装置。应用例包括逻辑和存储器触点填充、埋有DRAM的字线填充、垂直集成存储门/字线填充、以及带有穿硅通孔(TSVs)的3-D集成。本文所述方法能够用于填充诸如硅通孔之类的垂直特征，以及诸如VNAND字线之类的水平特征。所述方法可以用于保形和自底向上或者自内向外的填充。
已发现，使用含锗还原剂沉积的钨膜能够提供低的电阻率，实现阿尔法-钨生长的薄的钨成核膜，所得的膜使得在逻辑器件中有少量缺陷或者无缺陷。特别是，使用含锗还原剂的钨成核膜沉积使得每循环沉积较薄的膜，进而降低电阻率并且对于所得成核膜的厚度提供更精确的控制。这些薄的成核层还促进用于钨主体层的沉积的良好的钨生长。另外，当含钨的前驱体与所沉积的含锗膜在每个循环反应时，由X光电子能谱测得的所沉积的含锗膜残留在基底上的量是少量的，这表明特征中的大部分膜被转换成了元素钨。
图3是根据不同实施方式的用钨填充特征的方法的工艺流程图。在一些实施方式中，方法300可以在大约200℃和大约400℃之间的温度下实施。在一些实施方式中，方法300可以在介于大约1托和大约300托之间的压强下实施。这些范围之外的温度和压强可以被用于一些实施方式。在操作301中，基底被暴露于含锗还原剂脉冲。作为一示例，基底可以是一个或者多个特征将要用钨填充的基底。根据不同实施方式，基底特征具有深宽比为至少10:1、至少15:1、至少20:1、至少25:1、或者至少30:1。另外根据不同实施方式，特征尺寸以特征开口尺寸加上深宽比、或者以特征开口尺寸取代深宽比来表征。开口可以是自10nm至100nm、或者10nm至50nm宽。例如，在一些实施方式中，所述方法可以是有利地使用具有窄开口的特征，而不用考虑深宽比。在一些实施方式中，凹陷的特征被形成在基底上的电介质层内，特征的底部与下伏金属层接触。另外，在一些实施方式中，特征包括位于其侧壁和/底部上的衬里/阻挡层。衬里层的例子包括Ti/TiN、TiN和WN。作为扩散阻挡层的附加或者取代扩散阻挡层，特征可以包括例如粘附层、成核层、这些层的组合，或者内衬特征的侧壁和底部的其他任意可用材料之类的层。在一些实施方式中，特征是凹进特征；也就是衬里层或者其他材料形成部分地阻挡特征开口的悬垂部。
可以使用能够分解或者反应以形成可转换含钨前驱体从而形成元素钨的任意含锗化合物。例子包括锗烷，例如GenHn+4、GenHn+6、GenHn+8以及GenHm，其中，n是从1至10的整数，并且n是不同于m的整数。也可以使用其他含锗化合物，例如烷基锗烷类(alkyl germanes)、烷基锗(alkyl germanium)、氨基锗烷类(aminogermanes)以及卤素锗烷类(halogermanes)。通常，卤素锗烷类不具有出众的还原势，但可能存在适于使用卤素锗烷类形成膜的工艺条件和含钨前驱体。
脉冲时间的示例可以是介于大约0.25秒和大约30秒之间、大约0.25秒至大约5秒之间、或者大约0.5秒至大约3秒之间。所述脉冲对于使基底中的特征表面饱和是充分的。在一些实施方式中，所述脉冲对于使基底中的特征表面过饱和是充分的。在一些实施方式中，可以使用运载气体，例如氩气(Ar)、氦气(He)、或者氮气(N2)。
在不同实施方式中，操作301可以在氢气环境下实施。例如，氢气可以流至腔，在该腔中基底以含至少10:1或者至少50:1或者至少70:1或者至少100:1的氢与锗的还原剂比率被加工。如下进一步所讨论，在氢气环境下的沉积可以减少单个循环沉积的厚度，还可以减少被沉积的钨膜的电阻率。
在操作301之后，存在可选的清除步骤，以清除没有被特征表面吸收的还处于气相的过剩的含锗还原剂。清除可以通过以下操作执行：使惰性气体以固定压强流过，从而减少腔的压强，并且在启动另一气体暴露之前重新给腔加压。
接着，在操作303中，基底被暴露于含钨前驱体脉冲。含钨前驱体与所沉积的锗层反应以形成元素钨。含钨前驱体的示例包括六氟化钨(WF6)、六氯化钨(WCl6)或者六羰基钨(W(CO)6)。在一些实施方式中，含钨前驱体为含卤素的化合物，例如六氟化钨。还可以使用有机金属前驱体和无氟的前驱体，例如MDNOW(甲基环戊二烯基二羰基亚硝钨)和EDNOW(乙基环戊二烯基二羰基亚硝钨)。
在一些实施方式中，含钨气体前驱体暴露包括运载气体，例如氮气(N2)、氩气(Ar)、氦气(He)、氢气(H2)或者其他惰性气体。
脉冲时间的示例可以是介于大约0.25秒至大约30秒之间、大约0.25秒至大约5秒之间、或者大约0.5秒至大约3秒之间。所述脉冲对于与基底特征表面上的反应位点的反应是充分的，其中锗被吸收在所述表面上。
在一些实施方式中，操作301和303都可以在氢气环境下实施。在操作303之后，存在可选的清除步骤以清洗处于气相的过剩的含钨前驱体。
在操作305中，重复操作301和操作303直到理想厚度的钨成核层沉积在特征的表面上。操作301和303的单次重复可以被称为“循环”。在一些实施方式中，方法300可以实现无后续加工的低电阻率钨成核层。在一些实施方式中，操作301和305的顺序可以被颠倒，以首先生成含钨前驱体脉冲。
在很多实施方式中，钨成核层的沉积将涉及作为唯一的还原剂脉冲的一个或者多个含锗化合物的脉冲，没有任何含硼还原剂、含硅还原剂或者其他还原剂的脉冲。然而，在一些实施方式中，可以使用一个或者多个附加的还原剂的脉冲，例如含硼或者含硅还原剂脉冲。在这些实施方式中，附加的还原剂可以与含锗还原剂连续地脉冲式输送或者同步地脉冲式输送。在本文中，要注意的是，尽管氢气能够作为还原剂，但图3的成核过程当其在氢气环境下运作时，氢气是不被认为作为还原剂起作用的。
在不同实施方式中，每循环沉积的钨量可以为至少大约或者介于大约和大约之间、或者少于大约与惯用的ALD工艺相比，这样的每循环沉积的较低的钨厚度实现对沉积加工精调节以及在特征中较低的总的钨电阻率。能够以介于和之间的厚度沉积钨成核层允许实现理想的厚度。钨成核层可以被沉积成任意合适的厚度。如上所讨论，通常，将成核层尽可能薄地保持，并且还促进良好的主体生长，这是有利的。
结果，被沉积的钨成核层可以具有小于大约1nm的厚度或者介于大约1nm和大约20nm之间的厚度，具体取决于特征。在不同实施方式中，钨成核层的厚度可以是介于大约1nm和大约10nm之间。
在实施了方法300之后，主体钨层可以被沉积在钨成核层上。例如，所沉积的基于锗烷的钨成核层和主体钨成核层的总的厚度可以是介于大约1nm和大约200nm之间、或者介于大约4nm和大约200nm之间、或者介于大约10nm和大约50nm之间、或者介于大约1nm和大约10nm之间。沉积主体钨膜的方法可以包括CVD、等离子体增强CVD(PECVD)以及物理气相沉积(PVD)。在不同实施方式中，在使用含锗还原剂沉积的成核层上的钨颗粒生长可以自基底表面的第一反应位点生长至基底表面上的第二反应位点颗粒。这些反应位点可以是在操作303期间钨成核之处。在一些实施方式中，这些颗粒可以水平地越过特征的宽度从一侧壁至另一侧壁生长。
不受特定理论限制，相信，使用含锗还原剂导致形成金属性的、微晶体阿尔法-钨(α-W)，而非贝塔-钨(β-W)。如上所述，阿尔法-钨是元素钨的稳定的晶体结构，并且与亚稳态结构的贝塔-钨相比具有较低的电阻率。使用含锗还原剂形成成核层在主体沉积期间促进阿尔法-钨生长，进而降低总的电阻率。阿尔法-钨和贝塔-钨的存在可以通过X光衍射分析或者其他适当的方法测量。方法300因而可以实施以使沉积在特征中的钨成核层和后续的主体钨为至少90％的阿尔法-钨或者至少99％的阿尔法-钨。
在图4A中显示了沉积的钨成核层的示例。图4A是特征中的沉积的钨成核层的透射电子显微镜(TEM)图像，该特征具有20nm宽度。对于所沉积的钨的台阶覆盖率在底部为大约85％、在侧壁为大约70％并且在特征的开口为大约82％。对于使用含锗还原剂沉积的成核层，其显示了良好的台阶覆盖率。所沉积的成核层具有介于大约和大约之间的厚度。图4B显示了带有在使用锗烷沉积的成核层上沉积的钨成核层的特征。如图所示，被沉积的钨主体层具有极佳的大颗粒填充，并且成核层自身是非常薄且肉眼无法区别于主体钨层。这可以表明颗粒边界越小因而电阻越小。
另外，TEM图像显示了特征中没有向下到沉积的钨膜中间以下的缝隙。这可能归因于自特征的一侧壁至另一侧壁的颗粒生长。可选择地，钨生长可以自在特征表面上的钨成核的一位点延伸至该表面上的钨成核的另一位点。
图5是在基底的特征中填充钨的方法500的加工流程图。作为示例，基底可以是具有特征的基底，所述特征具有例如为至少6:1、或者至少10:1、或者至少20:1的深宽比。在一些实施方式中，方法500可以以介于大约200℃和大约400℃之间的温度实施。在一些实施方式中，方法500可以以介于1托和大约300托之间的压强实施。根据特定实施方式，可以使用这些范围以外的温度和压强。
在操作501中，保形成核层被沉积在特征中。其可以在特征的其他任意填充之前沉积。这可以通过用于沉积成核层的任意合适方法实施，合适方法如ALD、PNL、等离子增强ALD(PEALD)或者CVD。在很多实施方式中，用于沉积成核层的还原剂为含锗还原剂。在其他实施方式中，用于沉积成核层的还原剂可以包括包含乙硼烷(B2H6)和其他硼烷的含硼还原剂、包含硅烷(SiH4)和其他硅烷的含硅还原剂、联氨以及锗烷。在一些实施方式中，沉积成核层的方法可以是上文根据图3所述的方法。
接着，在操作503中，成核层通过将其暴露于含锗还原剂脉冲进行处理。含锗还原剂的例子包括锗烷(GeH4)和乙锗烷(Ge2H6)以及上文根据图3中的操作301所述的那些含锗还原剂中的任意一种。
在不同实施方式中，操作503可以在没有任何其他前驱体的干涉脉冲的条件下实施。含锗还原剂的脉冲时间的示例可以是在约0.25秒和约20秒之间或者在0.25秒和5秒之间。
图6A中的示意图代表了这种无干涉脉冲的脉冲方案的示例。该图显示了随时间的推移使用锗烷(GeH4)脉冲的方案的示例。如图所示，每个锗烷脉冲的气体流由时间间隔隔开。停顿在脉冲之间的时间间隔的示例可以是在约0.5秒和约5秒之间。
回顾图5，在操作503的一些实施方式中，可以使用含钨前驱体的干涉脉冲实施处理。含钨前驱体的例子包括六氟化钨(WF6)和六氯化钨(WCl6)，以及上文根据图3中的操作303所述的那些含钨前驱体中的任意一种。
图6B中的示意图代表了使用干涉脉冲的脉冲方案的示例。该图显示使用锗烷(GeH4)和六氟化钨(WF6)的方案的示例，每个脉冲由时间间隔隔开。
在一些实施方式中，在干涉含钨前驱体脉冲中，在操作503期间脉冲式输送的含钨前驱体的量少于在操作501期间脉冲式输送的含钨前驱体。在一些实施方式中，在使用干涉含钨前驱体脉冲的操作503中可以实质上没有钨沉积，例如少于单层被沉积。例如，含钨前驱体脉冲周期短，致使在操作503期间没有钨吸附在钨成核层的表面上。如果含锗还原剂被用于沉积成核层，则在如图6B所示意那样将成核层进行处理之前，从成核层沉积期间的含锗还原剂/含钨前驱体的循环到含锗还原剂/含钨前驱体的循环的转换可以涉及例如通过缩短脉冲时间以及/或者较小流动速度，从而减少脉冲期间引入的含钨前驱体的总量。在不同实施方式中，操作503可以在氢气环境或者无氢环境下实施。
回顾图5，在处理了成核层之后，在操作505中，主体钨膜被沉积在钨成核层上。沉积主体钨膜的方法可以包括CVD、PECVD以及PVD。
主体层的CVD沉积可以涉及使含钨前驱体和诸如还原剂之类的共反应物(如果合适的话)流进沉积腔。惰性运载气体可以被用于传递一种或者多种反应物流，反应物流可以预先混合或者可以不预先混合。与PNL或者ALD工艺不同，该操作通常涉及使反应物连续地流动直到沉积了理想的量。在一些实施方式中，CVD操作可以发生在多个阶段，连续的和同时的反应物流的时间段被以一种或者更多的转换的反应物流的时间段分开。流还可以是以大约1秒和大约2秒之间的脉冲时间脉冲式输送。在CVD沉积期间的腔压范围的示例可以是从大约10托至大约500托。
在CVD反应期间，示例性的基底温度可以是低至250℃以及高至495℃。包括但并不限于WF6、氯化钨(WCl6)以及六羰基钨(W(CO)6)的不同含钨气体能够被用作含钨前驱体。在一些实施方式中，含钨前驱体是含卤素化合物，例如WF6。在一些实施方式中，还原剂为氢气，但是也可以使用包括硅烷(SiH4)、乙硅烷(Si2H6)、联氨(N2H4)、乙硼烷(B2H6)以及锗烷(GeH4)在内的其他还原剂。在一些实施方式中，CVD可以在不同阶段实施，例如在低温阶段和高温阶段实施。还进一步地，如美国专利No.8,551,885和美国专利申请No.13/633,798中所述，氮气可以在主体层的CVD沉积期间被脉冲式输送，两者均被以参考的方式并入本文中。
图6C表示在根据一些实施方式提供填充的方法中的操作的工艺流程图。该工艺以提供基底开始，所述基底具有形成在其内的高深宽比特征(602)。基于锗的钨成核层接着沉积在上述特征内，通常保形地涂敷特征的侧壁和底部(604)。成核厚度的示例在小于约1nm至约20nm的范围内。
在一些实施方式中，沉积成核层被紧跟以后沉积处理操作以改善电阻率。这样的处理操作记载在美国专利公开No.2009/0149022和美国专利申请No.12/407,541中，两者均被以参考的方式并入本文和上述与图6A和6B有关的内容。在一些实施方式中，操作604和后沉积处理操作可以是无硼的。
一旦成核层形成，则通过使用低温CVD钨膜填充特征使工艺继续(606)。在该操作中，还原剂和含钨前驱体流入沉积腔以在特征内沉积主体填充层。惰性运载气体可以被用于传递一种或者多种反应物流，反应物流可以预先混合或者可以不预先混合。不同于PNL或者ALD工艺，该操作通常涉及使反应物连续地流动直到沉积了理想的量。在一些实施方式中，CVD操作可以发生在多个阶段，而连续和同时的反应物流动时间段以一种或者多种转换的反应物流动时间段分割。
与常用的较高温度CVD所需的成核层相比，用于填充特征的温度降低的CVD操作能够与较薄的成核层一起使用。不受特定理论限制，认为这是由于在降低的温度下的较慢的化学过程甚至改善了在未充分形成的成核位点上的生长。根据不同实施方式，可以形成介于大约和大约之间的成核层；在一些实施方式中，成核层可以具有少于约的厚度。
包括但不限于WF6、WCl6以及W(CO)6的不同含钨气体能够被用作含钨前驱体。在一些实施方式中，含钨前驱体为含卤素化合物，例如WF6。在一些实施方式中，还原剂为氢气气体，但也可以使用包括硅烷(SiH4)、乙硅烷(Si2H6)、联氨(N2H4)、硼烷(B2H6)以及锗烷(GeH4)的其他还原剂。在许多实施方式中，氢气气体在CVD工艺中被用作还原剂。
特征的CVD填充在降低的温度下实施。根据不同实施方式，降低的温度(加工和/或基底温度)是下述范围之一：在约250℃-350℃之间，在约250℃-340℃之间，在约250℃-360℃之间，在约250℃-325℃之间，在约250℃-320℃之间，在约250℃-315℃之间，在约250℃-310℃之间，在约250℃-305℃之间，或者在约250℃-300℃之间。另外，根据不同实施方式，加工和/或基底温度为：在约260℃-310℃之间，在约270℃-310℃之间，在约280℃-310℃之间，或者在约290℃-310℃之间。在一些实施方式中，加工和/或基底温度为约300℃。
要注意的是，在一些实施方式中，基于锗的成核层可以利于低温度CVD填充。这是由于，如上与图2A和2B相关的所述，基于硼的成核层上的低温CVD填充对于所研究的某些厚度会显示出电阻率随着厚度的增长而增大。
在填充特征之后，温度上升以沉积高温度CVD层(608)。高温可以是在下述范围之一内：在约350℃-450℃之间，在约360℃-450℃之间，在约之间，在约370℃-450℃之间，在约380℃-450℃之间，在约390℃-450℃之间，或者在约400℃-450℃之间。在一些实施方式中，高温度CVD在约395℃下实施。升高温度会涉及升高基底温度。根据不同实施方式，温度被升高了至少约50℃，至少约60℃，至少约70℃，至少约80℃，至少约90℃，至少约100℃，或者至少约110℃。高温CVD层(610)被随后沉积。在一些实施方式中，没有实施操作608和610；即，在低温CVD工艺完成并且特征被填充之后使基底进行下一加工，例如平坦化(planarization)。
在一些实施方式中，从操作606到操作608的转移涉及在多工位腔(multi-stationchamber)内将基底自一个沉积工位移动至另一沉积工位。另外进一步地，操作604、后沉积电阻率处理(如果实施)、操作606和操作608中的每一操作在多工位腔的不同工位被实施。
在可选实施方式中，单工位被用于实施操作606和608，从操作606到操作608的转移涉及在升高基底温度时停止钨前驱体的流动(可选地允许氢气或者其他还原气体和/或运载气体运行)。一旦基底温度稳定了，使钨前驱体和其他气体(如有必要)流入反应腔用于高温沉积。在其他实施方式中，自操作606进行的转移可能涉及当允许沉积在转换期间继续时升高基底温度。在沉积高温钨CVD膜的实施方式中，该膜可以被沉积成填充了的特征上的过载层。
图6D示意了位于填充加工的不同阶段的特征的横截面的示例，其中高温CVD层在使用温度降低的CVD填充了特征650之后被沉积。截面651表示先于任意钨沉积的特征650的示例。在此示例中，特征650形成在电介质层680中，具有在基底的顶面655上的开口675，并且包括衬里层653，例如TiN层。
装置
任意合适的腔都可以用于实现所公开的实施方式。示例性的沉积装置包括不同系统，例如可自Lam Research Corp.,ofFremont,California公司得到的和Max，或者其他商业可得的各种加工系统中的任意一种。在一些实施方式中，脉冲成核加工在第一工位实施，所述第一工位是被定位在单沉积腔内的两个沉积工位、五个沉积工位或者甚至更多沉积工位中的一个。因此，在第一工位，使用在基底表面生成局部化的氛围的独立的气体供应系统，将还原气体和含钨气体交替地引入半导体基底的表面。另一工位可以被用于上述处理操作。一个或者更多工位可以随后被用于实施上述的化学气相沉积(CVD)。两个或者更多工位可以被用于在并列加工中实施CVD。可选地，晶片可以被指引以顺序地在两个或者更多工位被实施CVD操作。
图7是根据实施方式的适于执行钨薄膜沉积工艺的加工系统的方块图。系统700包括传输模块703。传输模块703提供干净、加压的环境以将正加工的基底当其在不同反应模块之间移动时的污染风险最小化。安装在传输模块703是多工位反应器709，其能够实施根据实施方式的脉冲成核层(PNL)沉积、多脉冲处理(如果需要的话)、以及CVD。腔709可以包括多工位711、713、715和717，这些工位可以顺序地实施这些操作。例如，腔709可以被配置以使工位711实施基于锗烷的PNL沉积、工位713实施多脉冲处理、以及工位715和717能够实施CVD。工位可以包括被加热的底座或者基底支撑件、一个或者多个气体进口或者喷头或者分散板。
另外，在传输模块703上可以安装一个或者多个单个或者多个工位模块707，模块707能够实施等离子体或者化学(非等离子体)的预清洗。该模块还可以被用于各种其他处理，例如锗烷处理。系统700还包括一个或者多个晶片源模块701，晶片在加工之前或者之后被存于其中。在大气传输腔719中的大气机械手(atmospheric robot，未图示)可以首先自源模块701将晶片移至装载锁(loadlocks)721。传输模块703中的晶片传输器件(通常为机械手臂部单元)将晶片自装载锁721移动至传输模块703并移动至安装在传输模块703上的模块中。
在不同实施方式中，系统控制器750被用于在沉积期间控制加工条件。控制器750将典型地包括一个或者多个存储器件和一个或者多个处理器。处理器可以包括CPU或者微机、模拟和/或数字输入/输出连接、步进电机控制板等。
控制器750可以控制沉积装置的所有动作。系统控制器750执行系统控制软件，包括用于控制时序、气体的混合、腔压、腔温、晶片温度、射频(RF)能量等级、晶片卡盘或者底座位置以及其他具体加工参数的指令组。在一些实施方式中可以使用其他的存储在存储器件的与控制器750关联的计算机程序。
通常存在与控制器750关联的用户接口。用户接口可以包括显示屏、装置以及/或者加工条件的图像软件显示、和例如指向装置、键盘、触摸屏、麦克风等用户输入器件。
系统控制逻辑可以以任意适合的方式配置。通常，逻辑可以在硬件和/或软件内被设计或者配置。用于控制驱动电路的指令可以被硬件编码或者以软件提供。指令可以通过“编程”提供。这样的编程被理解为包括任意形式的逻辑，包括在数字信号处理器中的硬件编码逻辑、专用集成电路、和其他具有以硬件实施的具体算法的器件。编程还被理解成包括软件或者固件指令，软件或者固件指令可以在通用处理器上执行。系统控制软件可以以任意适合的计算机可读编程语言编码。
用于控制含锗还原剂脉冲、氢气流动和含钨前驱体脉冲、以及加工顺序中的其他加工的计算机程序编码能够以常用计算机可读编程语言编写，所述常用计算机可读编程语言为：例如，汇编语言、C、C++、Pascal、Fortran或者其他。编译的对象编码或者脚本通过处理器执行，以实施程序中指定的任务。另外如所指出那样，程序编码可以被硬件编码。
控制器参数涉及加工条件，例如工艺气体组成和流动速度、温度、压强、冷却气体压强、基底温度以及腔壁温度。这些参数被以配方的方式提供给用户，并可以使用用户接口输入。
用于监视加工的信号可以通过系统控制器750的模拟和/或数字输入连接提供。用于控制加工的信号是在沉积装置700的逻辑和数字输出连接上的输出。
系统软件可以以多种不同方式设计或者配置。例如，各种腔组件子程序或者控制对象可以被写入以控制腔组件的操作，腔组件对于实施与被公开的实施方式关联的沉积加工是必要的。用于此目的程序或者程序部分的例子包括基底定位编码、加工气体控制编码、压强控制编码、以及加热器控制编码。
基底定位程序可以包括用于控制腔组件的程序编码，腔组件被用于将基底装载至基座或者卡盘上并且用于控制基底和诸如气体进口和/或气体靶之类的腔的其他部分之间的间隔。工艺气体控制程序可以包括用于控制气体组成和流动速度、以及可选地在沉积之前使气体流进腔内以稳定腔内压强的编码。压强控制程序可以包括用于通过调节例如腔的排气系统内的节流阀来控制腔内压强的编码。加热器控制程序可以包括控制流入加热单元的电流的编码，所述加热单元用于加热基底。可选地，加热器控制程序可以控制流入晶片卡盘的传热气体，例如氦气。
可以在沉积期间被监视的腔传感器的例子包括质量流量控制器、例如压力计之类的压强传感器、和位于基座或者卡盘内的热电偶。被适当编程的反馈和控制算法可以与来自这些传感器的数据一起被用于维持理想的加工条件。
以上说明了被公开的实施方式在单腔或者多腔半导体加工工具中的实施。本文所述的装置和工艺可以结合光刻图案化工具或者光刻图案化工艺使用，例如以便生产和制造半导体器件、显示屏、LED、光电板以及其他类似器件。通常但非必需地，这样的工具/工艺在通常制造设备中使用或实施。膜的光刻图案化通常包括下述步骤中的一些或者全部，每个步骤通过多个可用工具实现：(1)使用旋涂或喷涂工具将光致抗蚀剂应用在工件，例如基底上；(2)使用热板或者炉子或者紫外光固化工具(UV curing tool)固化光致抗蚀剂；(3)使用带有诸如晶片步进曝光器(wafer stepper)之类的工具将光致抗蚀剂暴露至可见光或者紫外光或者X光；(4)使抗蚀剂(resisit)显影以可选地移除抗蚀剂并进而使用诸如湿洗台(wet bench)之类的工具使抗蚀剂图案化；(5)使用干法蚀刻工具或者等离子体辅助蚀刻工具(plasma-assisted etching tool)将抗蚀剂图案转移至下伏膜或者工件；以及(6)使用例如RF或者微波等离子体抗蚀剂剥离器(microwave plasma resist stripper)将抗蚀剂去除。
实验
实验1：厚度
进行实验，实验显示在钨成核层的沉积期间使用含锗还原剂对于成核层生长速度和成核层厚度的影响。这些实验在300℃进行。
第一系列实验涉及通过以下操作加工基底：(1)在无氢存在的条件下将基底暴露于锗烷(GeH4)；(2)将基底暴露于六氟化钨(WF6)；以及(3)对于不同成核循环重复步骤(1)和(2)。锗烷利用流率为1000sccm的运载气体氩以250sccm的流率流动。六氟化钨以270sccm的流率流动。沉积的钨成核层的厚度在不同成核循环下测量。其结果显示于图8中，并且由圆点表示。
第二系列实验涉及通过以下操作加工基底：(1)将基底在氢气环境下暴露于锗烷(GeH4)；(2)将基底暴露于六氟化钨(WF6)；以及(3)对于不同成核循环重复步骤(1)和(2)。锗烷利用流率为1000sccm的运载气体氩以250sccm的流率流动。氢气以19000sccm的流率通过锗烷脉冲和六氟化钨脉冲流动。六氟化钨以270sccm的流率流动。沉积的钨成核层的厚度在不同成核循环下测量。其结果由方点表示在图8中。
钨沉积速度(每循环的)的总结显示于表1。
表1.钨成核层沉积速度(/循环)
如所示那样，在钨成核层沉积期间使用氢气流显著减少了钨成核层的厚度，这说明氢的存在使得使用锗烷的每循环沉积的钨量减少了。
实验2：成核层的电阻率
进行实验，实验显示在钨成核层的沉积期间使用含锗还原剂对于总的被沉积的钨成核层的电阻率的影响。这些实验在300℃进行。
第一系列实现涉及通过以下操作加工基底：(1)将基底暴露于无氢存在的锗烷(GeH4)；(2)将基底暴露于六氟化钨(WF6)；以及(3)对于不同成核循环重复步骤(1)和(2)。锗烷利用流率为1000sccm的运载气体氩以250sccm的流率流动。六氟化钨以270sccm的流率流动。沉积的钨成核层的电阻率在不同成核循环下测量。其结果显示于图9中，并且由圆点表示。
第二系列实验涉及通过以下操作加工基底：(1)将基底在氢气环境下暴露于锗烷(GeH4)；(2)将基底暴露于六氟化钨(WF6)；以及(3)对于不同成核循环重复步骤(1)和(2)。锗烷利用流率为1000sccm的运载气体氩以250sccm的流率流动。氢气以19000sccm的流率通过锗烷(GeH4)脉冲和六氟化钨(WF6)脉冲流动。六氟化钨以270sccm的流率流动。沉积的钨成核层的电阻率在不同成核循环下测量。其结果由方点表示在图9中。
使用锗烷沉积的成核层电阻率的总结显示于表2中。
表2.钨成核层电阻率(μΩ-cm)
如所示那样，在钨成核层沉积期间使用氢气流动大大减少了钨成核层的电阻率。
带有厚度的钨成核层的基底被进一步地加工，并且主体钨沉积于基底的特征内。结果，总电阻率为大约60μΩ-cm，说明电阻率实质上没有变化。这是一个出乎预料的结果，因为在使用例如利用乙硼烷的惯用方法沉积的成核层上沉积的小于厚度的主体钨层通常显示在主体钨沉积之后电阻率会稍微增加。这支持了沉积在特征中的钨实质上全部是阿尔法-钨(例如低电阻率钨)这样的理论，因为钨沉积在成核层上并且电阻率实质上没有变化。
实验3：总电阻率
进行实验以确定在钨成核层沉积期间使用含锗还原剂对于在主体钨通过化学气相沉积(CVD)沉积后的总的沉积钨的电阻率的影响。
在基底上进行了三种加工以沉积成核层和主体钨填充。作为示例，在此实验中的加工条件列于表3。
表3.加工条件
在加工A中，基底通过下述操作加工：(1)在有氢存在的情况下将基底暴露于锗烷(GeH4)；(2)将基底暴露于六氟化钨(WF6)；(3)对于不同成核循环重复步骤(1)和(2)；以及(4)通过CVD将主体钨沉积。对于成核层沉积和主体钨沉积，基底均在300℃下被加工。对于成核层沉积，锗烷利用流率为1000sccm的运载气体氩以250sccm的流率流动。氢气以19000sccm的流率在前端流动并且以13000sccm的流率在后端流动。在加工B和C中，基底使用乙硼烷(B2H6)在两种优化加工中被加工。被沉积的钨层的电阻率在成核层和主体CVD层的不同累积厚度下测量。其结果显示于图10。加工A结果由三角形点表示，加工B结果由四方形点表示，并且加工C结果由菱形点表示。出于本实验的目的，每个加工的具有最小厚度的点为仅沉积了成核层的基底。对应于较大厚度的随后的点表示成核层和通过CVD沉积的钨层的总的电阻率。
加工B和加工C都涉及使用乙硼烷以沉积成核层，并且这两种加工都展示了在使用CVD沉积主体钨层时整个钨膜在电阻率方面的突增。例如，基底在加工B中的电阻率从102.6μΩ-cm增加到114.6μΩ-cm，并且基底在加工C中的电阻率从83.4μΩ-cm增加到122.1μΩ-cm。显示了对于加工A而言出乎意料的结果。在主体钨层沉积后，基底的电阻率从125.4μΩ-cm减少至108.2μΩ-cm。根据与图2相关的上述趋势，这支持了使用诸如锗烷之类的含锗还原剂的成核层的沉积促进了阿尔法-钨生长这样的理论，因为如果沉积了贝塔-钨，则会与加工B和C中所示类似，在数据中会显示电阻率突增。应当注意的是，加工B和C的电阻率增加发生在相对薄的厚度处(例如对于加工B在和之间，而对于加工C在大约和之间)。因此，本文所述的基于锗的成核加工可能尤其适于例如小于约的相对薄的钨膜沉积。
要注意的是，尽管加工A中的电阻率的测量值高于加工B和C中测得的电阻率，但加工B和C都已经被优化。可以预想到使用含锗组合物用于钨沉积、减少总电阻的成核层沉积的进一步优化。
结论
虽然为了清楚理解的目的对前述的实施方式具体地进行了描述，但显然在附加的权利要求的范围内可以进行一些变化和修改。应当注意的是，存在很多实现所述实施方式的工艺、系统和装置的替代方式。因此，所述实施方式被认为是示意性的且非限定性的，并且这些实施方式并不限于本文给出的细节。

Claims (21)

1.一种用钨填充基底上的特征的方法，所述方法包括：
通过将所述特征暴露于含锗还原剂和含钨前驱体的交替脉冲，在沉积主体钨层之前，形成钨成核层；以及
在所述钨成核层上沉积所述主体钨层，其中，所述主体钨层包含阿尔法-钨。
2.根据权利要求1所述的方法，其中，所述主体钨层为至少90％的阿尔法-钨。
3.根据权利要求1所述的方法，其中，所述主体钨层为至少99％的阿尔法-钨。
4.根据权利要求1所述的方法，其中，在所述特征中形成的所述钨实质上全部为阿尔法-钨。
5.根据权利要求1-4中任一项所述的方法，其中，所述钨成核层被形成为在1nm和20nm之间的厚度。
6.根据权利要求1-4中任一项所述的方法，其中，所述钨成核层被形成为小于1nm的厚度。
7.根据权利要求1-4中任一项所述的方法，其中，每个循环沉积的钨的量少于
8.根据权利要求1-4中任一项所述的方法，其中，所述钨成核层在氢气气氛下形成。
9.根据权利要求1-4中任一项所述的方法，其中，所述含锗还原剂为锗烷(GeH4)或乙锗烷(Ge2H6)。
10.根据权利要求1所述的方法，进一步包括通过化学气相沉积沉积所述主体钨层。
11.根据权利要求1-4中任一项所述的方法，其中，在沉积所述主体钨层的期间的颗粒生长自所述特征中的钨成核的第一位点延伸至钨成核的第二位点。
12.一种用钨填充基底上的特征的方法，所述方法包括：
通过将所述特征暴露于含锗还原剂和含钨前驱体的交替脉冲来形成钨成核层；以及
在形成所述钨成核层之后并且在沉积钨主体层之前，将所述钨成核层在含锗还原剂脉冲下处理，其中所述钨主体层包括阿尔法-钨。
13.根据权利要求12所述的方法，进一步包括沉积包括阿尔法-钨的所述钨主体层。
14.根据权利要求12所述的方法，其中，所述处理进一步包括含钨前驱体的干涉脉冲，其中，在所述处理期间脉冲式输送的所述含钨前驱体的量少于在形成所述钨成核层期间脉冲式输送的所述含钨前驱体的量。
15.根据权利要求12所述的方法，其中，所述处理进一步包括含钨前驱体的干涉脉冲，其中，在所述处理期间实质上没有钨被沉积。
16.根据权利要求12所述的方法，其中，在所述处理期间没有其他前驱体的干涉脉冲被生成。
17.根据权利要求12-16中任一项所述的方法，其中，所述含锗还原剂为锗烷(GeH4)或乙锗烷(Ge2H6)。
18.一种用于填充基底上的特征的装置，所述装置包括：
多腔装置，其包括腔，所述腔包括基底支撑件和被配置成使所述基底暴露于气体的一个或者多个气体进口；以及
控制器，其用于控制在所述装置中的操作，所述控制器包括：
配置成执行用于将所述特征暴露于含锗还原剂和含钨前驱体的交替脉冲以形成钨成核层的机器可读指令的装置；以及
配置成执行用于在钨成核层上沉积钨主体层的机器可读指令的装置，其中所述钨主体层包括阿尔法-钨。
19.根据权利要求18中所述的用于填充基底上的特征的装置，其中，所述多腔装置进一步包括处理腔，并且所述控制器进一步包括用于生成没有含钨前驱体的干涉脉冲的含锗还原剂脉冲的指令。
20.根据权利要求18或19所述的用于填充基底上的特征的装置，其中，所述控制器进一步包括用于在所述特征被暴露于所述含锗还原剂和所述含钨前驱体的交替脉冲时使氢气流动至所述腔内的指令。
21.根据权利要求18或19所述的用于填充基底上的特征的装置，其中，所述含锗还原剂为锗烷(GeH4)或乙锗烷(Ge2H6)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12002679B2 (en) 2020-04-07 2024-06-04 Lam Research Corporation High step coverage tungsten deposition

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US11437269B2 (en) 2012-03-27 2022-09-06 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
TWI672737B (zh) * 2013-12-27 2019-09-21 美商蘭姆研究公司 允許低電阻率鎢特徵物填充之鎢成核程序
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
US10763116B2 (en) 2017-10-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Contact structure
SG11202106002VA (en) 2018-12-05 2021-07-29 Lam Res Corp Void free low stress fill
JP2022513479A (ja) 2018-12-14 2022-02-08 ラム リサーチ コーポレーション ３ｄ ｎａｎｄ構造上の原子層堆積
CN113366144B (zh) * 2019-01-28 2023-07-07 朗姆研究公司 金属膜的沉积
US11821071B2 (en) 2019-03-11 2023-11-21 Lam Research Corporation Precursors for deposition of molybdenum-containing films
KR102553296B1 (ko) * 2019-12-12 2023-07-10 주식회사 원익아이피에스 박막 형성 방법
TW202329245A (zh) * 2022-01-12 2023-07-16 南亞科技股份有限公司 具有閘極接觸點之導電層堆疊的製備方法
US11876051B2 (en) 2022-01-12 2024-01-16 Nanya Technology Corporation Conductive layer stack and semiconductor device with a gate contact
WO2023184165A1 (zh) * 2022-03-29 2023-10-05 华中科技大学 通孔填充方法及通孔填充装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8101521B1 (en) * 2007-07-24 2012-01-24 Novellus Systems, Inc. Methods for improving uniformity and resistivity of thin tungsten films

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3040177B2 (ja) * 1990-12-17 2000-05-08 沖電気工業株式会社 半導体素子の配線形成方法
JP3422345B2 (ja) * 1995-05-31 2003-06-30 日本電信電話株式会社 タングステン膜の形成方法
US20030008070A1 (en) * 2001-06-12 2003-01-09 Applied Materials,Inc Low-resistivity tungsten from high-pressure chemical vapor deposition using metal-organic precursor
US7005372B2 (en) * 2003-01-21 2006-02-28 Novellus Systems, Inc. Deposition of tungsten nitride
US7955972B2 (en) * 2001-05-22 2011-06-07 Novellus Systems, Inc. Methods for growing low-resistivity tungsten for high aspect ratio and small features
US7262125B2 (en) * 2001-05-22 2007-08-28 Novellus Systems, Inc. Method of forming low-resistivity tungsten interconnects
JP2004235456A (ja) * 2003-01-30 2004-08-19 Seiko Epson Corp 成膜装置、成膜方法および半導体装置の製造方法
JP3956049B2 (ja) * 2003-03-07 2007-08-08 東京エレクトロン株式会社 タングステン膜の形成方法
CN1241251C (zh) * 2003-05-15 2006-02-08 上海集成电路研发中心有限公司 一种改进的钨插销结构的工艺流程
KR20060079144A (ko) * 2003-06-18 2006-07-05 어플라이드 머티어리얼스, 인코포레이티드 배리어 물질의 원자층 증착
US7355254B2 (en) * 2006-06-30 2008-04-08 Intel Corporation Pinning layer for low resistivity N-type source drain ohmic contacts
JP5277696B2 (ja) * 2008-04-07 2013-08-28 パナソニック株式会社 圧電デバイスの製造方法
US8609546B2 (en) * 2007-11-29 2013-12-17 Lam Research Corporation Pulsed bias plasma process to control microloading
US7772114B2 (en) * 2007-12-05 2010-08-10 Novellus Systems, Inc. Method for improving uniformity and adhesion of low resistivity tungsten film
US8053365B2 (en) * 2007-12-21 2011-11-08 Novellus Systems, Inc. Methods for forming all tungsten contacts and lines
US20090162681A1 (en) * 2007-12-21 2009-06-25 Artur Kolics Activation solution for electroless plating on dielectric layers
KR101015125B1 (ko) * 2008-03-21 2011-02-16 주식회사 하이닉스반도체 계면반응배리어를 구비한 반도체장치 제조 방법
US8058170B2 (en) * 2008-06-12 2011-11-15 Novellus Systems, Inc. Method for depositing thin tungsten film with low resistivity and robust micro-adhesion characteristics
US7830016B2 (en) * 2008-06-30 2010-11-09 Intel Corporation Seed layer for reduced resistance tungsten film
US8551885B2 (en) * 2008-08-29 2013-10-08 Novellus Systems, Inc. Method for reducing tungsten roughness and improving reflectivity
US20100267230A1 (en) * 2009-04-16 2010-10-21 Anand Chandrashekar Method for forming tungsten contacts and interconnects with small critical dimensions
CN101572291B (zh) * 2009-06-12 2010-09-15 中国科学院上海微系统与信息技术研究所 一种实现多级存储的存储器单元结构及其制作方法
JP5729911B2 (ja) * 2010-03-11 2015-06-03 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ タングステン膜の製造方法およびタングステン膜を堆積させる装置
JP5710529B2 (ja) * 2011-09-22 2015-04-30 株式会社東芝 半導体装置及びその製造方法
JP5959991B2 (ja) * 2011-11-25 2016-08-02 東京エレクトロン株式会社 タングステン膜の成膜方法
WO2013148880A1 (en) * 2012-03-27 2013-10-03 Novellus Systems, Inc. Tungsten feature fill
CN102867953B (zh) * 2012-07-24 2015-01-21 龙能科技（苏州）有限公司 用氢氧化物或羟基氧化物生产锂离子电池正极材料的方法
TWI672737B (zh) * 2013-12-27 2019-09-21 美商蘭姆研究公司 允許低電阻率鎢特徵物填充之鎢成核程序
KR102397797B1 (ko) * 2015-05-27 2022-05-12 램 리써치 코포레이션 순차적인 cvd 프로세스에 의한 저 불소 텅스텐의 증착

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8101521B1 (en) * 2007-07-24 2012-01-24 Novellus Systems, Inc. Methods for improving uniformity and resistivity of thin tungsten films

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12002679B2 (en) 2020-04-07 2024-06-04 Lam Research Corporation High step coverage tungsten deposition

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Publication number Publication date
CN104752339A (zh) 2015-07-01
KR102361226B1 (ko) 2022-02-09
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