CN104752220A - 半导体器件及其制作方法 - Google Patents
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Abstract
本申请提供了一种半导体器件及其制作方法。该制作方法包括：提供半导体衬底；在半导体衬底上制作浅沟槽隔离结构和栅极结构；在栅极结构两侧的半导体衬底上进行轻掺杂漏注入和口袋注入，口袋注入分两次进行，其中一次口袋注入为轻原子量杂质注入，另一次口袋注入为重原子量杂质注入，重原子量杂质与轻原子量杂质的剂量比大于1：1；制作栅极结构的侧墙；在侧墙两侧的半导体衬底上进行源/漏极注入。注入的重原子量杂质在半导体衬底上的扩散较慢，扩散到半导体衬底与浅沟槽隔离所形成的硅/二氧化硅界面的杂质较少，因此能够有效地维持或提升窄沟道MOS管的阈值电压；通过两者剂量比的变化满足不同阈值电压的要求。
Description
技术领域
本申请涉及半导体制造技术领域，具体而言，涉及一种半导体器件及其制作方法。
背景技术
随着半导体工业的发展，半导体器件的特征横向尺寸和深度逐渐减小，而器件尺寸的变化会导致器件性能发生变化，进而会影响到小尺寸器件的设计和使用。
在使用浅沟槽隔离（STI）工艺的平台中，有源区通过浅沟槽隔离结构与场区隔离，且在有源区设置源极区和漏极区。在半导体器件的俯视图的二维平面上，从源极区到漏极区间的电流方向为沟道的长度方向，和该长度方向垂直的方向为沟道的宽度方向，沟道在宽度方向的两端与浅沟槽隔离结构相邻接，使得沟道中的杂质离子容易向浅沟槽隔离结构中扩散。以NMOS管来说，沟道中的杂质类型为P型，在退火等热处理过程中，杂质向沟道宽度方向两端的浅沟槽隔离结构中扩散。在大尺寸器件中，由于沟道的宽度较大，这种杂质的扩散一般不会对器件的性能产生明显影响，而随着器件尺寸的减小，沟道的宽度也变小，扩散到浅沟槽隔离结构中的杂质使得NMOS管的阈值电压出现滚降（vt roll-off）。
目前，一般是通过改善STI工艺来解决上述问题，比如在浅沟槽的侧壁上设置STI衬垫层，然后再向浅沟槽中填充介电物质，介电物质抛光后形成浅沟槽隔离结构，该衬垫层可在一定程度上防止P型杂质向浅沟槽隔离结构中扩散，但是这种工艺的改善效果并不理想。
发明内容
本申请旨在提供一种半导体器件的制作方法，以解决现有技术中由于沟道区变窄导致阈值电压滚降的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，上述制作方法包括：提供半导体衬底；在半导体衬底上制作浅沟槽隔离结构和栅极结构；在栅极结构两侧的半导体衬底上进行轻掺杂漏注入和口袋注入，口袋注入分两次进行，其中一次口袋注入为轻原子量杂质注入，另一次口袋注入为重原子量杂质注入，重原子量杂质与轻原子量杂质的剂量比大于1：1；制作栅极结构的侧墙；在侧墙两侧的半导体衬底上进行源/漏极注入。
进一步地，上述重原子量杂质与轻原子量杂质的剂量比小于或等于5：1，优选2:1～3.5:1。
进一步地，上述半导体器件为NMOS晶体管，轻原子量杂质为硼，重原子杂质为铟或锑。
进一步地，上述轻原子量杂质注入的能量为5～10Kev，剂量为5E12～4E13个原子/cm3，注入方向与半导体衬底的夹角为15～35度；重原子量杂质注入的能量为30～60Kev，剂量为5E12～4E13个原子/cm3，注入方向与半导体衬底的夹角为15～35度。
进一步地，上述半导体器件为PMOS晶体管，轻原子量杂质为磷，重原子杂质为砷。
进一步地，上述轻原子量杂质注入的能量为15～35Kev，剂量为5E12～3E13个原子/cm3，注入方向与半导体衬底的夹角为15～35度；上述重原子量杂质注入的能量为30～60Kev，剂量为5E12～4E13个原子/cm3，注入方向与半导体衬底的夹角为15～35度。
进一步地，上述两次口袋注入所注入的杂质的总原子数为1E13～8E13个原子/cm3。
进一步地，上述制作方法在完成口袋注入之后还包括对半导体衬底进行退火的处理过程。
进一步地，上述退火的温度为850～1000℃，退火的时间为0.1～3S。
根据本申请的另一方面，提供了一种半导体器件，该半导体器件采用上述的制作方法制作而成。
应用本申请的技术方案，分两次进行口袋注入，其中，注入的轻原子量杂质扩散较快，在半导体衬底与浅槽隔离结构形成的硅/二氧化硅界面剂量损失严重；注入的重原子量杂质在半导体衬底上的扩散较慢，扩散到在半导体衬底与浅沟槽隔离所形成的硅/二氧化硅界面的杂质较少，大部分重原子会保留在半导体衬底中，杂质总剂量损失较少，因此能够有效地维持或提升窄沟道MOS管的阈值电压，本申请的轻原子注入的剂量与重原子注入剂量在合理范围内进行配合，不仅能够使得具有窄沟道器件的VT维持稳定，而且通过两者剂量比的变化可满足不同阈值电压的要求。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了本申请一种优选实施方式中半导体器件的制作方法的流程示意图；
图2至图7示出了执行图1所示各步骤后的半导体器件的剖面结构示意图，其中，
图2示出了所提供的半导体衬底的剖面结构示意图；
图3示出了在图2所示的半导体衬底上形成浅沟槽隔离结构后的剖面结构示意图；
图4示出了在图3所示的半导体衬底上形成栅极结构后的剖面结构示意图；
图5示出了在图4所示的栅极结构两侧的半导体衬底上进行轻掺杂漏注入和口袋注入后的剖面结构示意图；
图6示出了在图5所示剖面结构上形成栅极结构的侧墙后的剖面结构示意图；
图7示出了在图6所示的侧墙两侧的半导体衬底上进行源漏注入后的剖面结构示意图；以及
图8示出了本申请与现有工艺形成的NMOS晶体管阈值电压随沟道宽度变化的效果图。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方位），并且对这里所使用的空间相对描述作出相应解释。
正如背景技术所介绍的，随着器件尺寸的减小，沟道的宽度也变小，扩散到浅沟槽侧壁中的杂质使得MOS管的阈值电压出现滚降，为了解决如上问题，本申请提出了一种半导体器件的制作方法，图1示出了该制作方法的流程示意图。所提供的半导体器件的制作方法包括：提供半导体衬底100；在半导体衬底100上制作浅沟槽隔离结构101和栅极结构102；在栅极结构102两侧的半导体衬底100上进行轻掺杂漏注入和口袋注入，口袋注入分两次进行，其中一次口袋注入为轻原子量杂质注入，另一次口袋注入为重原子量杂质注入，重原子量杂质与轻原子量杂质的剂量比大于1：1；制作栅极结构102的侧墙105；在侧墙105两侧的半导体衬底100上进行源/漏极注入。
本申请提供的制作方法，分两次进行口袋注入（pocket implant），其中，注入的轻原子量杂质扩散较快，在半导体衬底100与浅槽隔离结构形成的硅/二氧化硅界面剂量损失严重；而注入的重原子量杂质在半导体衬底100上的扩散较慢，扩散到半导体衬底100与浅沟槽隔离所形成的硅/二氧化硅界面的杂质较少，大部分重原子会保留在半导体衬底100中，因此，杂质总剂量损失较少，因此能够有效地维持或提升窄沟道MOS管的阈值电压；虽然轻原子量杂质的剂量损失严重，但是单独的重原子量杂质注入不能满足阈值电压调整的需求，因此本申请的轻原子注入的剂量与重原子注入剂量在上述范围内进行配合，不仅能够使得具有窄沟道器件的VT维持稳定，而且通过两者剂量比的变化可满足不同阈值电压的要求。
现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
首先，提供如图2所示的半导体衬底100，该半导体衬底100材料选自掺杂或无掺杂的晶体硅。
然后，在图2所示的半导体衬底100上制作浅沟槽隔离结构101，形成具有图3所示剖面结构的半导体器件。浅沟槽隔离结构101的制作过程采用本领域的常规制作过程即可，比如：首先在图2所示的半导体衬底100上依次沉积形成隔离氧化层和氮化硅层，然后依次对氮化硅层、隔离氧化层和半导体衬底100进行刻蚀形成浅沟槽，向浅沟槽中填充二氧化硅介质，对所填充的二氧化硅介质进行平坦化并去除氮化硅层和隔离氧化层，形成浅沟槽隔离结构101。其中，优选在填充二氧化硅之前在浅沟槽的侧壁上形成衬垫介质层，比如氮化硅材质的衬垫介质层或者氮氧化硅材质的衬垫介质层。同时，优选采用HARP工艺填充二氧化硅介质。
完成浅沟槽隔离结构101的制作之后，在图3所示的半导体衬底100上制作栅极结构102，形成具有图4所示剖面结构的半导体器件。其中，栅极结构102的制作过程采用本领域的常规制作过程，比如：在图3所示的半导体衬底100上生长栅氧化层121，然后在栅氧化层121上沉积形成多晶硅层122；依次对多晶硅层122和栅氧化层121进行刻蚀，形成如图4所示的栅极结构102。当然，本领域技术人员应该知晓的是，在形成浅沟槽隔离结构101之前或形成栅极结构102之前，本申请的制作方法还包括阱注入和阱退火工艺。
完成上述栅极结构102的制作之后，对图4所示的栅极结构102两侧的半导体衬底100进行LDD注入和pocket（口袋）注入，以形成图5所示的超浅结103和口袋结构104。其中，LDD注入可以在pocket注入完成之后进行，也可以在pocket注入完成之前进行。且pocket注入可以分两次进行，其中一次口袋注入为轻原子量杂质注入，另一次口袋注入为重原子量杂质注入，重原子量杂质与轻原子量杂质的剂量比大于1:1，优选地，重原子量杂质与轻原子量杂质的剂量比为1：1～5：1。两次口袋注入没有固定的先后顺序，优选先进行轻原子量杂质注入，后进行重原子量杂质注入。重原子量杂质会形成非晶化层，重原子剂量改变会改变非晶化层的厚度，进而会改变随后轻原子由于沟道效应（Channeling）造成的杂质分布，因此先注入轻原子可以避免这种随重原子剂量改变而导致的轻原子分布不可控性。
上述过程中，所形成的超浅结103有利于减小由于沟道变短导致的源漏极间的沟道漏电效应。经过实验验证，当两次口袋注入的重原子量杂质与轻原子量杂质的剂量比小于或等于1:1时，对改善MOS管阈值电压滚降基本不起作用，这可能是由于重原子量杂质的用量过少，难以弥补由于扩散造成的半导体衬底100与浅沟槽隔离结构101之前的杂质扩散形成的缺陷；而当重原子量杂质与轻原子量杂质的剂量比大于1:1时，存在足量的重原子量杂质，能够有效地改善由于沟道变窄导致MOS管阈值电压滚降的问题。
本申请为了实现在有效改善MOS管阈值电压滚降的问题基础上不影响半导体器件的其他结构特征和性能的效果，优选上述重原子量杂质与轻原子量杂质的剂量比小于或等于5：1，优选2:1～3.5:1。
在实际应用中，优选两次口袋注入所注入的杂质的总原子数为1E13～8E13个原子/cm3。
在本申请一种优选实施例中，上述半导体器件为NMOS晶体管，轻原子量杂质为硼，重原子杂质为铟或锑。在进行上述杂质注入时，轻原子量杂质注入的能量为5～10Kev，剂量为5E12～4E13个原子/cm3，注入方向与半导体衬底100的夹角为15～35度；重原子量杂质注入的能量为30～60Kev，剂量为5E12～4E13个原子/cm3，注入方向与半导体衬底100的夹角为15～35度。通过两种不同原子量的杂质组合可以有效地控制MOS管随沟道宽度的VT变化趋势达到不同客户的需求。
在本申请另一种优选的实施例中，上述半导体器件为PMOS晶体管，轻原子量杂质为磷，重原子杂质为砷。在进行上述杂质注入时，轻原子量杂质注入的能量为15～35Kev，剂量为5E12～3E13个原子/cm3，注入方向与半导体衬底100的夹角为15～35度；重原子量杂质注入的能量为30～60Kev，剂量为5E12～4E13个原子/cm3，注入方向与半导体衬底100的夹角为15～35度。同样，通过两种不同原子量的杂质组合可以有效地控制MOS管随沟道宽度的VT变化趋势达到不同客户的需求。
在完成LDD注入和pocket注入之后，所注入的杂质离子可能会对半导体衬底100的晶格造成损伤，因此优选上述制作方法在完成口袋注入之后还包括对半导体衬底100进行退火的处理过程。以退火处理的方式对晶格损伤进行修复。根据杂质离子注入剂量的多少，优选上述退火的温度为850～1000℃，退火的时间为0.1～3S。
在完成对阈值电压的调整之后，在图5所示的半导体衬底100上制作栅极结构102的侧墙105，形成具有图6所示剖面结构的半导体器件。其中，侧墙105的形成方法优选包括：在图5所示的半导体衬底100上沉积侧墙材料，然后对侧墙材料进行干法反刻蚀即可去除大部分侧墙材料，在栅极结构102的侧面上留下了一层侧墙材料形成上述侧墙105。上述侧墙材料可以为氧化硅、氮化硅中的一种或它们的组合。
在完成侧墙105的制作之后，以侧墙105为掩膜，对图6所示的侧墙105两侧的半导体衬底100进行源/漏极注入，形成如图7所示的源/漏极106。本申请在完成源漏注入之后，还可以对半导体衬底100进行退火处理，以使所注入的离子扩散均匀。
本申请还提供了一种利用上述制作方法制作而成的半导体器件，该半导体器件的浅沟槽隔离结构101中由沟槽扩散的杂质较少，使得对应的MOS晶体管的阈值电压较高。
图8是本申请与现有工艺形成的NMOS晶体管阈值电压随沟道宽度变化的效果图。其中，
▲表示设定的NMOS晶体管阈值电压对沟道宽度变化的曲线；□表示采用本申请的制作方法形成的NMOS晶体管阈值电压对沟道宽度变化的曲线，且硼轻原子量杂质与铟重原子杂质的剂量比为1：2；△表示采用本申请的制作流程形成的NMOS晶体管阈值电压对沟道宽度变化的曲线，且硼轻原子量杂质与铟重原子杂质的剂量比为1：3.5；○表示采用现有工艺形成的NMOS晶体管阈值电压随沟道宽度变化的曲线，其硼轻原子量杂质与铟重原子杂质的剂量比为1：1。由图8中的曲线可以看出，采用本申请的制作方法得到的晶体管的阈值电压随沟道宽度的变化不会出现明显的变化，更没有出现滚降。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1）、分两次进行口袋注入，注入的重原子量杂质在半导体衬底上的扩散较慢，在半导体衬底与浅沟槽隔离结构所形成的硅/二氧化硅的界面损失较少，因此能够有效地提升MOS管的阈值电压。
2）、本申请的轻原子注入的剂量与重原子注入剂量在上述范围内进行配合，不仅能够使得具有窄沟道器件的VT维持稳定，而且通过两者剂量比的变化满足不同阈值电压的要求。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，所述制作方法包括：
提供半导体衬底；
在所述半导体衬底上制作浅沟槽隔离结构和栅极结构；
在所述栅极结构两侧的半导体衬底上进行轻掺杂漏注入和口袋注入，所述口袋注入分两次进行，其中一次口袋注入为轻原子量杂质注入，另一次口袋注入为重原子量杂质注入，所述重原子量杂质与所述轻原子量杂质的剂量比大于1：1；
制作所述栅极结构的侧墙；
在所述侧墙两侧的所述半导体衬底上进行源/漏极注入。
2.根据权利要求1所述的制作方法，其特征在于，所述重原子量杂质与所述轻原子量杂质的剂量比小于或等于5：1，优选2:1～3.5:1。
3.根据权利要求2所述的制作方法，其特征在于，所述半导体器件为NMOS晶体管，所述轻原子量杂质为硼，所述重原子杂质为铟或锑。
4.根据权利要求3所述的制作方法，其特征在于，
所述轻原子量杂质注入的能量为5～10Kev，剂量为5E12～4E13个原子/cm3，注入方向与所述半导体衬底的夹角为15～35度；
所述重原子量杂质注入的能量为30～60Kev，剂量为5E12～4E13个原子/cm3，注入方向与所述半导体衬底的夹角为15～35度。
5.根据权利要求2所述的制作方法，其特征在于，所述半导体器件为PMOS晶体管，所述轻原子量杂质为磷，所述重原子杂质为砷。
6.根据权利要求5所述的制作方法，其特征在于，
所述轻原子量杂质注入的能量为15～35Kev，剂量为5E12～3E13个原子/cm3，注入方向与所述半导体衬底的夹角为15～35度；
所述重原子量杂质注入的能量为30～60Kev，剂量为5E12～4E13个原子/cm3，注入方向与所述半导体衬底的夹角为15～35度。
7.根据权利要求2所述的制作方法，其特征在于，所述两次口袋注入所注入的杂质的总原子数为1E13～8E13个原子/cm3。
8.根据权利要求1至5中任一项所述的制作方法，其特征在于，所述制作方法在完成所述口袋注入之后还包括对所述半导体衬底进行退火的处理过程。
9.根据权利要求8所述的制作方法，其特征在于，所述退火的温度为850～1000℃，所述退火的时间为0.1～3S。
10.一种半导体器件，其特征在于，所述半导体器件采用权利要求1至9中任一项所述的制作方法制作而成。
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2013
- 2013-12-31 CN CN201310753947.5A patent/CN104752220B/zh active Active
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