CN104685632A - 碳化硅半导体器件及其制造方法 - Google Patents

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Abstract

碳化硅衬底(10)的第一主表面(P1)具有位于元件部(CL)中的平坦表面(FT)以及位于终端部(TM)中的侧壁表面(ST)。碳化硅衬底(10)具有杂质层(11)，其具有位于第一主表面(P1)和第二主表面(P2)的平坦表面(FT)的每一个处的部分。在平坦表面(FT)上，肖特基电极(31)接触杂质层(11)。在第二主表面(P2)上，对电极(42)接触杂质层(11)。绝缘膜(21)覆盖侧壁表面(ST)。侧壁表面(ST)相对于{000-1}面倾斜不小于50°且不大于80°。这抑制了碳化硅半导体器件(101)的泄漏电流。

Description

碳化硅半导体器件及其制造方法
技术领域
本发明涉及一种碳化硅半导体器件以及制造该碳化硅半导体器件的方法。
背景技术
为了提高肖特基二极管的击穿电压，终端结构能够被用于缓解电场。作为这种终端结构，已经公知的是JTE(结型终端延伸)，FLR(场限制环)(也称为“保护环”)等。
根据Jochen Hilsenbeck等人的“Avalanche Capability of UnipolarSiC Diodes:a Feature for Ruggedness and Reliability Improvement”，Material Science Forum，Vols.615-617(2009)，pp.659-662(“单极SiC二极管的雪崩能力：用于耐用性和可靠性提升的特性”，材料科学论坛，615-617卷(2009)，659-662页)(非专利文献1)，JTE设置在碳化硅衬底中。JTE由钝化膜(绝缘膜)覆盖。
根据In Ho Kang等人的“Post Annealing Etch Process for ImprovedReverse Characteristics of 4H-SiC Diode”，Material Science Forum，Vols.615-617(2009)，pp.663-666”(“用于4H-SiC二极管的改良的反向特性的后退火蚀刻工艺”，材料科学论坛，615-617卷(2009)，663-666页)(非专利文献2)，FLR设置在碳化硅衬底中。FLR由热氧化膜(绝缘膜)覆盖。
引证文献列表
非专利文献
NPD 1:Jochen Hilsenbeck等人，“Avalanche Capability of UnipolarSiC Diodes:a Feature for Ruggedness and Reliability Improvement”，Material Science Forum，Vols.615-617(2009)，pp.659-662(“单极SiC二极管的雪崩能力：用于耐用性和可靠性提升的特性”，材料科学论坛，615-617卷(2009)，659-662页)
NPD 2:In Ho Kang等人，“Post Annealing Etch Process forImproved Reverse Characteristics of 4H-SiC Diode”，Material ScienceForum，Vols.615-617(2009)，pp.663-666”(“用于4H-SiC二极管的改良的反向特性的后退火蚀刻工艺”，材料科学论坛，615-617卷(2009)，663-666页)
发明内容
技术问题
如上所述，在终端结构中，界面形成在碳化硅衬底和绝缘膜之间。随着电流更可能沿这个界面流动，碳化硅半导体器件的泄漏电流变得更大。因此，需要终端结构能降低这种泄漏电流。
已经做出了本发明以解决上述问题，并且本发明具有的一个目的是提供一种能抑制泄漏电流的碳化硅半导体器件以及制造这种碳化硅半导体器件的方法。
问题的解决手段
根据本发明的一个方面的碳化硅半导体器件具有设置有半导体元件的元件部以及围绕元件部的终端部。碳化硅半导体器件包括碳化硅衬底、肖特基电极、对电极以及绝缘膜。碳化硅衬底由具有六方单晶结构的碳化硅制成。碳化硅衬底具有第一主表面以及与第一主表面相反的第二主表面。第一主表面具有位于元件部中的平坦表面以及位于终端部中的侧壁表面，侧壁表面围绕平坦表面并且相对于平坦表面倾斜以便接近第二主表面。碳化硅衬底包括具有第一导电类型的杂质层。杂质层具有位于第一主表面的平坦表面处的部分。肖特基电极在第一主表面的平坦表面上接触杂质层。对电极设置在第二主表面上。绝缘膜覆盖第一主表面的侧壁表面。侧壁表面相对于{000-1}面倾斜不小于50°且不大于80°。
依照根据上述一个方面的碳化硅半导体器件，设置在终端部中的侧壁表面相对于{000-1}面倾斜不小于50°且不大于80°。因此，在终端部中，能够使碳化硅衬底的侧壁表面和绝缘膜之间的界面中的界面态密度降低。这抑制了由界面态的存在而造成的电流的产生。因此，能够抑制碳化硅半导体器件的泄漏电流。
优选地，碳化硅衬底的第一主表面的侧壁表面包括具有{0-33-8}的面取向的第一面。更优选地，碳化硅衬底的第一主表面的侧壁表面微观地包括第一面，并且侧壁表面还微观地包括具有{0-11-1}的面取向的第二面。更优选地，碳化硅衬底的第一主表面的侧壁表面的第一面和第二面形成具有{0-11-2}的面取向的组合面。因此，能够更可靠地抑制碳化硅半导体器件的泄漏电流。
根据本发明的另一方面的碳化硅半导体器件具有设置有半导体元件的元件部以及围绕元件部的终端部。碳化硅半导体器件包括碳化硅衬底、肖特基二极管、对电极以及绝缘膜。碳化硅衬底由具有六方单晶结构的碳化硅制成。碳化硅衬底具有第一主表面以及与第一主表面相反的第二主表面。第一主表面具有位于元件部中的平坦表面以及位于终端部中的侧壁表面，侧壁表面围绕平坦表面并且相对于平坦表面倾斜以便接近第二主表面。碳化硅衬底包括具有第一导电类型的杂质层。杂质层具有位于第一主表面的平坦表面中的部分。肖特基电极在第一主表面的平坦表面上接触杂质层。对电极设置在第二主表面上。绝缘膜覆盖第一主表面的侧壁表面。当宏观地观察时，侧壁表面具有{0-33-8}，{0-11-2}，{0-11-4}以及{0-11-1}的面取向中的一种。
依照根据上述另一方面的碳化硅半导体器件，当宏观地观察时，布置在终端部中的侧壁表面具有{0-33-8}，{0-11-2}，{0-11-4}以及{0-11-1}的面取向中的一种。因此，在终端部中，能够使碳化硅衬底的侧壁表面以及绝缘膜之间的界面中的界面态降低。这抑制了界面态的存在导致的电流的产生。因此，能够抑制碳化硅半导体器件的泄漏电流。
优选地，嵌入区嵌入在碳化硅衬底的第一主表面的平坦表面处，嵌入区接触肖特基电极并且具有不同于第一导电类型的第二导电类型。因此，设置所谓的JBS(结型势垒肖特基)结构，由此增大碳化硅半导体器件的击穿电压。
优选地，侧壁杂质区设置在碳化硅衬底的第一主表面的侧壁表面处，侧壁杂质区具有不同于第一导电类型的第二导电类型。更优选地，侧壁杂质区包括在碳化硅衬底的第一主表面上的侧壁表面和平坦表面之间的边界。因此，缓解了电场集中，由此增大碳化硅半导体器件的击穿电压。
优选地，侧壁杂质区接触肖特基电极。因此，稳定了侧壁杂质区的电位。
在上述碳化硅半导体器件中，嵌入区可嵌入在碳化硅衬底的第一主表面的平坦表面处，嵌入区接触肖特基电极并且具有不同于第一导电类型的第二导电类型。侧壁杂质区可以设置在碳化硅衬底的第一主表面的侧壁表面处，侧壁杂质区具有第二导电类型，侧壁杂质区具有比嵌入区的杂质浓度低的杂质浓度，侧壁杂质区连接到嵌入区。因此，侧壁杂质通过嵌入区电连接到第一主电极。因此，稳定了侧壁杂质区的电位。
优选地，碳化硅衬底的第一主表面具有围绕终端部中的侧壁表面的底表面，并且与侧壁表面相对于平坦表面的倾斜相比，底表面相对于平坦表面具有较小的倾斜。因此，终端部的底表面能够被容易设置有用于缓解电场集中的结构。
优选地，保护环区设置在碳化硅衬底的第一主表面的底表面处，保护环区具有不同于第一导电类型的第二导电类型，保护环区与侧壁表面分离，保护环区围绕侧壁表面。因此，缓解了电场集中，由此增大了碳化硅半导体器件的击穿电压。
制造本发明中的碳化硅半导体器件的方法是用于制造具有设置有半导体元件的元件部以及围绕元件部的终端部的碳化硅半导体器件的方法，并且包括以下步骤。制备碳化硅衬底，其由具有六方单晶结构的碳化硅制成。碳化硅衬底具有第一主表面以及与第一主表面相反的第二主表面。第一主表面具有位于元件部中的平坦表面以及位于终端部中的侧壁表面，侧壁表面围绕平坦表面并且相对于平坦表面倾斜以便接近第二主表面。碳化硅衬底包括具有第一导电类型的杂质层。杂质层具有位于第一主表面的平坦表面中的部分。制备碳化硅衬底的步骤包括在第一主表面上通过热蚀刻形成侧壁表面的步骤。形成覆盖第一主表面的侧壁表面的绝缘膜。在第一主表面的平坦表面上形成肖特基电极以接触杂质层。对电极形成在第二主表面上。
根据上述制造方法，通过热蚀刻形成侧壁表面。通过采用热蚀刻，侧壁表面的面取向能够变得适于抑制侧壁表面和绝缘膜之间的界面态。这抑制了界面态的存在造成的电流的产生。因此，能够抑制碳化硅半导体器件的泄漏电流。
发明的有益效果
根据本发明，能够如上所述抑制碳化硅半导体器件的泄漏电流。
附图说明
图1是示意性示出本发明的一个实施例中的碳化硅半导体器件的构造的平面图。
图2是沿图1中的线II-II截取的局部截面示意图。
图3是图1的局部放大图。
图4是对应于图3的视野的碳化硅衬底的平面图。
图5是示意性示出制造图2的碳化硅半导体器件的方法的第一步骤的局部截面图。
图6是示意性示出制造图2的碳化硅半导体器件的方法的第二步骤的局部截面图。
图7是示意性示出制造图2的碳化硅半导体器件的方法的第三步骤的局部截面图。
图8是示意性示出制造图2的碳化硅半导体器件的方法的第四步骤的局部截面图。
图9是示意性示出制造图2的碳化硅半导体器件的方法的第五步骤的局部截面图。
图10是示意性示出制造图2的碳化硅半导体器件的方法的第六步骤的局部截面图。
图11是示意性示出制造图2的碳化硅半导体器件的方法的第七步骤的局部截面图。
图12是示意性示出制造图2的碳化硅半导体器件的方法的第八步骤的局部截面图。
图13是示意性示出图2的碳化硅半导体器件的变型的构造的局部截面图。
图14是示意性示出碳化硅半导体器件中包括的碳化硅衬底的侧壁表面中的细微结构的实例的局部截面图。
图15示出多型4H的六方晶体中的(000-1)面的晶体结构。
图16示出沿图15的线XVI-XVI的(11-20)面的晶体结构。
图17示出(11-20)面内具有图14的组合面的表面附近的晶体结构。
图18示出当从(01-10)面观察时的图14的组合面。
图19示出图14的变型。
具体实施方式
以下参考附图说明本发明的一个实施例。应当注意在下述附图中，相同或相应的部分由相同的参考符号指定并不再赘述。关于本说明书的晶体学表示，单个晶面由()表示，组晶面由{}表示。此外，为了表示具有负指数的晶面，将负号置于数字之前，而不是将“-”(横杠)置于数字之上。
(碳化硅半导体器件的构造)
如图1和图2中所示，二极管101(碳化硅半导体器件)包括：设置有肖特基结元件(半导体元件)的元件部CL；以及围绕元件部CL的终端部TM。二极管101具有外延衬底10(碳化硅衬底)、肖特基电极31、对电极42以及绝缘膜21。
外延衬底10由具有六方单晶结构的碳化硅制成。单晶结构优选具有多型4H。外延衬底10具有顶表面P1(第一主表面)以及背表面P2(与第一主表面相反的第二主表面)。
顶表面P1具有平坦表面FT、侧壁表面ST以及底表面BT。平坦表面FT位于元件部CL中。侧壁表面ST以及底表面BT位于终端部TM中。侧壁表面ST围绕平坦表面FT并且相对于平坦表面FT倾斜以便接近背表面P2。底表面BT围绕终端部TM中的侧壁表面ST。与侧壁表面ST相对于平坦表面FT的倾斜相比，底表面BT相对于平坦表面FT具有较小的倾斜。这里，“较小的倾斜”表示包括没有倾斜的情况的概念，即包括平行的概念。因此，如图2中所示，底表面BT可基本上与平坦表面FT平行。
顶表面P1的平坦表面FT优选基本上与{000-1}面平行。具体地，平坦表面FT相对于{000-1}面的倾斜优选不大于10°，更优选不大于5°。
顶表面P1的侧壁表面ST相对于{000-1}面倾斜不小于50°且不大于80°。
当宏观地观察时，顶表面P1的侧壁表面ST可以具有{0-33-8}，{0-11-2}，{0-11-4}以及{0-11-1}的面取向中的一种。应当注意，{0-33-8}的面取向具有相对于{000-1}面的54.7°的偏离角。{0-11-1}的面取向具有相对于{000-1}面的75.1°的偏离角。因此，{0-33-8}，{0-11-2}，{0-11-4}以及{0-11-1}的面取向对应于54.7°至75.1°的偏离角。鉴于考虑与偏离角有关的约5°的制作误差的事实，执行处理以使顶表面P1的侧壁表面ST相对于{000-1}面倾斜不小于约50°且不大于80°，由此侧壁表面ST的宏观的面取向可能对应于{0-33-8}，{0-11-2}，{0-11-4}以及{0-11-1}中的一种。
上述侧壁表面ST容易设置有“特定面”。以下将说明特定面的细节。
外延衬底10具有单晶衬底19、n层11(杂质层)、JBS区12(嵌入区)、JTE区14(侧壁杂质区)、保护环区15以及场停止区16。单晶衬底19具有n型导电性(第一导电类型)。n层11具有n型导电性并且具有比单晶衬底19的杂质浓度低的杂质浓度。n层11具有位于顶表面P1的平坦表面FT处的部分。
JBS区12具有p型导电性(不同于第一导电类型的第二导电类型)。JBS区12嵌入在外延衬底10的顶表面P1的平坦表面FT处。JBS区12接触肖特基电极31。
JTE区14具有p型导电性。JTE区14设置在顶表面P1的侧壁表面ST处。在外延衬底10的顶表面P1上，JTE区14包括侧壁表面ST和平坦表面FT之间的边界。JTE区14具有比JBS区12的杂质浓度低的杂质浓度。在二极管101中，JTE区14接触肖特基电极31。
保护环区15具有p型导电性。保护环区15设置在外延衬底10的顶表面P1的底表面BT处，与侧壁表面ST分离并围绕侧壁表面ST。
场停止区16具有n型导电性并且具有比n层11的杂质浓度高的杂质浓度。场停止区16围绕侧壁表面ST。
绝缘膜21覆盖顶表面P1的侧壁表面ST以及底表面BT。绝缘膜21具有暴露顶表面P1的平坦表面FT的一部分的开口。在顶表面P1的平坦表面FT上，肖特基电极31与n层11和JBS区12接触。对电极42是设置在背表面P2上并且与单晶衬底19接触的欧姆电极。
如图3中所示，当在平面图中观察时，在元件部CL和终端部TM之间的边界可包括曲折构造。在这种曲折构造中，从元件部CL向终端部TM突出的部分的角度DC优选为60°。而且，在这种曲折构造中，从终端部TM向元件部CL突出的部分的角度DT优选为60°。60°是优选的，因为外延衬底10具有六方晶体结构，其具有六重对称性。如图4中所示，侧壁表面ST优选沿曲折构造布置，并且在这种曲折构造中，相邻于侧壁表面ST设置底表面BT。
(制造碳化硅半导体器件的方法)
以下说明制造二极管101(图2)的方法。
参考图5，通过在单晶衬底19上的碳化硅的外延生长形成构成顶表面P1的n层11。因此，形成具有单晶衬底19和n层11的外延衬底10。能够借助CVD(化学气相沉积)方法执行外延生长。此时，氢气能够被用作载气。作为源材料气体，例如，能够采用硅烷(SiH4)以及丙烷(C3H8)的混合气体。这样做时，例如，优选引入氮(N)或磷(P)作为杂质，用于为碳化硅提供n型导电性。
接着，在顶表面P1上形成掩膜层71。优选地，掩膜层71是形成在外延衬底10的顶表面P1上的热氧化膜。接着，具有图案的光刻胶层72形成在掩膜层71上。借助利用光刻胶层72的蚀刻，将该图案转移到掩膜层71(图6)。
如图7中所示，在顶表面P1上，利用掩膜层71执行热蚀刻。因此，侧壁表面ST和底表面BT形成在外延衬底10的顶表面P1处。通过采用热蚀刻，特定面自发地形成在侧壁表面ST中。以下将说明热蚀刻的细节。接着，去除掩膜层71(图8)。
如图9中所示，JBS区12、JTE区14、保护环区15以及场停止区16通过导电杂质的离子注入形成。接着，执行活化热处理以活化杂质。例如，在氩气(Ar)气氛下在约1700℃的温度下执行加热30分钟。
如图10中所示，通过外延衬底10的顶表面P1的热氧化，绝缘膜21形成为覆盖顶表面P1。例如在空气或氧气下在约1200℃的温度下通过加热外延衬底10约30分钟来执行热氧化。
接着，执行氮退火。因此，调整氮浓度以使距离外延衬底10和绝缘膜21之间的界面10nm内的区域中具有约1×1021/cm3或更大的最大值。例如，在包含氮的气体，诸如一氧化氮气体的气氛下，在约1100℃的温度下执行加热约120分钟。在该氮退火处理之后，可以另外在惰性气体气氛下执行退火处理。例如，在氩气气氛下，在约1100℃的温度下执行加热约60分钟。
如图11中所示，对电极42形成在外延衬底10的背表面P2上。对电极42构成通过热处理进行硅化而形成的欧姆电极。
如图12中所示，开口形成在绝缘膜21中以暴露顶表面P1的平坦表面FT的一部分。
接着，再次参考图2，在顶表面P1的平坦表面FT上，肖特基电极31形成为接触n层11和JBS区12。因此获得二极管101。
(热蚀刻)
热蚀刻是通过使将被蚀刻的目标在高温下经受蚀刻气体来执行的，并且基本上不具有物理蚀刻功能。用于热蚀刻的工艺气体包含卤素。更优选地，卤素是氯或氟。具体地，一种示例，可采用的工艺气体是包含Cl2、BCl3、CF4以及SF6中至少一种的工艺气体，并且能够特别适用地采用Cl2。
而且，工艺气体优选还包含氧气。此外，工艺气体可包含载气。载气的实例包括氮气、氩气或氦气。
优选地，热蚀刻的热处理温度不小于700℃且不大于1200℃。该温度的下限更优选800℃，进一步优选900℃。因此，蚀刻速率能够实现充分实用的值。此外，该温度的上限更优选1100℃，进一步优选1000℃。当热处理温度设定在不小于700℃且不大于1000℃时，蚀刻SiC的速率例如约为70μm/hr。
(功能和效果)
根据本实施例的二极管101，布置在终端部TM中的侧壁表面ST相对于{000-1}面倾斜不小于50°且不大于80°。以此方式，侧壁表面ST的面取向能够变得适于抑制侧壁表面ST和绝缘膜21之间的界面态。因此，在终端部TM中，能够使外延衬底10的侧壁表面ST和绝缘膜21之间的界面中的界面态密度降低。这抑制了界面态的存在而导致的电流的产生。因此，能够抑制二极管101的泄漏电流。而且，侧壁表面ST能够容易地被设置有“特定面”，并且在这种情况下更加抑制泄漏电流。当宏观地观察时，基本上相同的情况应用至具有{0-33-8}，{0-11-2}，{0-11-4}以及{0-11-1}的面取向中的一种面取向的侧壁表面ST。
JBS区12嵌入在外延衬底10的顶表面P1的平坦表面FT处。因此，能够增大二极管101的击穿电压。
JTE区14设置在外延衬底10的顶表面P1的侧壁表面ST处。在顶表面P1上，JTE区14包括侧壁表面ST和平坦表面FT之间的边界。因此，缓解了电场集中，由此增大了二极管101的击穿电压。在本实施例中，JTE区14接触肖特基电极31。因此，稳定了JTE区14的电位。
而且，顶表面P1设置有底表面BT，其相对于平坦表面FT的倾斜小于侧壁表面相对于平坦表面FT的倾斜。因此，底表面BT能够容易地设置有用于缓解电场集中的结构。具体地，保护环区15设置在底表面BT处。因此，缓解了电场集中，由此增大了二极管101的击穿电压。
而且，通过热蚀刻形成侧壁表面ST。通过采用热蚀刻，侧壁表面ST的面取向能够变得适于抑制侧壁表面ST和绝缘膜21之间的界面态。具体地，特定面能够形成在侧壁表面ST中。这抑制了界面态的存在而导致的电流的产生。因此，能够抑制二极管101的泄漏电流。
(变型)
如图13中所示，在本变型的二极管102中，JTE区14连接到JBS区12。以此方式，即使在JTE区14不接触肖特基电极31时，JTE区14通过JBS12电连接到肖特基电极31。因此，稳定了JTE区14的电位。
(特定面)
顶表面P1的侧壁表面ST优选具有特定面。如图14中所示，这种侧壁表面ST包括具有{0-33-8}的面取向的面S1(第一面)。面S1优选具有(0-33-8)的面取向。更优选地，侧壁表面ST微观地包括面S1，并且侧壁表面ST微观地还包括具有{0-11-1}的面取向的面S2(第二面)。这里，术语“微观地”是指“微小到考虑至少约为原子间距两倍的尺寸的程度”。作为观察这种微观结构的方法，例如，能够采用TEM(透射电子显微镜)。面S2优选具有(0-11-1)的面取向。
优选地，侧壁表面ST的面S1和面S2形成具有{0-11-2}的面取向的组合面SR。换言之，组合面SR由周期地重复的面S1和S2形成。这种周期结构例如能够通过TEM或AFT(原子力显微镜)观察。在这种情况下，组合面SR宏观地相对于{000-1}面具有62°的偏离角。这里，术语“宏观地”是指“忽视具有约原子间距的尺寸的微小结构”。对于这种宏观偏离角的测量，例如能够利用采用常规X射线衍射的方法。
优选地，组合面SR具有(0-11-2)的面取向。在这种情况下，组合面SR宏观地相对于(000-1)面具有62°的偏离角。优选地，泄漏电流流动的方向CD沿进行上述周期重复的方向。方向CD对应于外延衬底10的厚度方向(图2中的纵向)向侧壁表面ST突出的方向。
接着，将说明组合面SR的详细结构。
通常，对于Si原子(或C原子)，当从(000-1)面观察多型4H的碳化硅晶体时，层A中的原子(附图中的实线)、布置在之下的层B中的原子(附图中的虚线)、以及布置在之下的层C中的原子(附图中的点划线)，以及布置在之下的层B中的原子(附图中未示出)如图15中所示被重复设置。换言之，以四层ABCB看作一个周期，则设置了诸如ABCBABCBABCB...的周期层叠结构。
如图16中所示，在(11-20)面(沿图15的线XVI-XVI截取的截面)中，构成上述一个周期的四层ABCD中的每一层中的原子都没有完全沿(0-11-2)面对齐。在图16中，(0-11-2)面示出为穿过层B中的原子的位置。在这种情况下，应当理解层A和C中的每个原子都从(0-11-2)面偏离。因此，即使在碳化硅单晶体的表面的宏观面取向，即忽略了其原子级结构的其面取向被限于(0-11-2)，该表面也能够具有各种微观结构。
如图17中所示，通过交替设置具有(0-33-8)的面取向的面S1以及连接到面S1并且具有不同于每个面S1的面取向的面S2来构造组合面SR。每个面S1和S2都具有两倍于Si原子(或C原子)的原子间距的长度。应当注意具有被平均的面S1和面S2的面对应于(0-11-2)面(图16)。
如图18中所示，当从(01-10)面观察组合面SR时，单晶结构具有周期地包括等效于立方结构的结构(面S1部分)的部分。具体地，通过交替设置等效于立方结构的上述结构中的具有(001)的面取向的面S1以及连接到面S1并且具有不同于每个面S1的面取向的面S2来构成组合面SR。而且在除多型4H之外的多型中，表面由此能够由在等效于立方结构的结构中的具有(001)的面取向的面(图18中的面S1)以及连接到上述面并且具有不同于上述每个面的面取向的面(图18中的面S2)来构成。多型例如可以是6H或15R。
如图19中所示，除了组合面SR之外，侧壁表面ST还可以包括面S3(第三面)。更具体地，侧壁表面ST可包括由周期重复的面S3以及组合面SR构成的组合面SQ。例如，能够通过TEM或AFM观察周期结构。在这种情况下，侧壁表面ST相对于{000-1}面的偏离角从组合面SR的理想偏离角即62°偏离。优选地，该偏离是小的，优选处于±10°范围内。这种角度范围内包括的表面的实例包括具有{0-33-8}面的宏观面取向的表面。
更优选地，侧壁表面ST相对于(000-1)面的偏离角从组合面SR的理想偏离角即62°偏离。优选地，该偏离是小的，优选处于±10°范围内。这种角度范围内包括的表面的实例包括具有对应于(0-33-8)面的宏观面取向的表面。
本文公开的实施例在任意方面都是说明性而非限制性的。本发明的范围由权利要求项而不是上述实施例定义，并且旨在涵盖处于等效于权利要求项的范围和含义内的任意变型。
参考标记列表
10：外延衬底(碳化硅衬底)；11：n层(杂质层)；12：JBS区(嵌入区)；14：JTE区(侧壁杂质区)；15：保护环区；16：场停止区；19：单晶衬底；21：绝缘膜；31：肖特基电极；42：对电极；71：掩膜层；72，73：光刻胶层；101，102：二极管(碳化硅半导体器件)；BT：底表面；CL：元件部；FT：平坦表面；P1：顶表面(第一主表面)；P2：背表面(第二主表面)；S1：面(第一面)；S2：面(第二面)；SQ，SR：组合面；ST：侧壁表面；TM：终端部。

Claims (13)

1.一种碳化硅半导体器件，所述碳化硅半导体器件具有设置有半导体元件的元件部以及围绕所述元件部的终端部，所述碳化硅半导体器件包括：
由具有六方单晶结构的碳化硅制成的碳化硅衬底，所述碳化硅衬底具有第一主表面以及与所述第一主表面相反的第二主表面，所述第一主表面具有位于所述元件部中的平坦表面以及位于所述终端部中的侧壁表面，所述侧壁表面围绕所述平坦表面并且相对于所述平坦表面倾斜以便接近所述第二主表面，所述碳化硅衬底包括具有第一导电类型的杂质层，所述杂质层具有位于所述第一主表面的所述平坦表面处的部分；
在所述第一主表面的所述平坦表面上接触所述杂质层的肖特基电极；
设置在所述第二主表面上的对电极；以及
覆盖所述第一主表面的所述侧壁表面的绝缘膜，所述侧壁表面相对于{000-1}面倾斜不小于50°且不大于80°。
2.根据权利要求1所述的碳化硅半导体器件，其中所述碳化硅衬底的所述第一主表面的所述侧壁表面包括具有{0-33-8}的面取向的第一面。
3.根据权利要求2所述的碳化硅半导体器件，其中所示碳化硅衬底的所述第一主表面的所述侧壁表面微观地包括所述第一面，并且所述侧壁表面还微观地包括具有{0-11-1}的面取向的第二面。
4.根据权利要求3所述的碳化硅半导体器件，其中所述碳化硅衬底的所述第一主表面的所述侧壁表面的所述第一面和所述第二面形成具有{0-11-2}的面取向的组合面。
5.一种碳化硅半导体器件，所述碳化硅半导体器件具有设置有半导体元件的元件部以及围绕所述元件部的终端部，所述碳化硅半导体器件包括：
由具有六方单晶结构的碳化硅制成的碳化硅衬底，所述碳化硅衬底具有第一主表面以及与所述第一主表面相反的第二主表面，所述第一主表面具有位于所述元件部中的平坦表面以及位于所述终端部中的侧壁表面，所述侧壁表面围绕所述平坦表面并且相对于所述平坦表面倾斜以便接近所述第二主表面，所述碳化硅衬底包括具有第一导电类型的杂质层，所述杂质层具有位于所述第一主表面的所述平坦表面处的部分；
在所述第一主表面的所述平坦表面上接触所述杂质层的肖特基电极；
设置在所述第二主表面上的对电极；以及
覆盖所述第一主表面的所述侧壁表面的绝缘膜，当宏观地观察时，所述侧壁表面具有{0-33-8}，{0-11-2}，{0-11-4}以及{0-11-1}的面取向中的一种。
6.根据权利要求1至5中的任一项所述的碳化硅半导体器件，其中嵌入区嵌入在所述碳化硅衬底的所述第一主表面的所述平坦表面处，所述嵌入区接触所述肖特基电极并且具有不同于所述第一导电类型的第二导电类型。
7.根据权利要求1至6中的任一项所述的碳化硅半导体器件，其中侧壁杂质区设置在所述碳化硅衬底的所述第一主表面的所述侧壁表面处，所述侧壁杂质区具有不同于所述第一导电类型的第二导电类型。
8.根据权利要求7所述的碳化硅半导体器件，其中所述侧壁杂质区包括在所述碳化硅衬底的所述第一主表面上的所述侧壁表面和所述平坦表面之间的边界。
9.根据权利要求7或8所述的碳化硅半导体器件，其中所述侧壁杂质区接触所述肖特基电极。
10.根据权利要求1至5中的任一项所述的碳化硅半导体器件，其中
嵌入区嵌入在所述碳化硅衬底的所述第一主表面的所述平坦表面处，所述嵌入区接触所述肖特基电极并且具有不同于所述第一导电类型的第二导电类型，并且
侧壁杂质区设置在所述碳化硅衬底的所述第一主表面的所述侧壁表面处，所述侧壁杂质区具有所述第二导电类型，所述侧壁杂质区具有比所述嵌入区的杂质浓度低的杂质浓度，所述侧壁杂质区连接到所述嵌入区。
11.根据权利要求1至10中的任一项所述的碳化硅半导体器件，其中所述碳化硅衬底的所述第一主表面具有围绕所述终端部中的所述侧壁表面的底表面，并且与所述侧壁表面相对于所述平坦表面的倾斜相比，所述底表面相对于所述平坦表面具有较小的倾斜。
12.根据权利要求11所述的碳化硅半导体器件，其中保护环区设置在所述碳化硅衬底的所述第一主表面的所述底表面处，所述保护环区具有不同于所述第一导电类型的第二导电类型，所述保护环区与所述侧壁表面分离，所述保护环区围绕所述侧壁表面。
13.一种制造碳化硅半导体器件的方法，所述碳化硅半导体器件具有设置有半导体元件的元件部以及围绕所述元件部的终端部，所述方法包括以下步骤：
制备由具有六方单晶结构的碳化硅制成的碳化硅衬底，所述碳化硅衬底具有第一主表面以及与所述第一主表面相反的第二主表面，所述第一主表面具有位于所述元件部中的平坦表面以及位于所述终端部中的侧壁表面，所述侧壁表面围绕所述平坦表面并且相对于所述平坦表面倾斜以便接近所述第二主表面，所述碳化硅衬底包括具有第一导电类型的杂质层，所述杂质层具有位于所述第一主表面的所述平坦表面处的部分，制备所述碳化硅衬底的步骤包括在所述第一主表面上通过热蚀刻形成所述侧壁表面的步骤；
形成覆盖所述第一主表面的所述侧壁表面的绝缘膜；
在所述第一主表面的所述平坦表面上形成接触所述杂质层的肖特基电极；以及
在所述第二主表面上形成对电极。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106611798A (zh) * 2015-10-26 2017-05-03 南京励盛半导体科技有限公司 一种n型碳化硅半导体肖特基二极管结构
CN106611776A (zh) * 2015-10-22 2017-05-03 南京励盛半导体科技有限公司 一种n型碳化硅肖特基二极管结构
CN110521004A (zh) * 2017-03-29 2019-11-29 Tdk株式会社 半导体装置
CN111837241A (zh) * 2018-03-06 2020-10-27 Abb电网瑞士股份公司 具有自对准场板和台面终端结构的高功率半导体器件及其制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016181591A (ja) * 2015-03-24 2016-10-13 住友電気工業株式会社 炭化珪素半導体装置
JP6857488B2 (ja) 2016-11-29 2021-04-14 株式会社日立製作所 半導体装置の製造方法
JP6719090B2 (ja) * 2016-12-19 2020-07-08 パナソニックＩｐマネジメント株式会社 半導体素子
DE112018007055B4 (de) 2018-02-09 2024-02-01 Mitsubishi Electric Corporation Leistungshalbleitereinheit
US10615292B2 (en) * 2018-03-27 2020-04-07 Hong Kong Applied Science And Technology Research Institute Co., Ltd. High voltage silicon carbide Schottky diode flip chip array
US10813607B2 (en) * 2018-06-27 2020-10-27 Prismatic Sensors Ab X-ray sensor, method for constructing an x-ray sensor and an x-ray imaging system comprising such an x-ray sensor
WO2022009328A1 (ja) * 2020-07-08 2022-01-13 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP2023182011A (ja) * 2020-11-06 2023-12-26 住友電気工業株式会社 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1838428A (zh) * 2005-03-25 2006-09-27 新电元工业株式会社 碳化硅半导体器件
CN101467262A (zh) * 2006-04-04 2009-06-24 半南实验室公司 结势垒肖特基整流器及其制造方法
CN102652362A (zh) * 2010-08-03 2012-08-29 住友电气工业株式会社 半导体器件及其制造方法
US20120256192A1 (en) * 2011-04-05 2012-10-11 Qingchun Zhang Recessed termination structures and methods of fabricating electronic devices including recessed termination structures

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58122782A (ja) * 1982-01-14 1983-07-21 Nippon Telegr & Teleph Corp <Ntt> ダイオ−ド
JP2006156658A (ja) * 2004-11-29 2006-06-15 Toshiba Corp 半導体装置
JP2006303469A (ja) * 2005-03-25 2006-11-02 Shindengen Electric Mfg Co Ltd ＳｉＣ半導体装置
JP2007220889A (ja) * 2006-02-16 2007-08-30 Central Res Inst Of Electric Power Ind ショットキー接合型半導体素子およびその製造方法
JP4420062B2 (ja) * 2007-05-10 2010-02-24 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP5607720B2 (ja) * 2010-02-23 2014-10-15 良孝 菅原 半導体装置
JP2011233669A (ja) * 2010-04-27 2011-11-17 Sumitomo Electric Ind Ltd 半導体装置
JP5687078B2 (ja) * 2011-01-28 2015-03-18 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2012191038A (ja) * 2011-03-11 2012-10-04 Mitsubishi Electric Corp 半導体装置の製造方法
JP2012195519A (ja) 2011-03-18 2012-10-11 Kyoto Univ 半導体素子及び半導体素子の製造方法
US8618582B2 (en) * 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
JP2014053392A (ja) * 2012-09-06 2014-03-20 Sumitomo Electric Ind Ltd ワイドギャップ半導体装置およびその製造方法
US9704718B2 (en) * 2013-03-22 2017-07-11 Infineon Technologies Austria Ag Method for manufacturing a silicon carbide device and a silicon carbide device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1838428A (zh) * 2005-03-25 2006-09-27 新电元工业株式会社 碳化硅半导体器件
CN101467262A (zh) * 2006-04-04 2009-06-24 半南实验室公司 结势垒肖特基整流器及其制造方法
CN102652362A (zh) * 2010-08-03 2012-08-29 住友电气工业株式会社 半导体器件及其制造方法
US20120256192A1 (en) * 2011-04-05 2012-10-11 Qingchun Zhang Recessed termination structures and methods of fabricating electronic devices including recessed termination structures

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106611776A (zh) * 2015-10-22 2017-05-03 南京励盛半导体科技有限公司 一种n型碳化硅肖特基二极管结构
CN106611798A (zh) * 2015-10-26 2017-05-03 南京励盛半导体科技有限公司 一种n型碳化硅半导体肖特基二极管结构
CN110521004A (zh) * 2017-03-29 2019-11-29 Tdk株式会社 半导体装置
CN110521004B (zh) * 2017-03-29 2023-01-10 Tdk株式会社 半导体装置
CN111837241A (zh) * 2018-03-06 2020-10-27 Abb电网瑞士股份公司 具有自对准场板和台面终端结构的高功率半导体器件及其制造方法
CN111837241B (zh) * 2018-03-06 2023-03-28 日立能源瑞士股份公司 功率半导体器件及其制造方法
US11888037B2 (en) 2018-03-06 2024-01-30 Hitachi Energy Ltd Self-aligned field plate mesa FPM SiC schottky barrier diode

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