CN104599710A - 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法 - Google Patents

具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法 Download PDF

Info

Publication number
CN104599710A
CN104599710A CN201410827500.2A CN201410827500A CN104599710A CN 104599710 A CN104599710 A CN 104599710A CN 201410827500 A CN201410827500 A CN 201410827500A CN 104599710 A CN104599710 A CN 104599710A
Authority
CN
China
Prior art keywords
threshold voltage
unit
page
programmed
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410827500.2A
Other languages
English (en)
Other versions
CN104599710B (zh
Inventor
金镇祺
W·皮特里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Examine Vincent Zhi Cai Management Co
Mosaid Technologies Inc
Original Assignee
Examine Vincent Zhi Cai Management Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Examine Vincent Zhi Cai Management Co filed Critical Examine Vincent Zhi Cai Management Co
Publication of CN104599710A publication Critical patent/CN104599710A/zh
Application granted granted Critical
Publication of CN104599710B publication Critical patent/CN104599710B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5646—Multilevel memory with flag bits, e.g. for showing that a "first page" of a word line is programmed but not a "second page"
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5647—Multilevel memory with bit inversion arrangement
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

一种每单元多比特(MBC)非易失性存储器设备、方法和系统，其中用于写数据到存储阵列或者从存储器阵列读取数据的控制器通过下述操作来控制数据的极性，即，选择性地反相数据字来最大化(M-1)个虚拟页面内要被编程的比特数，并且选择性地反相数据字来最小化第M虚拟页面内要被编程的比特数，其中M是每单元的比特数。当数据字被反相时，设置相应的极性控制标志。当从M个虚拟页面读取时，根据对应的极性标志选择性地反相数据。这减少了最高阈值电压编程状态的数量。这提供了编程单元阈值电压的紧密分布，减小的电力消耗、减小的编程时间和增强的装置可靠性。

Description

具有极性控制的每单元多比特(MBC)的非易失性存储器设备和系统及其编程方法
本申请是申请号为200980125976.9、申请日为2009年6月30日、发明名称为“具有极性控制的每单元多比特(MBC)的非易失性存储器设备和系统及其编程方法”的申请的分案申请。
相关申请的交叉引用
本申请要求2008年7月2日提交的美国专利申请12/166,876的权益。
技术领域
本发明总地涉及非易失性存储器系统，更具体地，涉及具有数据极性控制的非易失性每单元多比特(MBC)的存储器系统。
背景技术
在传统的每单元单比特的存储器装置中，存储单元呈现两种信息存储状态中的一种，或者“打开”状态或者“关闭”状态。“打开”或者“关闭”的二值状况限定了信息的一个比特。结果，能够存储n比特数据的存储器装置需要(n个)独立的存储单元。
增加使用每单元单比特存储器装置存储的比特数目需要以与所要存储的数据比特数目一对一的方式增加存储单元的数量。用于增加在包括单比特容量单元的存储器装置中存储的存储比特的数量的方法依赖于以下技术：例如制造包括更多存储单元的较大芯片、或者使用改进的光刻技术来构建更小的存储单元。减少存储单元的尺寸使得在给定面积的单个芯片上能够放置更多的单元。
每单元单比特的替代设计是在单个存储单元中存储数据的多个比特。已经遵循上述方法的一种存储器是电可擦并且可编程的装置，称为闪速存储单元。在闪速单元中，通过在合适的时间段内施加合适的电压到装置的源极、漏极和控制栅极来执行编程。这导致电子从沟道区穿隧至浮栅或者从沟道区注入到浮栅。驻留在浮栅的电荷的数量决定了在控制栅极上为使得装置在源极和漏极区域之间导电所需的电压。该电压被称为单元的阈值电压Vth。导电表示装置的“打开”或者被擦除的状态，并且对应于1的逻辑值。“关闭”或被编程的状态中，电流在源极和漏极区域之间不导通，并且该状态对应于0的逻辑值。通过将单元的阈值电压设置为合适的数值，对于一组给定的施加电压该单元可以是导电或者不导电。因此，通过确定在一组给定的施加电压下单元是否导电，可以发现该单元的状态(被编程或者被擦除)。
通过在装置内建立多个、不同的阈值电压水平可产生每单元多比特(MBC)的闪速存储单元。每个不同的阈值电压对应于一组数据比特。这允许多比特的二进制数据被存储到同一存储单元。当读取存储单元的状态时，每个单元具有二进制解码值，该二进制解码值对应于一个数值，该数值依赖于在单元的当前阈值电压水平下该单元的导电状况。该阈值电压水平指示表示被编程到该单元的数据的比特组，对于该阈值电压水平，该单元与具有预选的输入值的感应放大器相比较。适合的数据存储要求MBC存储单元的多个阈值电压水平以足够的量彼此区分，以使得单元的水平能够以明确的方式被编程或者被擦除。被编程到存储单元的数据和该单元的阈值电压水平之间的关系依赖于适用于该单元的数据编码方案。
在编程MBC存储单元时，目的在于在合适的时间段内施加编程电压来在浮栅中存储足够的电荷以将阈值电压置为期望的水平。该水平表示与待编程到该单元中的数据的编码相对应的该单元状态。但是，将双状态(1比特)单元的阈值电压范围分为多个阈值电压水平减少了水平之间的裕度(阈值电压的差)。这需要使系统设计容差更紧密并减小编程操作噪声裕度，以使得可以区分相邻的水平并减小编程误差。但是，使编程和读取操作阈值电压窗口更紧密已经导致编程过程变慢，并且引入了存储器系统误差的另外的潜在源。
2005年8月30日授予给Hosono等的名称为“Non-volatileSemiconductor Memory(非易失性半导体存储器)”的美国专利No.6,937,510，提供了一种对具有每单元多个比特(MBC)的存储单元的非易失性半导体装置进行编程和从中读取数据的方法和设备，该专利通过引用包含于此。
但是，与其它公知的方法相比，该方法导致编程时间、电力消耗和编程状态的数量的增加，且编程状态必须被遍历。
因此，需要研发使用MBC存储单元的改进的设备、方法和系统以及使用这样的改进的MBC存储单元的非易失性存储器装置和系统。
发明内容
本发明的目的在于提供一种使用MBC存储单元的设备、方法和系统，该MBC存储单元减少用于编程给定字段数据的最高编程状态的数量。
根据本发明的一个方面，提供了一种每单元多比特(MBC)的非易失性存储器设备，其包括具有一个或多个电可擦的块的存储阵列。所述块包括一个或多个可重复编程的页面。所述可重复编程的页面包括共享公共字线的上部和下部页面。所述上部和下部页面包括各自的上部和下部数据字段。所述上部和下部数据字段包括各自的MBC存储单元的虚拟上部和下部单元。所述MBC存储单元具有各自的阈值电压，所述阈值电压可从最低电压水平顺序编程到第一水平、第二水平、第三水平或第四水平中所选择的一个。编程下部单元包括将各自的阈值电压从第一阈值电压水平编程到第二阈值电压水平。编程上部单元包括将各自的阈值电压从第一阈值电压水平编程到第四阈值电压水平或者从第二阈值电压水平编程到第三阈值电压水平。该设备还包括控制器，用于写数据到所述存储阵列，其中所述控制器选择性地反相数据来最大化要被编程的下部页面内的比特数，并且选择性地反相数据来最小化各自的上部页面内要被编程的比特数。
根据本发明的另一方面，提供了一种包括每单元多比特(MBC)的非易失性存储器设备的系统，每单元多比特(MBC)的非易失性存储器设备包括：包括一个或多个电可擦的块的存储阵列。所述块包括一个或多个可重复编程的页面。所述可重复编程的页面包括共享公共字线的上部和下部页面。所述上部和下部页面包括各自的上部和下部数据字段。所述上部和下部数据字段包括各自的MBC存储单元的虚拟上部和下部单元。所述MBC存储单元具有各自的阈值电压，所述阈值电压可从最低电压水平顺序编程到第一水平、第二水平、第三水平或第四水平中所选择的一个。编程下部单元包括将各自的阈值电压从第一阈值电压水平编程到第二阈值电压水平，编程上部单元包括将各自的阈值电压从第一阈值电压水平编程到第四阈值电压水平或者从第二阈值电压水平编程到第三阈值电压水平。该系统还包括控制器，用于写数据到所述存储阵列，其中所述控制器选择性地反相数据来最大化要被编程的下部页面内的比特数，并且选择性地反相数据来最小化各自的上部页面内要被编程的比特数。
根据本发明的另一方面，提供了一种包括每单元多比特(MBC)的非易失性存储器设备的系统，每单元多比特(MBC)的非易失性存储器设备包括具有一个或多个电可擦的块的存储阵列。所述块包括一个或多个可重复编程的页面。所述可重复编程的页面包括共享公共字线的上部和下部页面。所述上部和下部页面包括各自的上部和下部数据字段。所述上部和下部数据字段包括各自的MBC存储单元的虚拟上部和下部单元。所述MBC存储单元具有各自的阈值电压，所述阈值电压可从最低电压水平顺序编程到第一水平、第二水平、第三水平或第四水平中所选择的一个。编程下部单元包括将各自的阈值电压从第一阈值电压水平编程到第二阈值电压水平，编程上部单元包括将各自的阈值电压从第一阈值电压水平编程到第四阈值电压水平或者从第二阈值电压水平编程到第三阈值电压水平。该系统还包括控制器，用于写数据到所述存储阵列，其中所述控制器选择性地反相数据来最大化要被编程的下部页面内的比特数，并且选择性地反相数据来最小化各自的上部页面内要被编程的比特数。
根据本发明的又一方面，提供了一种编程每单元多比特(MBC)非易失性存储器中的下部页面和上部页面的方法，所述方法包括下列步骤：计数下部数据字中为“0”的比特数；如果下部数据字中“0”的比特数少于总比特数的一半则反相下部数据字中的所有比特；用下部数据字编程下部页面；计数上部数据字中为“0”的比特数；如果上部数据字中“0”的比特数大于总比特数的一半则反相上部数据字中的所有比特；和用上部数据字编程上部页面。
根据本发明的另一方面，提供了一种读取每单元多比特(MBC)非易失性存储器中的数据的方法，包括下列步骤：感应页面内MBC单元的阈值电压；通过将所述阈值电压与预定的电压参考相比较来提供上部数据字；和如果设置有上部页面极性标志则反相所述上部数据字。
根据本发明的另一方面，提供了一种读取每单元多比特(MBC)非易失性存储器中的数据的方法，包括下列步骤：感应页面内MBC单元的阈值电压；通过将所述阈值电压与两个预定的电压参考相比较来提供下部数据字；和如果设置有下部页面极性标志则反相所述下部数据字。
在本领域的许多其他公开技术中，术语单层单元(SLC)和多层单元(MLC)分别用于描述能够存储一个二进制位的数据或者多个二进制位的数据。在此公开文本中，为了清楚起见，术语每单元单比特(SBC)和每单元多比特(MBC)分别用于描述能够存储一个二进制位的数据的单元或者能够存储多个二进制位的数据的单元。
注意，二进制数据的表示可以被任意地设计为表示0或者1的阈值电压的特定范围。为了方便，在此公开文本中，对于SBC存储器单元使用设计被擦除/未编程的单元表示为“1”且被编程的单元表示为“0”的一般惯例。
同样，在此公开文本中，用于每单元存储M比特的MBC存储单元具有N＝2M个可能的状态(状态1、状态2、…状态n、…状态N-1、状态N)。根据惯例，以状态n存储在MBC存储单元中的数据值是n-1的二进制格雷码表示的1的补码(D＝dM-1dM-2…d1d0)，其中d0至dM-1分别表示存储在第一个页面至第M-1个页面中的比特。
在特定情况下，其中M＝2且N＝4，第一个页面和第二个页面还分别被称为下部页面和上部页面。“11”的二进制值由被擦除存储单元的阈值电压的第一范围或第一状态表示，“10”的二进制值由存储单元的阈值电压的第二范围或第二状态表示，“00”的二进制值由存储单元的阈值电压的第三范围或第三状态表示，“01”的二进制由存储单元的阈值电压的第四范围或从最低电压水平按顺序的第四状态表示。
因此，本发明提供了与在此之前的现有技术相比具有更紧密分布的被编程的单元阈值电压(Vth)、减小的电力消耗、减小的编程时间、和增强的装置可靠性的非易失性存储器装置。
附图说明
根据下文结合附图的详细描述，本发明的其他特征和益处将变得显而易见，其中：
图1是根据本发明的非易失性存储器设备的图；
图2是图1所示的块的图；
图3是图2所示的页面的图；
图4是图3所示的每单元多比特(MBC)的存储单元的图；
图5是图3所示的MBC存储单元的示例阈值电压分布图；
图6是示出图4所示的MBC存储单元的替代表示的图；
图7是示出图3所示的页面的替代表示的图；
图8a至8c是图3所示的页面的MBC存储单元的示例阈值电压分布图；
图9是根据本发明的将数据字编程到下部页面和上部页面的方法的流程图；
图10是图9所示的方法的更详细的流程图；
图11和12是图10所示的方法中的步骤的流程图；
图13和14是根据本发明的读取数据的方法的流程图；
图15是根据本发明的包括图1所示的非易失性存储器设备的存储器系统的图；
图16是根据本发明的非易失性存储器设备的图；
图17是根据本发明的包括图16所示的非易失性存储器设备的存储器系统的图；
图18是根据本发明的非易失性存储器设备的图；
图19是根据本发明的包括图18所示的非易失性存储器设备的存储器系统的图；
图20是根据本发明的非易失性存储器设备的图；
图21是根据本发明的包括图20所示的非易失性存储器设备的根据本发明的存储器系统的图；
图22A至22D是分别包括图15、17、19和21所示的存储器系统的电装置的图。
注意，在所有的附图中，由相同的参考标记来标识相同的特征。
具体实施方式
首先参考图1，示出了根据本发明的非易失性存储器(NVM)设备100的图。存储器设备100优选为闪速存储器，但是也可以是任意类型的EEPROM(电可擦可编程只读存储器)。该存储器设备包括至少一个存储阵列102，该存储阵列102包括一个或多个存储块104。为了公开的目的，块被定义为存储器的可擦除部分。
存储器设备100还包括控制器106，用于控制存储阵列的功能，诸如执行在接口110接收的命令，将在接口110接收的数据写入存储阵列102，从存储阵列102读取数据和提供数据给接口110，以及从块104擦除数据。控制器106包括极性控制112功能，其在下面详细描述。应该注意，极性控制112可以以硬件、软件、固件或其任意组合来实现，其仍在本发明的范围内。
为清楚起见，存储阵列102和控制器106之间的互连108示为简单地示意表示108。该互连108包括传统的存储器架构，例如本领域普通技术人员所公知的行解码器、字线、位线、列解码器、页面缓冲器和感应放大器。
参考图2，示出了图1所示的块104的进一步细节。块104包括至少一个页面202。为了公开的目的，页面被定义为存储器的可写部分。字或数据字被定义为可以存储在页面中的二进制数。参数j被定义为数据字/页面的宽度。
参考图3，示出了图2所示的页面202的进一步细节。页面202包括数据字段302和空闲字段304。数据字段302包括每单元多比特(MBC)存储器单元306的极性。空闲字段304包括极性标志308和传统纠错码(ECC)310，极性标志308将在下面详细描述。
参考图4，示出图3所示的示出为306的MBC存储单元。MBC存储单元306的阈值电压402可被编程为N个预定的阈值电压中的一个。在该示例实施例中，选择N为4。4个预定的阈值电压404、406、408和410对应于状态1到4，从最低到最高值。
在图5中，示出了页面202的阈值电压402的示例分布图。y轴502表示被编程到404、406、408和410的每个状态的单元数，x轴504表示对应于404、406、408和410的每个状态的阈值电压(Volts)。在该示例中，MBC存储单元202大约在4个预定的阈值电压404、406、408和410上均匀地分布。阈值电压优选地与理想的预定值有小的偏差并且与邻近的参考电压VRef1506、VRef2508和VRef3510有足够的裕度，以提供可靠的操作。不对称的预定参考电压506、508和510是常规阈值电压方案的一个示例。本发明还可适用于其它阈值电压方案，例如本申请人的共同待决美国申请No.2008/0062760中所描述的方案，该申请由Kim于2007年6月13日提交，名称为“FLASH MULTI-LEVEL THRESHOLD DISTRIBUTIONSCHEME”，该申请通过引用包含于此。
图4所示的MBC单元306的表示是物理硬件的示意表示。替代地，MBC单元306可以表示为如图6所示。在此示例中，MBC存储单元306的4个状态404、406、408和410被表示为两个虚拟SBC(每单元单比特)单元602和604，其中每一个是每单元一个比特。通常，MBC存储单元中的状态数是N，则每个单元一个比特的虚拟单元数是M＝log2 N且N优选为2的整数次方。在此处所描述的实施例中，N＝4且M＝2。下部单元602和上部单元604可使用两个不同的行地址来寻址。
而且，如图7所示，图3所示的页面202可以被表示为包括虚拟下部页面702和虚拟上部页面712，其可以使用两个不同行地址独立地寻址。下部页面702和上部页面712包括各自的下部数据字段704和上部数据字段714以及各自的下部空闲字段706和上部空闲字段716。下部数据字段704和上部数据字段714包括各自的多个(j)下部单元602和上部单元604。下部空闲字段706和上部空闲字段712包括各自的下部页面极性标志708和上部页面极性标志718以及各自的下部ECC 710和上部ECC 720。
另外的，块102内的多个下部页面702可以被称为下部平面(未示出)且块102内的多个上部页面712可以被称为上部平面(未示出)。这在本领域内被称作双平面或更一般地多平面架构，其中虽然每个平面物理共享相同的行解码器、字线和单元但是可以被独立地寻址。
当块104被擦除，块中的所有MBC存储单元306都被设置为状态1404。状态1404对应于已经被擦除且按照惯例被设定为数据值“11”的单元。状态2406对应于数据值“10”，状态3408对应于数据值“00”，状态4410对应于数据值“01”。
编程(存储“0”)下部单元602包括将MBC单元306从状态1404编程为状态2406的步骤。编程上部单元604包括将MBC单元306从状态1404编程为状态4410或者从状态2406编程为状态3408的步骤。
一般地，编程M个虚拟单元中的第m个单元包括将MBC单元306从状态1、2、…至2m-1中的一个状态分别编程为状态2m、2m-1、…至2m+1+1中的一个状态的步骤。
图8a至8c示出了页面202在擦除和写操作之后的示例分布802、804和806。在图8a中，在被擦除之后，所有的单元306都处于状态1404。在图8b中，示出了下部数据字段704已经用数据字编程512之后的分布804，其中该数据字具有与“1”不同个数的“0”。注意，如下面进一步描述的，被编程512到状态2406的单元306比留在状态1404的多。在图8c中，示出上部数据字段714已经用数据字编程514、516之后的分布806，其中该数据字具有与“1”不同个数的“0”。注意，如下面进一步描述的，较少的单元306分别被编程514、516到状态3408和4410。也应该注意，与状态1404、状态2406和状态3408相比图8c中的状态4410具有的单元数量最少。
在图9中，示出了根据本发明将数据字编程到下部页面702和上部页面712的方法的流程图900。该方法包括用于通过选择性地反相要被编程到下部页面702的数据字来用比较多的“0”和较少的“1”编程下部页面702的步骤902；以及用于通过选择性地反相要被编程到上部页面712的数据字来用比较多的“1”和较少的“0”编程上部页面712的步骤904。应该注意步骤902和步骤904之间的虚线表示并不是在编程下部页面702之后就必须立刻编程相应的上部页面712。例如，在编程块104内的上部页面712之前，可以编程相应的多个下部页面702，其仍在本发明的范围内。
图10是图9所示的流程图900所描绘的方法的更详细的流程图1000。编程下部页面的步骤902包括步骤：计数要被编程到下部页面702的数据字的“0”的个数1002；确定下部数据字中“0”的个数是否少于“1”的个数或者替代地小于j/2(字/页面宽度的一半)1004；如果是，则设置下部页面极性标志7081006，并且反相下部数据字1008；如果不是，则清除该下部页面极性标志7081012；以及将下部数据字编程到下部页面7021010(下面将进一步详细描述)。编程上部页面904的步骤包括步骤：计数要被编程到上部页面712的数据字的“0”的个数1014；确定上部数据字中“0”的个数是否多于“1”的个数或者替代地大于j/21016；如果是，则设置上部页面极性标志7181018，并且反相上部数据字1020；如果不是，则清除该上部页面极性标志7181024；以及将上部数据字编程1010到上部页面712(下面将进一步详细描述)。
图11是图10中所示流程图1000所描绘的方法中用于将下部数据字编程到下部页面702的步骤1010的流程图。对于要被编程的数据字中的每一比特1102，如果数据比特是“1”则禁止编程1104或者使其保持在状态1404；如果数据位是“0”则将单元从状态1404编程516到状态2406。
图12是图10中所示流程图1000所描绘的方法中用于将上部数据字编程到上部页面712的步骤1022的流程图。首先，从与上部页面712共享相同字线的下部页面702读取下部数据字。然后，对于下部数据字和上部数据字中的每一比特，如果上部/下部数据比特是“11”1204、1206则禁止编程1208并且单元保持在状态1404；如果上部/下部数据比特是“10”1204、1206则将单元从状态1406编程516到状态4410；如果上部/下部数据比特是“01”1204、1212则禁止编程1214并且单元保持在状态2406；否则如果上部/下部数据比特是“00”1204、1206则将单元从状态2406编程514到状态3408。
图13是根据本发明从上部页面712读取数据的方法的流程图1300。首先，从页面202的每个单元306感应1302阈值电压402；如果阈值电压不大于VRef21304且没有设置1306极性标志，则上部位是“1”1310；如果阈值电压不大于VRef21304且设置1306了极性标志，则上部位是“0”1308；如果阈值电压大于VRef21304且没有设置极性标志1307，则上部位是“0”1308；否则如果阈值电压大于VRef21304且设置1307了极性标志，则上部位是“1”1310。
图14是根据本发明从下部页面702读取数据的方法的流程图1400。首先，从页面202的每个单元306感应1402阈值电压402；如果阈值电压小于VRef1或者大于VRef31404且没有设置1406极性标志，则下部位是“1”1410；如果阈值电压小于VRef1或者大于VRef31404且设置了极性标志1406，则上部位是“0”1408；如果阈值电压大于VRef1并且小于VRef31404且没有设置1407极性标志，则上部位是“0”1408；否则如果阈值电压大于VRef1并且小于VRef31404且设置了1407极性标志，则上部位是“1”1410。
一般地，以传统方式感应MBC单元的阈值电压，如果所感应的阈值电压小于VRef1则所存储的值是N-1(所有的都是“1”或者0的格雷码表示的1的补码)，如果所感应的阈值电压在VRef(n-1)和VRefn之间则MBC单元中所存储的值是n-1的格雷码表示的1的补码，如果MBC存储单元的所感应的阈值电压大于VRef(n-1)则所存储的值是N-1的格雷码表示的1的补码。而且，如果设置了相应的极性标志，则反相从该MBC单元读取的值。
可以按照从第M个页面到第一个页面的顺序来读取M个虚拟页面。对于读取第M个页面，将阈值电压与VRef(2 M-1 )相比较；然后对于读取第M-1个页面，将阈值电压与VRef(2 M-2 )和VRef3(2 M-2 )相比较；然后对于读取第M-2个页面，将阈值电压与VRef(2 M-3 )、VRef3(2 M-3 )、VRef5(2 M-3 )和VRef7(2 M-3 )相比较；等等，直到第一个页面，其中将阈值电压与VRef1、VRef3、VRef5，…VRef (N-1)相比较。
图15是根据本发明的存储器系统1500的图。该系统1500包括存储器控制器1502，其具有主机接口1504和并行总线接口，该并行总线接口用于连接如上面所述的具有极性控制112的一个或者多个非易失性存储器100。
下面参考图16和17，示出了根据本发明的另一个非易失性存储器设备1600和系统1700，其中控制器106适于经由系统总线1506与具有极性控制112的存储器控制器1702相通信。
在图18和19中，示出了根据本发明的另一个非易失性存储器设备1800和系统1900。非易失性存储器设备1800与图1中所示的设备100大致相同，除了其具有串行输入1802和串行输出1804，而不是并行接口110。存储器系统1900包括一个或者多个图18所示的非易失性存储器设备1800。具有主机接口1504、串行输出1904和串行输入1906的存储器控制器1902以例如下列方式控制存储系统1900，即，申请人的共同待决美国申请No.11/324,023中所描述的方式，该申请由Kim等人于2005年12月30日提交、名称为“MULTIPLE INDEPENDENT SERIAL LINKMEMORY”，该申请通过引用包含于此。
图20和21示出了根据本发明的另一个非易失性存储器设备2000和系统2100，其中控制器106适于经由串行总线1904、1906与具有极性控制2104的存储器控制器2102相通信。该非易失性存储器设备2000与图16中所示的设备1600大致相同，除了其具有串行输入1802和串行输出1804，而不是并行接口110。存储器系统2100包括一个或者多个图20所示的非易失性存储器设备2000。具有主机接口1504、串行输出1904和串行输入1906的存储器控制器2102以例如在前的申请No.11/324,023中所描述的方式控制存储系统2100。
应该注意，虽然实施例中的系统具有并行接口(图15和17)和串行接口(图19和21)，但具有串行和并行接口的任意组合的系统也在本发明的范围内。
虽然已经描述了包括每单元2比特的MBC存储单元的实施例，但是本发明也可适用于包括每单元多于2个比特的MBC存储单元的设备、方法和系统。
总之，再次参考图4，每单元M比特的MBC存储单元306包括按顺序从Vth的最低值到最高值的N个状态(状态1、状态2、…状态n、…状态N-1、状态N)，其中，参见图5，状态n表示数据值(D)，其是n-1(n＝1至N)的格雷码值的1的补码，且其中D的LSB(最低有效位)至D的MSB(最高有效位)表示在虚拟单元中存储的数据。将D的第m位编程到第m个虚拟单元包括将MBC存储单元从状态1、2、…2m-1中的一个分别编程到状态2m、2m-1、…2m-1+1中的一个。
控制器选择性地反相要被编程的数据的极性以最大化在页面1至M-1中的每个页面中编程的比特数，并且选择性地反相要被编程的数据的极性以最小化在第M页面中编程的比特数。
如以上所描述的，如图22A、22B、22C和22D所分别示出的，图15、17、19和21所示出的存储器系统还可以被嵌入到电装置2200中。电装置2200可以是例如记忆棒、固态硬盘(SSD)、膝上型计算机、桌上型计算机、个人数字助理(PDA)、音频播放器或者如这里所描述的本发明实施例的优点尤其有利于的类似装置。
因此，本发明提供了用于编程每单元多比特的存储单元的设备、方法和系统，该每单元多比特的存储单元减少了用于编程给定字段的数据的最高编程状态的数量，并因此提供了与在此之前的现有技术相比具有更紧密分布的被编程的单元阈值电压(Vth)、减小的电力消耗、减小的编程时间、和增强的装置可靠性的非易失性存储器装置。
上述的本发明的实施例仅用于示例。因此，本发明的范围并不仅仅是由所附的权利要求书所限制的。
单元表
单元名称 参考标记
非易失性存储器设备 100
存储阵列 102
块 104
控制器 106
互连 108
接口 110
极性控制 112
页面 202
数据字段 302
空闲字段 304
MBC存储单元 306
极性标志 308
纠错码(ECC) 310
阈值电压 402
状态/阈值电压1至4 404、406、408、410
示例阈值电压分布 500
纵轴，单元数 502
横轴，电压 504
参考电压1至3 506、508、510
从状态1至2编程 512
从状态2至3编程 514
从状态1至4编程 516
下部位 602
上部位 604
下部页面 702
下部数据字段 704
下部空闲字段 706
下部极性标志 708
下部ECC 710
上部页面 712
上部数据字段 714
上部空闲字段 716
上部极性标志 718
上部ECC 720
阈值电压分布 802、804、806
编程方法的流程图 900
编程下部页面 902
902和904之间断开 903
编程上部页面 904
编程方法的详细流程图 1000
编程下部页面的步骤 1002至1012
编程上部页面的步骤 1014至1024
编程下部数据字的步骤 1102至1104
编程上部数据字的步骤 1202至1214
读取上部数据字的流程图 1300
读取上部数据字的步骤 1302至1310
读取下部数据字的流程图 1400
读取下部数据字的步骤 1402至1410
存储器系统 1500
存储器控制器 1502
主机接口 1504
并行总线 1506
非易失性存储器 1600
存储器系统 1700
具有极性控制的存储器控制器 1702
具有串行接口的非易失性存储器 1800
串行输入接口 1802
串行输出接口 1804
具有串行互连的存储器系统 1900
具有串行互连的存储器控制器 1902
串行输出 1904
串行输入 1906
具有串行接口的非易失性存储器 2000
存储器系统 2100
具有串行接口和极性控制的存储器控制器 2102
电装置 2200

Claims (11)

1.一种每单元多比特(MBC)的非易失性存储器设备，包括：
存储阵列，包括电可擦的块；
所述块包括可重复编程的页面；
所述可重复编程的页面包括共享公共字线的上部和下部页面；
所述上部和下部页面包括各自的上部和下部数据字段；
所述上部和下部数据字段包括MBC存储单元各自的虚拟上部和下部单元；
所述MBC存储单元具有各自的阈值电压，所述阈值电压可从最低电压水平顺序编程为第一水平、第二水平、第三水平或第四水平中所选择的一个，
其中编程下部单元包括将各自的阈值电压从第一阈值电压水平编程为第二阈值电压水平，和
编程上部单元包括将各自的阈值电压从第一阈值电压水平编程为第四阈值电压水平或者从第二阈值电压水平编程为第三阈值电压水平；以及
控制器，用于写数据到所述存储阵列，其中所述控制器通过下述操作来控制极性，即，选择性地反相数据字来最大化要被编程的下部页面内的比特数，并且选择性地反相数据来最小化在各自的上部页面内要被编程的比特数，
其中，所述上部和下部页面还包括各自的上部和下部空闲字段，并且所述上部和下部空闲字段包括各自的上部和下部纠错码(ECC)。
2.如权利要求1所述的设备，其中所述上部和下部页面包括各自的上部和下部空闲字段。
3.如权利要求2所述的设备，其中所述上部和下部空闲字段包括各自的上部和下部页面极性标志。
4.如权利要求1所述的设备，其中阈值电压的第一水平、第二水平、第三水平和第四水平被分别限定为上部和下部单元每一个的“11”、“10”、“00”和“01”的组合。
5.如权利要求4所述的设备，其中第一水平阈值电压表示被擦除状态。
6.如权利要求4所述的设备，其中第一水平阈值电压表示未被编程的上部单元和未被编程的下部单元。
7.如权利要求1所述的设备，其中第二水平阈值电压表示未被编程的上部单元和编程的下部单元。
8.如权利要求1所述的设备，其中第三水平阈值电压表示编程的上部单元和编程的下部单元。
9.如权利要求1所述的设备，其中第二水平阈值电压表示编程的上部单元和未被编程的下部单元。
10.如权利要求1所述的设备，其中所述上部和下部空闲字段包括各自的上部和下部极性标志。
11.一种每单元多比特(MBC)的非易失性存储器设备，包括：
存储阵列，包括电可擦的块；
所述块包括可重复编程的页面；
所述可重复编程的页面包括共享公共字线的上部和下部页面；
所述上部和下部页面包括各自的上部和下部数据字段；
所述上部和下部数据字段包括MBC存储单元的各自的虚拟上部和下部单元；
所述MBC存储单元具有各自的阈值电压，所述阈值电压可从最低电压水平顺序编程为第一水平、第二水平、第三水平或第四水平中所选择的一个，
其中编程下部单元包括将各自的阈值电压从第一阈值电压水平编程为第二阈值电压水平，和
编程上部单元包括将各自的阈值电压从第一阈值电压水平编程为第四阈值电压水平或者从第二阈值电压水平编程为第三阈值电压水平；以及
控制器，用于写数据到所述存储阵列，其中所述控制器通过下述操作来控制极性，即，选择性地反相数据字来最大化要被编程的下部页面内的比特数，并且选择性地反相数据来最小化在各自的上部页面内要被编程的比特数，
其中，所述控制器被配置来控制擦除所述块。
CN201410827500.2A 2008-07-02 2009-06-30 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法 Active CN104599710B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/166876 2008-07-02
US12/166,876 US7729166B2 (en) 2008-07-02 2008-07-02 Multiple-bit per cell (MBC) non-volatile memory apparatus and system having polarity control and method of programming same
CN200980125976.9A CN102099864B (zh) 2008-07-02 2009-06-30 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN200980125976.9A Division CN102099864B (zh) 2008-07-02 2009-06-30 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法

Publications (2)

Publication Number Publication Date
CN104599710A true CN104599710A (zh) 2015-05-06
CN104599710B CN104599710B (zh) 2018-01-16

Family

ID=41464281

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201410827500.2A Active CN104599710B (zh) 2008-07-02 2009-06-30 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法
CN200980125976.9A Active CN102099864B (zh) 2008-07-02 2009-06-30 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN200980125976.9A Active CN102099864B (zh) 2008-07-02 2009-06-30 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法

Country Status (9)

Country Link
US (4) US7729166B2 (zh)
EP (1) EP2297740A4 (zh)
JP (3) JP5401543B2 (zh)
KR (1) KR20110036059A (zh)
CN (2) CN104599710B (zh)
CA (1) CA2728697A1 (zh)
DE (1) DE112009001620T5 (zh)
TW (2) TW201346914A (zh)
WO (1) WO2010000062A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111312305A (zh) * 2018-12-11 2020-06-19 爱思开海力士有限公司 存储装置及其操作方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7729166B2 (en) * 2008-07-02 2010-06-01 Mosaid Technologies Incorporated Multiple-bit per cell (MBC) non-volatile memory apparatus and system having polarity control and method of programming same
KR20100107294A (ko) * 2009-03-25 2010-10-05 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 불휘발성 메모리 장치의 프로그램 방법
US8432729B2 (en) * 2010-04-13 2013-04-30 Mosaid Technologies Incorporated Phase-change memory with multiple polarity bits having enhanced endurance and error tolerance
JP2012014807A (ja) * 2010-07-02 2012-01-19 Toshiba Corp 不揮発性半導体記憶装置
US20120166117A1 (en) * 2010-10-29 2012-06-28 Xia Llc Method and apparatus for evaluating superconducting tunnel junction detector noise versus bias voltage
US8677211B2 (en) 2010-12-23 2014-03-18 International Business Machines Corporation Data bus inversion using spare error correction bits
US8737131B2 (en) 2011-11-29 2014-05-27 Micron Technology, Inc. Programming memory cells using smaller step voltages for higher program levels
US9292428B2 (en) * 2012-09-05 2016-03-22 Kabushiki Kaisha Toshiba Memory system
KR101379883B1 (ko) * 2012-11-06 2014-04-01 한국과학기술원 플래시 메모리의 소모 전력 감소 방법 및 그 장치
US9284808B2 (en) 2012-12-05 2016-03-15 David Wright Chemical deepwater stimulation systems and methods
KR20150061098A (ko) * 2013-11-25 2015-06-04 삼성전자주식회사 메모리 시스템 및 상기 메모리 시스템의 프로그래밍 방법
US9230655B2 (en) * 2013-12-20 2016-01-05 Apple Inc. Data storage management in analog memory cells using a non-integer number of bits per cell
US9208863B1 (en) * 2014-05-19 2015-12-08 Kabushiki Kaisha Toshiba Memory system and method of controlling memory system
TWI566249B (zh) * 2014-11-21 2017-01-11 慧榮科技股份有限公司 快閃記憶體的資料寫入方法與其控制裝置
KR20160093430A (ko) * 2015-01-29 2016-08-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 데이터 입출력 방법
KR102298607B1 (ko) * 2015-02-17 2021-09-06 삼성전자주식회사 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법
JP6657634B2 (ja) 2015-07-24 2020-03-04 ソニー株式会社 符号化装置、メモリシステム、通信システムおよび符号化方法
US9418731B1 (en) * 2015-11-06 2016-08-16 Phison Electronics Corp. Memory management method, memory storage device and memory control circuit unit
US9734912B2 (en) 2015-11-25 2017-08-15 Macronix International Co., Ltd. Reprogramming single bit memory cells without intervening erasure
US10089241B2 (en) * 2016-03-10 2018-10-02 Toshiba Memory Corporation Memory system
CN105895156B (zh) * 2016-03-30 2019-09-20 深圳忆联信息系统有限公司 一种信息处理方法及电子设备
JP6606039B2 (ja) * 2016-09-09 2019-11-13 東芝メモリ株式会社 メモリシステムおよび制御方法
KR20180087496A (ko) * 2017-01-23 2018-08-02 에스케이하이닉스 주식회사 메모리 시스템
JP6960877B2 (ja) 2018-03-22 2021-11-05 キオクシア株式会社 メモリシステム
CN110968451B (zh) * 2018-09-30 2021-09-21 华为技术有限公司 内存访问技术及计算机系统
WO2020082348A1 (en) * 2018-10-26 2020-04-30 Yangtze Memory Technologies Co., Ltd. Data processing method for memory and related data processor
US10964390B1 (en) * 2019-12-10 2021-03-30 Western Digital Technologies, Inc. Skip coding for fractional bit-per-cell NAND memories
KR20210094696A (ko) 2020-01-21 2021-07-30 삼성전자주식회사 비휘발성 메모리 장치, 스토리지 장치, 및 그것의 프로그램 방법
CN113160870A (zh) * 2021-03-25 2021-07-23 普冉半导体(上海)股份有限公司 非易失存储器编程方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1055687A (ja) * 1996-08-09 1998-02-24 Sony Corp 不揮発性半導体記憶装置
US20060233021A1 (en) * 2005-04-01 2006-10-19 Jason Lin Non-Volatile Memory with Background Data Latch Caching During Erase Operations
WO2007043042A2 (en) * 2005-10-13 2007-04-19 Ramot At Tel-Aviv University Ltd. Method of error correction in mbc flash memory
CN101042936A (zh) * 2006-03-24 2007-09-26 旺宏电子股份有限公司 降低编程边界的可编程非易失性存储元件与其测试方法
US20080130351A1 (en) * 2006-12-04 2008-06-05 Thomas Nirschi Multi-bit resistive memory

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303367A (en) * 1990-12-04 1994-04-12 Applied Technical Systems, Inc. Computer driven systems and methods for managing data which use two generic data elements and a single ordered file
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US5673224A (en) * 1996-02-23 1997-09-30 Micron Quantum Devices, Inc. Segmented non-volatile memory array with multiple sources with improved word line control circuitry
US5907855A (en) * 1996-10-15 1999-05-25 Micron Technology, Inc. Apparatus and method for reducing programming cycles for multistate memory system
US6243779B1 (en) * 1996-11-21 2001-06-05 Integrated Device Technology, Inc. Noise reduction system and method for reducing switching noise in an interface to a large width bus
JP2001093288A (ja) 1999-09-20 2001-04-06 Toshiba Corp 不揮発性半導体記憶装置
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP4068427B2 (ja) * 2002-10-08 2008-03-26 エルピーダメモリ株式会社 データインバージョン回路及び半導体装置
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
JP2005100527A (ja) * 2003-09-25 2005-04-14 Matsushita Electric Ind Co Ltd 半導体不揮発性記憶装置
JP2005116132A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 不揮発性半導体記憶装置
US7411840B2 (en) * 2004-03-02 2008-08-12 Via Technologies, Inc. Sense mechanism for microprocessor bus inversion
JP4524455B2 (ja) * 2004-11-26 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
US7308525B2 (en) * 2005-01-10 2007-12-11 Sandisk Il Ltd. Method of managing a multi-bit cell flash memory with improved reliablility and performance
DE102005013322B3 (de) * 2005-03-22 2006-10-05 Infineon Technologies Ag Schaltung zur Erzeugung eines Datenbitinvertierungsflags (DBI)
KR100613463B1 (ko) * 2005-07-06 2006-08-22 주식회사 하이닉스반도체 반도체 장치의 데이터 출력장치 및 출력방법
JP4728726B2 (ja) * 2005-07-25 2011-07-20 株式会社東芝 半導体記憶装置
KR100732628B1 (ko) * 2005-07-28 2007-06-27 삼성전자주식회사 멀티-비트 데이터 및 싱글-비트 데이터를 저장하는 플래시메모리 장치
US7394285B2 (en) * 2005-09-29 2008-07-01 Hynix Semiconductor, Inc. Circuit for driving bus
KR100621353B1 (ko) * 2005-11-08 2006-09-07 삼성전자주식회사 데이터 반전 확인 기능을 가지는 데이터 입출력 회로 및이를 포함하는 반도체 메모리 장치
KR100877680B1 (ko) * 2006-04-04 2009-01-09 삼성전자주식회사 반도체 장치 사이의 단일형 병렬데이터 인터페이스 방법,기록매체 및 반도체 장치
JP4928830B2 (ja) * 2006-05-18 2012-05-09 株式会社東芝 Ｎａｎｄ型フラッシュメモリ装置及びメモリデバイス
KR100919156B1 (ko) * 2006-08-24 2009-09-28 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 방법
JP2008251138A (ja) 2007-03-30 2008-10-16 Toshiba Corp 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード
KR101292574B1 (ko) * 2007-10-08 2013-08-16 삼성전자주식회사 멀티 비트 프로그래밍 장치 및 방법
US7729166B2 (en) * 2008-07-02 2010-06-01 Mosaid Technologies Incorporated Multiple-bit per cell (MBC) non-volatile memory apparatus and system having polarity control and method of programming same
US7941592B2 (en) 2008-08-14 2011-05-10 Bonella Randy M Method and apparatus for high reliability data storage and retrieval operations in multi-level flash cells

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1055687A (ja) * 1996-08-09 1998-02-24 Sony Corp 不揮発性半導体記憶装置
US20060233021A1 (en) * 2005-04-01 2006-10-19 Jason Lin Non-Volatile Memory with Background Data Latch Caching During Erase Operations
WO2007043042A2 (en) * 2005-10-13 2007-04-19 Ramot At Tel-Aviv University Ltd. Method of error correction in mbc flash memory
CN101042936A (zh) * 2006-03-24 2007-09-26 旺宏电子股份有限公司 降低编程边界的可编程非易失性存储元件与其测试方法
US20080130351A1 (en) * 2006-12-04 2008-06-05 Thomas Nirschi Multi-bit resistive memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111312305A (zh) * 2018-12-11 2020-06-19 爱思开海力士有限公司 存储装置及其操作方法

Also Published As

Publication number Publication date
CA2728697A1 (en) 2010-01-07
DE112009001620T5 (de) 2011-05-26
KR20110036059A (ko) 2011-04-06
US7729166B2 (en) 2010-06-01
JP2015064925A (ja) 2015-04-09
CN102099864B (zh) 2015-02-04
US20130170294A1 (en) 2013-07-04
US20100226174A1 (en) 2010-09-09
EP2297740A4 (en) 2011-08-17
WO2010000062A1 (en) 2010-01-07
JP5401543B2 (ja) 2014-01-29
US8724382B2 (en) 2014-05-13
TW201007739A (en) 2010-02-16
CN102099864A (zh) 2011-06-15
TW201346914A (zh) 2013-11-16
JP2011526398A (ja) 2011-10-06
CN104599710B (zh) 2018-01-16
JP2014038691A (ja) 2014-02-27
US20100002504A1 (en) 2010-01-07
US8724384B2 (en) 2014-05-13
US20110317487A1 (en) 2011-12-29
JP5684358B2 (ja) 2015-03-11
EP2297740A1 (en) 2011-03-23
TWI401689B (zh) 2013-07-11
US7952923B2 (en) 2011-05-31

Similar Documents

Publication Publication Date Title
CN102099864B (zh) 具有极性控制的每单元多比特(mbc)的非易失性存储器设备和系统及其编程方法
KR101127413B1 (ko) 개선된 부분 페이지 프로그램 능력을 가진 비휘발성 메모리및 제어
KR101371830B1 (ko) 메모리 에러 정정
EP2469540B1 (en) Folding data stored in binary format into multi-state format within non-volatile memory devices
CN103985412B (zh) 用于对具有耦合到控制器的存储器阵列的固态存储器装置进行操作的方法
US7936599B2 (en) Coarse and fine programming in a solid state memory
US7817467B2 (en) Memory controller self-calibration for removing systemic influence
US9263142B2 (en) Programming a memory cell using a dual polarity charge pump
US9633702B2 (en) Memory system with uniform decoder and operating method of same
US7986553B2 (en) Programming of a solid state memory utilizing analog communication of bit patterns
US11881265B2 (en) Memory system and read method
KR100719381B1 (ko) 어드레스 설정 플래그를 갖는 멀티 레벨 셀 낸드형 플래시메모리
US9576649B2 (en) Charge loss compensation through augmentation of accumulated charge in a memory cell

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant