CN104576316A - 预清洗半导体结构 - Google Patents

预清洗半导体结构 Download PDF

Info

Publication number
CN104576316A
CN104576316A CN201410667681.7A CN201410667681A CN104576316A CN 104576316 A CN104576316 A CN 104576316A CN 201410667681 A CN201410667681 A CN 201410667681A CN 104576316 A CN104576316 A CN 104576316A
Authority
CN
China
Prior art keywords
prerinse
process chamber
dielectric layer
semiconductor structure
conductive structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410667681.7A
Other languages
English (en)
Other versions
CN104576316B (zh
Inventor
A·西奥多西尤
S·伯吉斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SPTS Technologies Ltd
Original Assignee
SPTS Technologies Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SPTS Technologies Ltd filed Critical SPTS Technologies Ltd
Publication of CN104576316A publication Critical patent/CN104576316A/zh
Application granted granted Critical
Publication of CN104576316B publication Critical patent/CN104576316B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H01L21/02046—Dry cleaning only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本发明涉及一种预清洗半导体结构的方法及相关的模块化半导体处理工具。该方法包括步骤：i)提供具有有机介电材料的暴露的介电层的半导体结构，其中介电层具有形成于其中的一个或多个特征，该一个或多个特征暴露待被预清洗的一个或多个导电结构，其中每个导电结构都包括金属层，可选择地在金属层上形成有阻挡层，且介电层所暴露的表面积大于导电结构被介电层暴露的表面积；和ii)通过执行Ar/H2溅射刻蚀从暴露的导电结构移除材料并从暴露的介电层移除有机介电材料来预清洗半导体结构。

Description

预清洗半导体结构
技术领域
本发明涉及一种预清洗半导体结构的方法，以及相关联的模块化半导体处理工具。
背景技术
在半导体工业中，通常的做法是在用集成的金属化(metallisation)工具沉积诸如钛、氮化钛、铝和铜的金属层或其他导电层之前溅射蚀刻在金属间的介电层(Inter Metal Dielectric)(IMD)下形成的金属触点。金属触点可以由铝或其它金属形成。溅射蚀刻的目的是从铝或其他金属的表面移除天然氧化物，为后续的沉积留下原子级的清洗表面。在从金属表面移除所要求量的材料之后，作为溅射刻蚀处理的一部分的等离子体被关闭，处理腔室被抽真空到一个预定的压力，以避免污染在集成处理工具中的其他模块。预清洗模块的生产率很大程度上受在从模块移除晶片并将晶片通过传输模块移入沉积模块之前在模块中恢复(recover)足够低压的所需时间的影响。通常，溅射刻蚀是高真空下执行的氩气溅射刻蚀工艺，其中晶片表面被Ar+离子撞击。
在一些应用领域，例如对相对较厚的IMD(通常大于几微米)，诸如聚酰亚胺(PI)的有机介电材料由于性能和成本的原因而被选择。这种应用领域的非限制性的例子是下凸块金属化(Under Bump Mettalisation)(UBM)。
US6107192公开了在使用各种等离子体金属化之前的预清洗工艺。等离子体预清洗能够包括天然CuO的化学还原，而无需溅射Cu子层。US6107192中公开的IMD是低k无机材料，例如SiO2，、SiOF、或低k CDO(碳掺杂的氧化物)。本发明涉及使用有机材料IMD的不同工艺，其中材料是被物理移除地。US4357203公开了多层金属化系统的形成，其中通孔被形成在覆盖铝层的聚酰亚胺介电绝缘层中。通孔通过对聚酰亚胺进行氧等离子体刻蚀形成，其导致在暴露的、下层铝上形成残留膜(并非天然氧化物)。残留膜随后通过第二等离子体刻蚀步骤被移除。在US 4357203中公开的工艺在通孔蚀刻之前使用铝的第二图案层以形成掩膜，且在执行第二等离子体刻蚀时铝掩膜在相应的位置上。这种工艺与本发明所要描述的工艺是不兼容的。相反，本发明应用于现代的、商业半导体制造技术，其中在金属化步骤之前，半导体结构被提供为在图案化的IMD层下面具有金属层，但在IMD层顶部并没有其他层。希望提供预清洗步骤，以预清洗暴露的金属层。如上面看到的那样，众所周知的是执行Ar溅射刻蚀来完成这种预清洗。但是，本案的发明人意识到Ar溅射工艺对半导体晶片表面的材料具有相对低的选择性。同样，本案的发明人意识到在实践中暴露给预清洗的金属表面积远小于暴露给预清洗的IMD表面积，其结果是从半导体结构的表面移除的大部分材料实际上是从IMD表面移除的。此外，本案的发明人已经意识到溅射的IMD材料是预清洗处理室内潜在的巨大的污染源，同时处理工具的其余部分可以挥发气体以选出预清洗模块。因此，在Ar溅射刻蚀处理后，期望的是最小化在预清洗模块中的不想要的污染的量。本案的发明人进一步意识到，由于在Ar溅射刻蚀之后产生的污染物的本性，当使用诸如聚酰亚胺的有机介电材料时，污染物的产生可能尤其会是问题。有问题的污染物的例子是CO和CO2。
总之，本案的发明人已经意识到，具体的、但是商业上重要的，工艺条件的结合产生了上面陈述的具体问题。因此，本案的发明人设计了本发明，在其至少一些实施例中，解决了上面所描述的问题。
根据本发明的第一个方面，提供了预清洗半导体结构的方法，包括如下步骤：
i)提供具有有机介电材料的暴露的介电层的半导体结构，其中介电层具有形成于其中的一个或多个特征，该一个或多个特征暴露了待被预清洗的一个或多个导电(electrically conductive)结构，其中每个导电结构都包括金属层，可选择地在该金属层上形成有阻挡层，且暴露的介电层的表面积大于被介电层暴露的导电结构的表面积；和
ii)通过执行Ar/H2溅射刻蚀从暴露的导电结构中移除材料并从暴露的介电层移除有机介电材料来预清洗半导体结构，其中步骤ii)使用Ar和H2来执行，其中Ar∶H2分压比率为1.0∶1或更小，更优选地小于0.5∶1，而且最优选地0.4∶1或更小。
这样，可能会减少溅射蚀刻期间产生的不想要的污染物的量并减少达到想要获得的期望压力的泵抽(pumping)时间，特别对应于高真空。进一步的好处是半导体结构的污染物，特别是金属层的污染物，减少了。
本领域技术人员将认识到，如果块状(bulk)氧化物本身不是有机材料，CDO则不是“有机介电材料”，即掺杂碳并不能使无机材料变成有机材料。
实施本发明的结果是污染物如CO和CO2可以被减少。
词语“金属”被理解为包括在其范围内的合金。为了免除疑虑，词语“合金”可以包含金属的组合，以及具有一定量非金属添加剂的金属。例如，铝-硅合金在本发明的范围之内。硅特别地作为次要元素存在，例如0.5-2.5At％范围之内。
步骤ii)可以使用Ar和H2来实施，其中Ar∶H2分压比为0.1∶1或更大。
可以理解的是上面所提供的任何两个附图之间的所有可能的分压比率范围都在本发明的范围之内。例如，本发明包括在其范围之内的1.0∶1-0.1∶1，小于0.5∶1-0.1∶1和0.4∶1-0.1∶1的Ar∶H2的分压比率。
有机介电材料可以包含碳和氧。
有机介电材料可以是有机聚合物。优选地有机介电材料是聚酰亚胺。
每个导电结构上可以具有天然的氧化层，且步骤ii)可以包括通过从暴露的导电结构移除天然的氧化层来预清洗半导体结构。
暴露的介电层的表面积与被介电层暴露的导电结构的表面积的比可以大于25∶1，并且优选地大于50∶1。在一些实施例中，暴露的介电层的表面积与被介电层暴露的导电结构的表面积的比可以更大，可以大于75∶1，或大于100∶1。
可以实施步骤ii)从暴露的介电层移除达到至少10nm深度的有机介电材料。
有机介电材料的介电层可以具有至少1微米的厚度。
金属层可以是铝或铜。
每个导电结构可以包括金属层。可选地，导电结构可以包括其上形成有阻挡层的金属层。阻挡层可以是金属层，诸如钛，或是诸如TiN的导电化合物层。本领域技术人员可理解的，阻挡层可以以ARC(抗反射涂层)层的形式存在。
本发明的方法可以在预清洗处理室内实施。该方法可以包括其他步骤：
iii)抽真空预清洗处理室到预定的压力或更低。优选地，预定压力是1x10-6托(Torr)。该方法可以包括其他的步骤：
iv)传送半导体结构到下一个处理室，使得下一个处理步骤能够实施。其中半导体结构在预清洗处理室获得预定的压力之后被传送。
在步骤ii)中实施的预清洗可以产生CO，且在步骤iii)中实施的将处理室抽真空到预定压力可以包括获得1x10-7托或更小的CO分压。
在步骤ii)中实施的预清洗可以产生CO2，且在步骤iii)中实施的将处理室抽真空到预定压力可以包括获得1x10-7托或更小的CO2分压。
通常，半导体结构包括半导体晶片，在所述半导体晶片上形成有导电结构和暴露的介电层。
根据本发明的第二方面，提供的模块化的半导体处理工具包括：
用于提供具有有机介电材料的暴露的介电层的半导体结构的一个或者多个处理模块，其中介电层具有形成于其中的一个或多个特征，该一个或多个特征暴露了待被预清洗的一个或多个导电结构，其中的每个导电结构都包括金属层，优选地具有形成在金属层上的阻挡层，且其中暴露的介电层的表面积大于被介电层暴露的导电结构的表面积；
预清洗处理室；
对半导体结构执行另一个处理步骤的另一个处理室；
从处理模块传送半导体结构到预清洗处理室的设备(means)；和
预清洗后，从预清洗处理室传送半导体结构到另一个处理室的设备。
其中：
预清洗处理室包括使用Ar和H2执行Ar/H2溅射刻蚀的溅射刻蚀装置，以从导电结构移除材料并从暴露的介电层移除有机介电材料，其中Ar∶H2的分压比率为1.0∶1或更小，更优选地为小于0.5∶1，且最优选地为0.4∶1或更小。
在一些实施例中，另一个处理室是在半导体结构上沉积一个或多个金属层的金属化工具。诸如钛、氮化钛、铝或铜的金属层或其他导电层可以用金属化工具沉积。
从预清洗处理室传送半导体结构到另一个处理室的设备在探测到与预清洗处理室相关的处理条件(condition)时是可操作地。处理条件可以是在预清洗之后在预清洗处理室内获得预定的压力。通常地，处理工具包括探测处理条件和控制从预清洗处理室传送半导体结构到另一个处理室的设备的运行的控制系统。通常地，控制系统监测处理工具的其它条件和/或处理参数，并控制处理工具的其他操作。传送模块和处理工具模块之间传送半导体结构的传送装置对本领域技术人员来说是熟知的。
尽管本发明如上所述，其可以延伸到上面设定的特征的任何发明性组合，或在下面的描述、附图或权利要求中。
根据本发明的方法和装置的实施例将参考下面的附图进行说明，其中：
附图说明
图1是本发明的预清洗模块的截面图；
图2是要预清洗的半导体结构的简化的、半示意的截面图；
图3是使用Ar溅射蚀刻预清洗来蚀刻的PI/铝晶片的残余气体分析仪(RGA)的曲线。
图4是使用本发明的Ar/H2溅射蚀刻预清洗来刻蚀的PI/铝晶片的RGA的曲线；和
图5是对于具有其上形成有铝和PI层的晶片的Ar溅射刻蚀预清洗和Ar/H2溅射刻蚀预清洗的CO分压达到1x10-7托的时间。
具体实施方式
图1示出了预清洗处理工具10，其可以包括形成集成半导体处理工具(诸如金属化工具)(未示出)的一部分的预清洗模块。当处理工具10被提供为集成金属化工具中的预清洗模块时，处理工具10被用于在由PVD执行的金属沉积步骤之前清洗半导体晶片12。处理工具10包括具有进气口16的腔室14、晶片加载槽口18、和用于连接至合适的泵(诸如叶片泵)(未示出)的泵抽口20。处理工具10进一步包括在处理工具10内产生和维持等离子的等离子产生设备。在图1示出的实施例中，两个RF源被用于在腔室14内产生等离子体。腔室14的上面部分具有陶瓷壁14a，陶瓷壁14a可以由诸如Al2O3的任何合适的陶瓷材料形成。围绕陶瓷壁14a设置的是形成ICP源的一部分的带或条(strap)22。通常，ICP源和实际的等离子产生装置是本领域技术人员所熟知的类型，所以ICP源的其它元件未显示在图1中。RF偏压源24被施加于压板组件26。压板细件26包括其上安装晶片12的上部表面26a。使用中，RF偏压源24将RF偏压施加给晶片12，促使来自等离子体的离子加速到晶片表面上。RF偏压可以是任何合适的频率，通常使用13.56MHz。压板可以以本领域技术人员熟知的方式加热。腔室14是接地的。压板组件26在图1中以实线和虚线同时示出。实线指示压板细件在其邻近于晶片加载槽口18的回缩位置。使用中，晶片经由晶片加载槽口18导入到在压板组件表面26a上。然后压板组件26上升到图1中虚线所指示的位置。这种构造是为了适应通过使用等离子体产生装置形成等离子体28来执行溅射刻蚀的预清洗。
附图2以半示意图的形式示出了能够根据本发明来预清洗的一般类型的、大体在30中描述的，半导体结构。为了简化图示，这个示意图并没有示出介电层38下面的互连层和存在于衬底表面上的晶体管。半导体结构30包括具有其上形成铝层34的半导体衬底32。图案化的PI层36形成在介电材料层38上。PI层36提前被图案化以留下多个特征40(诸如槽或孔)。特征40暴露下面的铝层34。但是，作为处理条件的结果，半导体结构30在一定条件下被提供到预清洗模块中，在所述条件下氧化铝层42存在于铝层34被特征38暴露的部分上。需要通过预清洗移除氧化铝层42，且本发明能够达到这个目的。注意到，具有暴露的PI层36的半导体结构30被提供预清洗，即在PI层36的顶部并没有其他的层。实际上，半导体结构30的形貌是这样的，PI层36形成半导体器件的表面积在预清洗期间暴露于溅射刻蚀的主要部分。注意到，介电材料层38还可以由PI形成，但是这种情况并不是必须的，且层38可以包含不同的介电材料。
根据本发明，使用氩气和氢气的混合气体作为处理气体的溅射刻蚀工艺执行预清洗。为了比较的目的，和表述本发明的好处，实验中也使用纯氩气实施溅射蚀刻预清洗。
残留气体分析仪(RGA)被连接到处理室14，以监测在各种预清洗溅射刻蚀期间和之后存在的气体。具有图2中大体示出的类型的PI/铝半导体晶片经受各种预清洗步骤，且结果在图3-5中示出。在图3和图5两者中，对应于CO、CO2、CH3、OH和H2O的曲线分别50、52、54、56、和58的参考数字来指示。图3示出了传统类型的Ar离子预清洗步骤后的典型的RGA的图形输出。使用RGA分析发现，在离子碰撞PI IMD膜期间，不同质量的碎片从PI表面喷射出来。这可以从图3看到，其示出在预清洗步骤期间和之后各种质量碎片的分压随着时间的变化。观察到的主更碎片是CO和CO2，以及其他气相的碳氢化合物分子。这些物质的水平可以用RGA进行监测。CO尤其是问题，因为需要花很长的时间将其从腔室内抽出，且它是非常有活性的物质，其能够促使被清洗的铝或其他金属表面很容易被氧化以提供金属氧化物层。这是非常不希望看到的，因为预清洗步骤的目的就是从金属层的上表面移除金属氧化物。当目的是对金属层产生金属与金属接触时，金属氧化物层的存在是非常不期望的，因为界面的氧化会导致高的接触电阻和金属之间的不良粘合。人们认为现有技术处理中经常观察到的不良的接触电阻是由于PI溅射产生的残留污染物(特别是CO)落在铝接触面上。更普遍地，由PI薄膜的溅射蚀刻产生的气相物质可以与晶片表面反应，被抽走，吸附在腔壁上，或作为污染物残留在腔室内。在溅射蚀刻后，还所知的是PI表面更不稳定，因为表面上的保护“皮肤”被破坏了，使得腔室更进一步且继续被污染。图3可以看到，诸如CO和CO2的不想要的污染物在使用传统的Ar溅射刻蚀预清洗后容易产生，且这些物质可能需要花费很长时间从腔室内抽出。预清洗产生的曲线在图3中示出，深达(埃)的材料被从晶片移除。
本发明从使用有机介电材料(诸如PI)作为IMD的半导体晶片的金属触点物理地移除氧化物。本发明采用Ar/H2溅射蚀刻从半导体晶片表面移除材料。发现这样可以减少腔室内有机污染的水平，并提供生产率方面的好处，因为在处理模块中的停留时间能被减少。图4示出了PI和铝覆盖的晶片的Ar/H2等离子体溅射蚀刻的RGA曲线。对这种预清洗步骤的通常的但非限制的处理条件是Ar流速18sccm、氢流速1-100sccm、ICP线圈功率500W、ICP线圈频率13.56MHz、压板偏压功率1200W、压板偏压频率13.56MHz。材料被移除大约的深度。可以看到，当与仅使用氩气的溅射刻蚀相比，使用氩气/氢气等离子体大大减少了CO污染物的水平。可以看到，在12秒内，CO分压降到1x10-7托，且这是对图3中示出的结果的显著的改进。
图5示出了仅仅使用氩气和使用氩气和氢气的不同混合气体进行溅射蚀刻预清洗之后获得1x10-7托的CO分压所花费的时间。在图5中直接提供的邻近数据点的数字是获得CO的分压的时间(单位为秒)。在对应于氩气和氢气的混合的数据点旁边的括号中给出的数值为氩气时氢气的分压比率。从图5可以看到，用氩气/氢气等离子体执行溅射蚀刻预清洗使得CO的分压达到低水平的1x10-7托比没有氢气存在时快得多。因此，在溅射清洗的铝表面上出现污染物的机会减少了。此外，包括使用氩气/氢气溅射刻蚀的预清洗模块的处理工具的生产率被提高了，因为从预清洗模块移除半导体晶片能被影响之前需要的高真空条件被更迅速地实现。注意到，获得理想的高真空条件(例如，1x10-7托的CO分压)的恢复过程通过在预清洗工艺中增加氢气的相对比率而被大大改善了。注意在图5中的氢气的0、50、100sccm的数据点都与使用18sccm的氩气的工艺相关，然而8∶5氩气/氢气分压比率数据点对应于50sccm的氩气流速。
不希望被任何特别的理论或推测限制，对CO分压曲线的可能解释是涉及CO和H2的化学反应，其能够以气相形式在存在来自等离子体的热能的情况下发生：
CO+2H2→CH3OH
然后，可能的是，这种分子将被等离子体迅速破坏成CH3(质量15)和OH(质量17)碎片。这种理论很好地与图4示出的RGA曲线吻合。当氩气/氢气预清洗被使用时，CO的恢复率(即CO的消除速率)是远大于CH3和OH的。相比而言，如图3所看到的，仅用氩气进行预清洗，情况则恰恰相反，且CO的水平的减少比CH3和OH花更多的时间。这表明氩气/氢气等离子体通过耗尽更多的CO促使CH3和OH的形成，因此移除否则可能作为残留污染物而存在的CO。通过与CO反应，氢气通过产生反应性较弱并且能被迅速被抽走的物质而帮助减少金属表面的污染物。在这方面，我们注意图4示出CH3的分压是非常低的且迅速获得了1x10-7托成更低的水平。OH遵从H2O(质量18)的曲线，并花费一些额外的时间被抽走。这可以通过额外的反应的存在来解释，即CO2的氢化。这再一次与图3和4中示出的RGA数据吻合，因为当使用氩气/氢气等离子体时CO2的峰值减小。反应可以是下面的：
CO2+4H2→CH4+2H2O
这种反应可以解释，相比于仅使用氩气等离子体，当使用氩气/氢气等离子体时，为什么质量16(CH4)和质量18(H2O)的水平是更高的。注意到，H2O的更高的水平并不被认为是个问题，因为H2O比CO具有更小的反应性并更容易被抽走(例如利用低温陷阱(cryo trap))。因此，H2O被认为是比CO具有更少顾虑的污染物。这些机制仅仅是作为猜想被提出的。此处提出的实验结果可能通过其他机制解释，或对结果的解释可能是该讨论的机制和其他机制的组合。例如，可能的是离子化的氢的存在导致与CO的反应和/或与PI其表面本身的反应降低了产生的CO的水平。
本发明并不限于上面提供的具体的例子，且本领域技术人员可以预期的是许多变化的是可能的。例如，除了使用PI，可以使用其他有机介电材料。本发明提供的教导是使用氩气/氢气溅射刻蚀预清洗能够获得好的结果。通常，当分压比率被表示成是氩气分压与氢气分压的比率时，较低的分压比率是有利的。然而本发明并不限于此。通过使用本发明，有效地预清洗天然氧化物的金属表面同时降低气体污染物质的水平是可能的，特别是含碳的污染物如CO和CO2。当相比于工业标准的仅有氩气的溅射刻蚀预清洗方法而言，这改善了半导体晶片的真空环境。而且，当用集成处理工具处理半导体晶片时导致生产率的提高，因为基准压力能被更迅速地获得。

Claims (17)

1.一种预清洗半导体结构的方法，包括步骤：
i)提供具有有机介电材料的暴露的介电层的半导体结构，其中所述介电层具有形成于其中的一个或多个特征，所述一个或多个特征暴露了待被预清洗的一个或多个导电结构，其中每个导电结构都包括金属层，可选择地在所述金属层上形成有阻挡层，且所述暴露的介电层的表面积大于被所述介电层所暴露的导电结构的表面积；和
ii)通过执行Ar/H2溅射刻蚀以从所述暴露的导电结构移除材料并从所述暴露的介电层移除有机介电材料来预清洗所述半导体结构，其中
步骤ii)使用Ar和H2来执行，其中Ar∶H2分压比率为1.0∶1或更小，更优选地小于0.5∶1，并且最优选地0.4∶1或更小。
2.根据权利要求1所述的方法，其中步骤ii)使用Ar和H2来执行，其中Ar∶H2分压比率为0.1∶1或更大。
3.根据前述任一权利要求所述的方法，其中所述有机介电材料包含碳和氧。
4.根据前述任一权利要求所述的方法，其中所述有机介电材料是有机聚合物。
5.根据权利要求4所述的方法，其中所述有机介电材料是聚酰亚胺。
6.根据前述任一权利要求所述的方法，其中所述每个导电结构上都具有天然氧化物层，且步骤ii)包括通过从所述暴露的导电结构移除天然氧化物来预清洗所述半导体结构。
7.根据前述任一权利要求所述的方法，其中所述暴露的介电层的表面积与被所述介电层暴露的所述导电结构的表面积的比大于25∶1，优选地大于50∶1。
8.根据前述任一权利要求所述的方法，其中实施步骤ii)以从暴露的介电层移除达到至少10nm深度的有机介电材料。
9.根据前述任一权利要求所述的方法，其中所述有机介电材料的介电层具有至少1微米的厚度。
10.根据前述任一权利要求所述的方法，其中所述金属层是铝或铜。
11.根据前述任一权利要求所述的方法，其中所述每个导电结构都包括金属层。
12.根据前述任一权利要求所述的方法，所述方法在预清洗处理室内实施，其中该方法进一步包括步骤：
iii)给所述预清洗处理室抽真空以达到预定的压力或更低，其中优选地所述预定压力是1x10-6托。
13.根据权利要求12所述的方法，进一步包括步骤：
iv)传送所述半导体结构到下一个处理室，使得下一个处理步骤能够实施，其中所述半导体结构在预清洗处理室中获得所述预定的压力之后被传送。
14.根据权利要求12或13所述的方法，其中在步骤ii)中实施的预清洗产生CO，且在步骤iii)中实施的将处理室抽真空到预定压力包括获得1x10-7托或更小的CO分压。
15.一种模块化的半导体处理工具，包括：
一个或多个处理模块，其提供具有有机介电材料的暴露的介电层的半导体结构，其中所述介电层具有形成于其中的一个或多个特征，所述一个或多个特征暴露了待被预清洗的一个或多个导电结构，其中所述每个导电结构都包括金属层，可选择地具有形成在所述金属层上的阻挡层，且暴露的介电层的表面积大于被所述介电层暴露的所述导电结构的表面积；
预清洗处理室；
对所述半导体结构执行另一个处理步骤的另一个处理室；
从处理模块传送所述半导体结构到所述预清洗处理室的设备；和
在预清洗后，从所述预清洗处理室传送所述半导体结构到所述另一个处理室的设备。
其中：
所述预清洗处理室包括使用Ar和H2执行Ar/H2溅射蚀刻，以从暴露的导电结构移除材料并从暴露的介电层移除有机介电材料的溅射蚀刻装置，其中Ar∶H2的分压比率为1.0∶1或更小，更优选地为小于0.5∶1，最优选地为0.4∶1或更小。
16.根据权利要求15所述的处理工具，其中所述另一个处理室是在所述半导体结构上沉积一个或多个金属层的金属化工具。
17.根据权利要求15或16所述的处理工具，其中从预清洗处理室传送半导体结构到另一个处理室的设备在探测到与预清洗处理室相关的处理条件时是可操作的，其中所述处理条件是在预清洗之后在所述预清洗处理室内获得预定的压力。
CN201410667681.7A 2013-09-16 2014-09-16 预清洗半导体结构 Active CN104576316B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GBGB1316446.2A GB201316446D0 (en) 2013-09-16 2013-09-16 Pre-cleaning a semiconductor structure
GB1316446.2 2013-09-16

Publications (2)

Publication Number Publication Date
CN104576316A true CN104576316A (zh) 2015-04-29
CN104576316B CN104576316B (zh) 2020-04-03

Family

ID=49552720

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410667681.7A Active CN104576316B (zh) 2013-09-16 2014-09-16 预清洗半导体结构

Country Status (7)

Country Link
US (1) US10978291B2 (zh)
EP (1) EP2849209B1 (zh)
JP (1) JP6708824B2 (zh)
KR (1) KR102302635B1 (zh)
CN (1) CN104576316B (zh)
GB (1) GB201316446D0 (zh)
TW (1) TWI638405B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230014007A1 (en) * 2021-07-16 2023-01-19 Changxin Memory Technologies, Inc. Method of manufacturing semiconductor structure and semiconductor device etching equipment
US20230323543A1 (en) * 2022-04-06 2023-10-12 Applied Materials, Inc. Integrated cleaning and selective molybdenum deposition processes

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4357203A (en) * 1981-12-30 1982-11-02 Rca Corporation Plasma etching of polyimide
US6143128A (en) * 1997-01-31 2000-11-07 Tokyo Electron Limited Apparatus for preparing and metallizing high aspect ratio silicon semiconductor device contacts to reduce the resistivity thereof
EP1050905A2 (en) * 1999-05-07 2000-11-08 Shinko Electric Industries Co. Ltd. Semiconductor device with insulating layer
EP1081750A3 (en) * 1999-09-02 2003-02-05 Applied Materials, Inc. Recleaning process for metal plug that minimizes damage to low K dielectric
US20030068895A1 (en) * 2001-10-09 2003-04-10 Kim Dong Joon Method for cleaning the contact area of a metal line
US6645852B1 (en) * 1999-10-18 2003-11-11 Sony Corporation Process for fabricating a semiconductor device having recess portion
US20040194799A1 (en) * 2001-01-08 2004-10-07 Kim Jeong-Ho Apparatus and method for surface cleaning using plasma
JP2005093688A (ja) * 2003-09-17 2005-04-07 Jsr Corp 半導体装置および半導体装置の製造方法
US6949450B2 (en) * 2000-12-06 2005-09-27 Novellus Systems, Inc. Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
US20050272247A1 (en) * 2004-06-02 2005-12-08 Tokyo Electron Limited Substrate processing method and fabrication process of a semiconductor device
CN1890785A (zh) * 2003-12-04 2007-01-03 东京毅力科创株式会社 半导体基板导电层表面的净化方法
CN101553905A (zh) * 2005-09-14 2009-10-07 飞思卡尔半导体公司 包括硅化物纵梁移除工艺的半导体制造方法
CN101809716A (zh) * 2007-09-29 2010-08-18 朗姆研究公司 低k电介质和金属工艺集成的方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5660682A (en) 1996-03-14 1997-08-26 Lsi Logic Corporation Plasma clean with hydrogen gas
US6511575B1 (en) 1998-11-12 2003-01-28 Canon Kabushiki Kaisha Treatment apparatus and method utilizing negative hydrogen ion
JP2000311940A (ja) 1999-04-27 2000-11-07 Canon Inc 処理装置及び半導体装置の製造方法
US7053002B2 (en) * 1998-12-04 2006-05-30 Applied Materials, Inc Plasma preclean with argon, helium, and hydrogen gases
JP3544340B2 (ja) 1999-05-07 2004-07-21 新光電気工業株式会社 半導体装置の製造方法
US7014887B1 (en) 1999-09-02 2006-03-21 Applied Materials, Inc. Sequential sputter and reactive precleans of vias and contacts
US6436267B1 (en) 2000-08-29 2002-08-20 Applied Materials, Inc. Method for achieving copper fill of high aspect ratio interconnect features
JP3686325B2 (ja) 2000-10-26 2005-08-24 松下電器産業株式会社 半導体装置及びその製造方法
US6492272B1 (en) * 2001-02-15 2002-12-10 Advanced Micro Devices, Inc. Carrier gas modification for use in plasma ashing of photoresist
US7013834B2 (en) * 2002-04-19 2006-03-21 Nordson Corporation Plasma treatment system
US20040084318A1 (en) * 2002-11-05 2004-05-06 Uri Cohen Methods and apparatus for activating openings and for jets plating
US7682495B2 (en) 2005-04-14 2010-03-23 Tango Systems, Inc. Oscillating magnet in sputtering system
US7863183B2 (en) * 2006-01-18 2011-01-04 International Business Machines Corporation Method for fabricating last level copper-to-C4 connection with interfacial cap structure
US20080174029A1 (en) 2006-12-28 2008-07-24 Dongbu Hitek Co., Ltd. semiconductor device and method of forming metal pad of semiconductor device
JP2008235778A (ja) * 2007-03-23 2008-10-02 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2012074608A (ja) 2010-09-29 2012-04-12 Tokyo Electron Ltd 配線形成方法
US9269562B2 (en) * 2013-01-17 2016-02-23 Applied Materials, Inc. In situ chamber clean with inert hydrogen helium mixture during wafer process

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4357203A (en) * 1981-12-30 1982-11-02 Rca Corporation Plasma etching of polyimide
US6143128A (en) * 1997-01-31 2000-11-07 Tokyo Electron Limited Apparatus for preparing and metallizing high aspect ratio silicon semiconductor device contacts to reduce the resistivity thereof
EP1050905A2 (en) * 1999-05-07 2000-11-08 Shinko Electric Industries Co. Ltd. Semiconductor device with insulating layer
EP1081750A3 (en) * 1999-09-02 2003-02-05 Applied Materials, Inc. Recleaning process for metal plug that minimizes damage to low K dielectric
US6645852B1 (en) * 1999-10-18 2003-11-11 Sony Corporation Process for fabricating a semiconductor device having recess portion
US6949450B2 (en) * 2000-12-06 2005-09-27 Novellus Systems, Inc. Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
US20040194799A1 (en) * 2001-01-08 2004-10-07 Kim Jeong-Ho Apparatus and method for surface cleaning using plasma
US20030068895A1 (en) * 2001-10-09 2003-04-10 Kim Dong Joon Method for cleaning the contact area of a metal line
JP2005093688A (ja) * 2003-09-17 2005-04-07 Jsr Corp 半導体装置および半導体装置の製造方法
CN1890785A (zh) * 2003-12-04 2007-01-03 东京毅力科创株式会社 半导体基板导电层表面的净化方法
US20050272247A1 (en) * 2004-06-02 2005-12-08 Tokyo Electron Limited Substrate processing method and fabrication process of a semiconductor device
CN101553905A (zh) * 2005-09-14 2009-10-07 飞思卡尔半导体公司 包括硅化物纵梁移除工艺的半导体制造方法
CN101809716A (zh) * 2007-09-29 2010-08-18 朗姆研究公司 低k电介质和金属工艺集成的方法

Also Published As

Publication number Publication date
KR102302635B1 (ko) 2021-09-14
EP2849209A1 (en) 2015-03-18
JP6708824B2 (ja) 2020-06-10
JP2015092548A (ja) 2015-05-14
GB201316446D0 (en) 2013-10-30
TWI638405B (zh) 2018-10-11
US20150075973A1 (en) 2015-03-19
TW201517169A (zh) 2015-05-01
US10978291B2 (en) 2021-04-13
KR20150032208A (ko) 2015-03-25
EP2849209B1 (en) 2020-11-04
CN104576316B (zh) 2020-04-03

Similar Documents

Publication Publication Date Title
US10049891B1 (en) Selective in situ cobalt residue removal
JP4901004B2 (ja) 基板表面上の酸化銅を除去する方法
US6319842B1 (en) Method of cleansing vias in semiconductor wafer having metal conductive layer
CN102938378B (zh) 半导体器件制造方法
US9132496B2 (en) Reducing formation of oxide on solder
CN100517605C (zh) 镶嵌结构的制造方法
KR100413481B1 (ko) 반도체 소자의 구리 박막 증착 장비
KR100716630B1 (ko) 오목부를 가지는 반도체장치의 제조방법
CN104576316A (zh) 预清洗半导体结构
CN102723273B (zh) 一种扩大铝线干法刻蚀腐蚀缺陷工艺窗口的方法
WO1996021243A1 (en) Method of etching conductive lines without undercutting
CN101123214B (zh) 双镶嵌结构的制作方法
KR100632333B1 (ko) 반도체 장치의 제조 방법
US6306312B1 (en) Method for etching a gold metal layer using a titanium hardmask
CN100466223C (zh) 形成铜线的方法
KR100569546B1 (ko) 반도체 소자 제조 방법
JPH05275395A (ja) ドライエッチング方法
JP2003203974A (ja) 半導体装置の製造方法
JP2006086545A (ja) 半導体装置
JPH05182936A (ja) ドライエッチング方法
CN104701241A (zh) 半导体器件的边角蚀刻方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant