CN104701241A - 半导体器件的边角蚀刻方法 - Google Patents

半导体器件的边角蚀刻方法 Download PDF

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Abstract

一种半导体器件的边角蚀刻方法,包括:提供包括器件区域以及位于器件区域周围的边角区域的衬底;在器件区域的衬底上形成半导体器件、第一层间介质层、第一导电插塞以及第二层间介质层,并在第二层间介质层中形成接触孔;对接触孔进行清洗;进行第一边角蚀刻,以去除边角区域的剩余的第二氧化物层;进行第二边角蚀刻,以去除边角区域的金属层,而保留第一氧化物层以及半导体层;本发明具有以下优点:能够较为快速的去除晶圆的边角区域上的第二氧化物层,以将所述第二氧化物层下方的金属层暴露出来;较为完整地保留在所述边角区域,使得在后续形成导电金属插塞的步骤中,边角区域的半导体层不容易暴露出而产生剥落现象。

Description

半导体器件的边角蚀刻方法
技术领域
本发明涉及半导体制造领域。具体涉及以一种半导体器件的边角蚀刻方法。
背景技术
晶圆的边角区域处通常不设置半导体器件,而在半导体的制造过程中,一些诸如沉积工艺、蚀刻工艺等的制造工艺会产生一些金属、氧化物的副产物,这些副产物会层状堆积在这些边角区域。
然而这些副产物可能在传送和随后的处理步骤期间从晶圆上剥落或剥离,而落到半导体器件上,从而导致在半导体器件上产生不同程度的缺陷。尤其在半导体器件尺寸减小的今天,这种由晶圆边角区域产生的缺陷可能严重影响到器件的成品率。
以半导体器件的后端工艺(backend of the line technology,BEOL)为例,在制作层间介质层(Interlayer Dielectric,ILD)以及导电金属插塞时,在晶圆的边角区域将会形成残余的金属和氧化物的副产物,这些副产物堆积在晶圆的边角区域,很容易发生剥落现象(peeling),而掉落在其他晶圆上。
此时需要对晶圆的边角区域进行处理,以移除上述副产物。
在现有技术中,通常将晶圆上形成半导体器件的区域遮盖,同时露出边角区域,并使用等离子体对晶圆边角区域进行喷溅,以蚀刻掉沉积在晶圆边角区域的副产物。但是,这种方法对所述副产物的处理仍然不够理想,这些副产物仍然会发生剥落,而落到半导体器件上,影响半导体器件的性能。
因此,如何对晶圆边角区域的副产物进行处理,以尽量避免这些副产物发生剥落现象,是本领域技术人员亟待解决的问题。
发明内容
本发明解决的问题是提供一种半导体器件的边角蚀刻方法,以减少副产物层发生剥落的几率的方法。
为解决上述问题,本发明提供一种半导体器件的边角蚀刻方法,包括:
提供衬底,所述衬底包括器件区域以及位于器件区域周围的边角区域;
在所述器件区域的衬底上形成半导体器件、覆盖半导体器件的第一层间介质层、以及位于所述第一层间介质层中的第一导电插塞;
在所述形成半导体器件、第一层间介质层以及第一导电插塞的过程中,在所述边角区域的衬底上形成半导体层,以及依次位于所述半导体层上的第一氧化物层以及金属层;
在所述第一层间介质层上形成第二层间介质层,并在所述第二层间介质层中形成接触孔;
在所述形成第二层间介质层、形成接触孔的过程中,在所述边角区域的衬底的金属层上形成第二氧化物层;
对所述接触孔进行清洗,所述边角区域的衬底的第二氧化物层的一部分被去除;
对所述边角区域进行第一边角蚀刻,以去除所述边角区域的剩余的第二氧化物层;
在第一边角蚀刻之后,对所述边角区域进行第二边角蚀刻,以去除所述边角区域的金属层,而保留所述第一氧化物层以及半导体层。
可选的,在形成第一层间介质层的步骤中,通过沉积的方法得到二氧化硅材料的第一层间介质层,在所述边角区域的衬底上形成二氧化硅材料的第一氧化物层。
可选的,所述导电插塞的材料为铝,在所述边角区域的衬底上形成的所述金属层为铝金属层。
可选的,在形成第二层间介质层的步骤中,通过沉积的方法得到二氧化硅材料的第二层间介质层,在所述边角区域的衬底上形成二氧化硅材料的第二氧化物层。
可选的,在所述第二层间介质层中形成接触孔的步骤中,通过蚀刻的方式形成所述接触孔。
可选的,在对接触孔进行清洗的步骤中,采用湿法清洗的方式对所述接触孔进行清洗。
可选的,进行第一边角蚀刻的步骤中,采用湿法蚀刻去除所述第二氧化物层。
可选的,所述第二氧化物层为二氧化硅氧化物层,在所述湿法蚀刻的过程中采用稀释的氢氟酸去除所述氧化物。
可选的,在进行第二边角蚀刻的步骤中,采用干法蚀刻去除所述金属层。
可选的,所述干法蚀刻对所述金属层的去除速率与对第一氧化物层的去除速率的比值大于50:1。
可选的,在干法蚀刻过程中,蚀刻气压在1-10托的范围内。
可选的,蚀刻剂采用氮气、氯气和三氯化硼的混合气体,在蚀刻过程中,氮气的流量在50-1000标准毫升/分钟,氯气的流量在10-500标准毫升/分钟,三氯化硼的流量在10-200标准毫升/分钟;蚀刻机的功率范围在100-1000瓦。
可选的,在进行第二边角蚀刻的步骤之后,还包括:
采用溅射沉积的方式在所述第二层间介质层的接触孔中形成第二导电插塞,所述溅射沉积过程中采用的溅射离子能将所述边角区域的衬底的第一氧化物层被部分去除。
与现有技术相比,本发明的技术方案具有以下优点:
在清洗的步骤之后,进行第一边角蚀刻,能够较为快速的去除晶圆的边角区域上的第二氧化物层,以将所述第二氧化物层下方的金属层暴露出来;之后进行第二边角蚀刻以去除所述金属层,使所述第一氧化物层较为完整地保留在所述边角区域,使得在后续形成导电金属插塞的步骤中,边角区域的半导体层不容易暴露出而产生剥落现象。
进一步,采用干法蚀刻能够较为完全的去除所述金属层。
进一步,采用去除速率的比值大于50:1的干法蚀刻去除所述金属层能够在较为完全的去除所述金属层的同时,尽量避免影响到下方的第一氧化物层。
附图说明
图1是本发明半导体器件的边角蚀刻方法在一实施例的流程示意图;
图2至图6是图1中边角区域在各个阶段的结构示意图。
具体实施方式
在半导体器件制造的前端工艺中,如沉积得到衬底或者栅极等步骤,会在晶圆的边角区域形成半导体副产物。
当进入到半导体器件制造的后端工艺时,在形成金属层的时候会有一部分金属在晶圆的边角区域的半导体的副产物上继续堆积;之后,在金属层上形成层间介质层(Interlayer Dielectric,ILD)时,也会继续在晶圆的边角区域继续堆积层间介质层的副产物,最后这些半导体、金属材料以及层间介质层的副产物等层层堆积,形成了晶圆边角区域的副产物层。
去除副产物层的过程容易去除位于晶圆的边角区域的大部分层间介质层的副产物以及金属层,这样会导致下方的半导体层暴露。暴露出的半导体层非常容易发生剥落现象。
在随后对晶圆上的半导体器件的制造过程中(如对所述层间介质层的蚀刻、清洗等步骤)也会对所述副产物层产生较大影响,边角区域的半导体材料可能会露出,这些露出的半导体材料很容易在后续对半导体器件的各种制作过程中发生剥落。
另外,由于半导体材料可能会露出,在后续在半导体器件上可能形成其它材料,这些材料与半导体材料直接接触会很容易发生剥落现象。
这些剥落的副产物(可能是粒状、片状或者其它不规则形状)会掉落到其它晶圆的半导体器件上,对半导体器件产生严重影响。尤其是当这些剥落物掉落至层间介质层上时,会严重影响该层间介质层形成接触孔的蚀刻步骤,导致接触孔无法连通。
为此,本发明提供一种半导体器件的边角蚀刻方法,以减小晶圆边角区域发生剥落现象的几率。
参考图1,为本发明半导体器件的边角蚀刻方法一实施例的流程示意图。本实施例以高K半导体器件为例,提供了一种边角蚀刻方法,包括:
步骤S1,提供衬底,所述衬底包括器件区域以及位于器件区域周围的边角区域;
步骤S2,在所述器件区域的衬底上形成半导体器件、覆盖半导体器件的第一层间介质层、以及位于所述第一层间介质层中的第一导电插塞;在所述形成半导体器件、第一层间介质层以及第一导电插塞的过程中,在所述边角区域的衬底上形成半导体层,以及依次位于所述半导体层上的第一氧化物层以及金属层;
步骤S3,在所述第一层间介质层上形成第二层间介质层,并在所述第二层间介质层中形成接触孔;在所述形成第二层间介质层、形成接触孔的过程中,在所述边角区域的衬底的金属层上形成第二氧化物层;
步骤S4,对所述接触孔进行清洗,所述边角区域的衬底的第二氧化物层的一部分被去除;
步骤S5,对所述边角区域进行第一边角蚀刻,以去除所述边角区域的剩余的第二氧化物层;
步骤S6,在第一边角蚀刻之后,对所述边角区域进行第二边角蚀刻,以去除所述边角区域的金属层,而保留所述第一氧化物层以及半导体层;
步骤S7,在所述第二层间介质层的接触孔中形成第二导电插塞。
通过上述步骤,使得晶圆上的边角区域最顶层的第二氧化物层以及金属层得到去除,同时金属层下方的第一氧化物层得到较为完整的保留,这样使得位于最下方的半导体层不容易在后续的对半导体器件的其它制作工艺中被暴露出来,进而避免发生剥落。
同时,由于边角区域的半导体材料上方还保留有第一氧化物层,在后续的在半导体器件上形成金属导电插塞的时候,部分金属材料将形成于晶圆边角区域的第一氧化物层上,而氧化物与金属之间的粘合性能较佳,所以不容易发生剥落现象。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
执行步骤S1,提供衬底,所述衬底包括器件区域以及位于器件区域周围的边角区域;
参考图2,执行步骤S2,在所述器件区域的衬底上形成半导体器件、覆盖半导体器件的第一层间介质层、以及位于所述第一层间介质层中的第一导电插塞;在所述形成半导体器件、第一层间介质层以及第一导电插塞的过程中,在所述边角区域的衬底上形成半导体层10,以及依次位于所述半导体层上10的第一氧化物层20以及金属层30。
在所述器件区域的衬底上形成所述半导体器件(如衬底)时,会在所述边角区域的衬底上形成硅材料的半导体层10。本发明对所述边角区域的衬底上的半导体层10的来源不做限定。
在本实施例中,在所述器件区域的衬底上通过沉积的方式形成二氧化硅材料的第一层间介质层。在这个的过程中,会在所述边角区域的半导体层10上形成二氧化硅材料的第一氧化物层20。形成二氧化硅材料的第一层间介质层的目的在于,在器件区域的衬底上制作半导体器件的层间互联结构。
但是本发明对此不做限定,也可以采用其他材料形成所述第一层间介质层。相应的,所述边角区域的半导体层10的材料也相应的变化。
在本实施例中,采用铝作为所述第一导电插塞的材料。在形成所述第一导电插塞的过程中,在所述边角区域的第一氧化物层20上形成铝材料的金属层30。所述第一导电插塞同样为半导体器件的层间互联结构的一部分。
同样,本发明对于所述第一导电插塞的材料不做限定,也可以采用其它导电材料形成所述第一导电插塞。相应的,所述边角区域的金属层30也发生变化。
参考图3,执行步骤S3,在所述第一层间介质层上形成第二层间介质层,并在所述第二层间介质层中形成接触孔;在所述形成第二层间介质层、形成接触孔的过程中,在所述边角区域的衬底的金属层上形成第二氧化物层40`。
所述第二层间介质层同样为半导体器件层间互联结构的一部分。
在本实施例中,在所述器件区域的衬底上通过沉积的方式形成二氧化硅材料的第二氧化物层40`。在这个的过程中,会在所述边角区域的金属层30上形成二氧化硅材料的第二氧化物层40`。
但是本发明对此不做限定,也可以采用其他材料形成所述第二层间介质层。相应的,所述边角区域的第二氧化物层40`的材料也相应的变化。
参考图4,执行步骤S4,对所述接触孔进行清洗,所述边角区域的衬底的第二氧化物层40`的一部分被去除;
清洗所述接触孔为现有技术中的常用技术手段,用以清洁所述接触孔以为后续形成导电插塞提供条件,本文在此不作赘述。
在本实施例中,采用湿法清洗的方式清洗所述接触孔,但本发明对此不作任何限定。
由于所述第二氧化物层40`与形成有所述接触孔的第二层间介质层为相同的二氧化硅材料,在清洗的过程中,所述第二氧化物层40`也不可避免的被去除一部分,变为剩余的厚度较薄的第二氧化物层40。由于剩下的所述第二氧化物层40的形貌不规则且厚度很小,可能将下方的金属层30暴露出来。
参考图5,执行步骤S5,对所述边角区域进行第一边角蚀刻,以去除所述边角区域的剩余的第二氧化物层40。这样做的目的在于尽量完全去除剩余的第二氧化物层40,以便后续去除所述金属层30的进行。
由于去除晶圆边角区域的金属层30(在本实施例中为铝金属层)所用到的蚀刻剂与去除所述二氧化硅的第二氧化物层40所用的蚀刻剂不同,所以需要充分的去除所述第二氧化物层40,便于将下方的金属层30充分的暴露出来。
如果去除所述第二氧化物层40不充分,将会导致后续步骤中的金属层30无法被完全去除,这些残余的金属层很有可能会在后续在半导体器件中形成金属导电插塞等步骤中发生剥落。
由于在本实施例中,所述第二氧化物层40的材料为二氧化硅,所以采用湿法蚀刻去除所述第二氧化物层40,并采用稀释的氢氟酸作为蚀刻剂。但是本发明对此不作限定。
参考图6,执行步骤S6,在第一边角蚀刻之后,对所述边角区域进行第二边角蚀刻,以去除所述边角区域的金属层30,而保留所述第一氧化物层20以及半导体层10。
这样的好处在于,一方面,保留的第一氧化物层20的厚度基本不受影响,能够保证下方的半导体层10不露出,原因在于:
如果所述第一氧化物层20下方的半导体层10露出,则很容易在后续的对半导体器件的制造过程中发生剥落现象。
而为了使所述半导体层10不露出,所述边角区域的第一氧化物层20需要保持一定的厚度,以保证能够承受在半导体制造过程中发生的各种损耗。比如,在半导体器件区域的接触孔中形成导电金属插塞,通常采用溅射沉积的方式形成。在溅射过程中,靶材离子以及溅射离子均会对第一氧化物层20造成损伤。
另一方面,在后续的半导体制造中,需要在所述接触孔中形成金属导电插塞,在此步骤中,在所述边角区域也会相应的形成一层金属;金属与半导体层之间的粘连性质较差,如果落在所述边角区域的金属直接落在半导体层10上,会导致发生剥落现象的几率大幅度增加。而金属与氧化物之间的粘连性质相对较好,金属落在所述第一氧化物层20上,发生剥落现象的几率将得到一定程度降低。
本发明采用干法蚀刻的方式选择性的去除边角区域的金属层30,干法刻蚀基本不会残留杂质,即基本不会在边角区域产生新的副产物。
在本实施例中,所述干法蚀刻的蚀刻选择比大于50,以尽量不会对第一氧化物层20产生影响,以保证所述第一氧化物层20保持一定的厚度。
在蚀刻的过程中,如果蚀刻环境的气压过大,将会影响到金属层30下方的第一氧化物层20;如果蚀刻环境的气压过小,将导致金属层30有残留。所以,在本实施例中,干法蚀刻的气压大小在1-10托(Torr)的范围内。
在本实施例中,干法蚀刻的蚀剂采用氮气、氯气和三氯化硼的混合气体对所述金属层30进行去除,这三种气体的结合能够快速的去除铝金属。
在本实施例的蚀刻过程中,为了较好的去除金属层30,所述氮气的流量在50-1000标准毫升/分钟(sccm),氯气的流量在10-500标准毫升/分钟,三氯化硼的流量在10-200标准毫升/分钟。
但是,上述气压范围、蚀刻剂以及蚀刻剂的配比也可根据实际情况进行相应的调整,本发明对此不作限制。
另外,采用蚀刻机进行所述干法蚀刻,蚀刻机的功率范围在100-1000瓦。但是,所述功率范围对应上述蚀刻参数以及蚀刻剂,也就是说,在实际操作中,蚀刻剂的功率范围可以依照实际的蚀刻参数以及蚀刻剂的选取进行相应的调整,本发明对此不做限制。
另外,本发明对第一氧化物层20的厚度不做限定,因为边角区域的第一氧化物层20的厚度为形成半导体器件时产生的副产物,具体的厚度会随着实际操作的不同而产生变化。
此外,在本实施例中,在进行第二边角蚀刻的步骤S6之后,还执行步骤S7,在所述第二层间介质层的接触孔中形成第二导电插塞;所述第二导电插塞同样为半导体器件层间互联结构的一部分,为现有技术,本发明对此不做限定。
在本实施例中,采用采用溅射沉积的方式形成所述第二导电插塞,溅射离子采用氩离子。此时,所述边角区域的衬底的第一氧化物层20被部分去除。但是由于前文所述,所述第一氧化物层20保持有一定的厚度,所以在本步骤S7中,所述第一氧化物层20下方的半导体层10并不会因露出而发生剥落,同时,在溅射形成所述第二导电插塞的同时,在所述边角区域的第一氧化物层20上也会形成一层金属层。由前文所述,金属层与所述氧化物之间的粘合性较好,所述第一氧化物层20上的金属层不容易发生剥落。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种半导体器件的边角蚀刻方法,其特征在于,包括:
提供衬底,所述衬底包括器件区域以及位于器件区域周围的边角区域;
在所述器件区域的衬底上形成半导体器件、覆盖半导体器件的第一层间介质层、以及位于所述第一层间介质层中的第一导电插塞;
在所述形成半导体器件、第一层间介质层以及第一导电插塞的过程中,在所述边角区域的衬底上形成半导体层,以及依次位于所述半导体层上的第一氧化物层以及金属层;
在所述第一层间介质层上形成第二层间介质层,并在所述第二层间介质层中形成接触孔;
在所述形成第二层间介质层、形成接触孔的过程中,在所述边角区域的衬底的金属层上形成第二氧化物层;
对所述接触孔进行清洗,所述边角区域的衬底的第二氧化物层的一部分被去除;
对所述边角区域进行第一边角蚀刻,以去除所述边角区域的剩余的第二氧化物层;
在第一边角蚀刻之后,对所述边角区域进行第二边角蚀刻,以去除所述边角区域的金属层,而保留所述第一氧化物层以及半导体层。
2.如权利要求1所述的边角蚀刻方法,其特征在于,在形成第一层间介质层的步骤中,通过沉积的方法得到二氧化硅材料的第一层间介质层,在所述边角区域的衬底上形成二氧化硅材料的第一氧化物层。
3.如权利要求1所述的边角蚀刻方法,其特征在于,所述导电插塞的材料为铝,在所述边角区域的衬底上形成的所述金属层为铝金属层。
4.如权利要求1所述的边角蚀刻方法,其特征在于,在形成第二层间介质层的步骤中,通过沉积的方法得到二氧化硅材料的第二层间介质层,在所述边角区域的衬底上形成二氧化硅材料的第二氧化物层。
5.如权利要求1所述的边角蚀刻方法,其特征在于,在所述第二层间介质层中形成接触孔的步骤中,通过蚀刻的方式形成所述接触孔。
6.在如权利要求1所述的边角蚀刻方法,其特征在于,在对接触孔进行清洗的步骤中,采用湿法清洗的方式对所述接触孔进行清洗。
7.在如权利要求1所述的边角蚀刻方法,其特征在于,进行第一边角蚀刻的步骤中,采用湿法蚀刻去除所述第二氧化物层。
8.如权利要求7所述的边角蚀刻方法,其特征在于,所述第二氧化物层为二氧化硅氧化物层,在所述湿法蚀刻的过程中采用稀释的氢氟酸去除所述氧化物。
9.如权利要求1所述的边角蚀刻方法,其特征在于,在进行第二边角蚀刻的步骤中,采用干法蚀刻去除所述金属层。
10.如权利要求9所述的边角蚀刻方法,其特征在于,所述干法蚀刻对所述金属层的去除速率与对第一氧化物层的去除速率的比值大于50:1。
11.如权利要求10所述的边角蚀刻方法,其特征在于,在干法蚀刻过程中,蚀刻气压在1-10托的范围内。
12.如权利要求10所述的边角蚀刻方法,其特征在于,蚀刻剂采用氮气、氯气和三氯化硼的混合气体,在蚀刻过程中,氮气的流量在50-1000标准毫升/分钟,氯气的流量在10-500标准毫升/分钟,三氯化硼的流量在10-200标准毫升/分钟;蚀刻机的功率范围在100-1000瓦。
13.如权利要求1所述的边角蚀刻方法,其特征在于,在进行第二边角蚀刻的步骤之后,还包括:
采用溅射沉积的方式在所述第二层间介质层的接触孔中形成第二导电插塞,所述溅射沉积过程中采用的溅射离子能将所述边角区域的衬底的第一氧化物层被部分去除。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090032847A1 (en) * 2007-07-31 2009-02-05 Renesas Technology Corp. Semiconductor wafer and manufacturing method for semiconductor device
US20090242126A1 (en) * 2008-03-31 2009-10-01 Memc Electronic Materials, Inc. Edge etching apparatus for etching the edge of a silicon wafer
CN101752296A (zh) * 2008-12-10 2010-06-23 和舰科技(苏州)有限公司 一种改善金属层间介电层平坦度的方法
CN102034737A (zh) * 2009-09-27 2011-04-27 中芯国际集成电路制造(上海)有限公司 金属互连层的制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090032847A1 (en) * 2007-07-31 2009-02-05 Renesas Technology Corp. Semiconductor wafer and manufacturing method for semiconductor device
US20090242126A1 (en) * 2008-03-31 2009-10-01 Memc Electronic Materials, Inc. Edge etching apparatus for etching the edge of a silicon wafer
CN101752296A (zh) * 2008-12-10 2010-06-23 和舰科技(苏州)有限公司 一种改善金属层间介电层平坦度的方法
CN102034737A (zh) * 2009-09-27 2011-04-27 中芯国际集成电路制造(上海)有限公司 金属互连层的制作方法

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