CN100367450C - 制作阻挡层的方法 - Google Patents
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Abstract
本发明涉及一种形成钛/氮化钛(Ti/TiN)阻挡层的方法，首先提供一半导体衬底，且半导体衬底上包括至少一导电层，接着进行一化学汽相沉积(CVD)工艺，于导电层上形成一Ti/TiN阻挡层，随后进行一检测程序。若检测出Ti/TiN阻挡层中包括微粒，则进行一重作工艺。
Description
技术领域
本发明提供一种制作阻挡层的方法，特别是一种利用检测程序及重作(rework)工艺来制作一高成品率的阻挡层的方法。
背景技术
在半导体工艺中，常会因为诸多无法避免的因素而产生许多微粒(particles)，而这些微粒的存在，轻则影响部份管芯(die)的半导体元件的电性表现，严重时则必需报废整批芯片。一般半导体工艺上多采用湿式蚀刻或液态刷洗(liquid type scrubber)方法来去除微粒，然而这种方式仅能够去除半导体芯片表面薄膜上附着的微粒，一旦微粒是在薄膜沉积过程中同时形成的，或存在于前次薄膜表面上，亦即微粒会被当层薄膜所包覆，则液态刷洗方式亦无法有效去除微粒，从而严重影响半导体工艺成品率。
此外，随着半导体工艺线宽日益下降且元件集成度不断提高的情形下，物理汽相沉积(physical vapor deposition，PVD)技术，如蒸镀(evaporation)或溅镀(sputtering)，已无法解决半导体工艺所遭遇的困难，特别是在进行沉积时易于线宽较小或高宽比(aspect ratio)过大处形成孔洞(voids)的问题。因此为了提高阶梯覆盖(step coverage)良好的薄膜，一般均采用化学汽相沉积(chemical vapor deposition，CVD)方法来制作薄膜，以确保形成薄膜的形状良好。
这种利用化学汽相沉积形成薄膜虽然可以得到阶梯覆盖优选的薄膜，然而CVD工艺中却容易因为汽相形核(gas phase nucleation)现象，或是因反应器内壁残留薄膜剥离(peeling)，或者反应不完全粒子掉落而导致微粒产生，进而影响沉积工艺的成品率。以下举半导体工艺中常见的阻挡层沉积工艺为例，来说明微粒形成的原因及其对阻挡层电性的影响。
请参考图1及图2，图1及图2为公知形成阻挡层的方法的示意图。如图1所示，首先提供一半导体衬底10，其上包括至少一栅极结构12，栅极结构12的周围侧壁包括一侧壁间隔物14，且栅极结构12侧边的半导体衬底10中还包括一漏极掺杂区16与一源极掺杂区18。接着于半导体衬底10上形成一介电层20，并利用一光致抗蚀剂图案(未示出)去除部分漏极掺杂区16上方的介电层20，以形成一插塞孔22。
随后如图2所示，进行一CVD工艺，以于插塞孔22内壁形成一阻挡层24。其中，阻挡层24一般由钛/氮化钛所组成，用来提高后续形成的金属位线插塞(未示出)对半导体衬底10的欧姆接触(ohmic contact)能力并抑制金属原子扩散的情形。如前所述，在CVD工艺中一旦因为反应器内的微粒掉落，或是因为汽相形核现象而造成欲沉积的阻挡层产生大小不一的管芯，都会造成如图2中所示的微粒26。
目前大多是在完成金属连线工艺后才会进行电性检测，而未达预期电性标准的半导体元件，在利用电子显微镜观察后会发现往往是因为微粒所造成的，而这些未达电性标准的管芯因无法使用也只能以报废方式处理，严重影响成品率。因此，如何解决微粒对半导体成品率的影响实为目前半导体工艺中的一重要课题。
发明内容
因此，本发明的主要目的在于提供一种包括检测程序及重作工艺的阻挡层的形成方法，以解决公知技术无法克服的微粒问题，进而提高工艺成品率。
根据本发明的方法，首先提供一半导体衬底，且半导体衬底上包括至少一导电层，接着进行一CVD工艺，以于导电层上形成一阻挡层，随后再进行一检测程序。若检测出阻挡层中包括微粒，则进行一重作工艺。此重作工艺是先进行一蚀刻工艺，以去除先前所形成的阻挡层，接着利用一刷洗机(scrubber)刷洗半导体衬底，然后以清洗溶液清洗半导体衬底表面，最后再进行另一CVD工艺，以于导电层上形成另一阻挡层。而若未检测出阻挡层中包括微粒，则省略上述重作工艺。
由于本发明于形成阻挡层后便进行一检测程序，并在发现过大的微粒时，随即进行一重作工艺以重新形成阻挡层，有别于公知技术于发现电性不佳而采取报废的作法，故而可以大幅提高成品率。
附图说明
图1及图2为公知形成阻挡层的方法的示意图；
图3至图6为本发明优选实施例制作阻挡层的方法的示意图；
图7为本发明制作阻挡层方法的流程图。
附图标记说明
10半导体衬底 12栅极结构
14侧壁间隔物 16漏极掺杂区
18源极掺杂区 20介电层
22插塞孔 24阻挡层
26微粒 50半导体衬底
52栅极结构 54漏极掺杂区
56源极掺杂区 58覆盖层
60侧壁间隔物 62介电层
64多晶硅层 66金属硅化物
68介电层 69插塞孔
70钛/氮化钛薄膜 72微粒
74钛/氮化钛薄膜 76位线插塞
78位线 100形成一阻挡层
110进行一检测程序 120进行一重作工艺
130进行后续工艺
具体实施方式
为进一步说明本发明方法，以下举半导体工艺中金属位线插塞的阻挡层工艺来说明本发明制作阻挡层的方法。请参考图3至图6，图3至图6为本发明优选实施例制作阻挡层的方法的示意图。如图3所示，首先提供一半导体衬底50，其上包括至少一栅极结构52，且每一栅极结构52侧边的半导体衬底50中包括一漏极掺杂区54与一源极掺杂区56。此外，每一栅极结构52均包括一覆盖层58位于栅极结构52上方，以及一侧壁间隔物60环绕于栅极结构52的侧壁。其中，覆盖层58与侧壁间隔物60通常由氮化硅所组成，用来避免后续工艺可能发生的短路问题。
接着于半导体衬底50上形成一介电层62，并利用一光致抗蚀剂图案(未示出)进行一蚀刻工艺，去除部分介电层62以形成一接触孔(未示出)，随后再去除光致抗蚀剂图案(未示出)。然后于接触孔(未示出)内沉积一多晶硅层64，并于多晶硅层64表面形成一金属硅化物(silicide)66。其中，多晶硅层64作为一转接垫(landing pad)之用，而金属硅化物66则为了增加与后续欲形成的阻挡层的导电性，在本实施例中，利用钴或钴化合物与多晶硅64层自对准金属硅化(salicide)反应，以于多晶硅层64表面形成一硅化钴(CoSi)层，作为金属硅化物66。
如图4所示，接着于介电层62与金属硅化物66上沉积另一介电层68，并利用一光致抗蚀剂图案(未示出)来蚀刻部分介电层68，以于金属硅化物66上方形成一插塞孔69，然后去除光致抗蚀剂图案(未示出)。接着进行一化学汽相沉积工艺，于金属硅化物66表面与介电层68表面形成一钛/氮化钛薄膜70，作为阻挡层之用。其中形成钛/氮化钛薄膜70的方法包括先利用四氯化钛(TiCl4)与氢气(H2)于高温下反应，以于金属硅化物66表面与介电层68表面形成一钛薄膜(未示出)，接着再于高温下通入氨气(NH3)以于钛薄膜(未示出)表面形成氮化钛薄膜(未示出)，以形成钛/氮化钛薄膜70，作为阻挡层之用。如前所述，一旦阻挡层中有过大的微粒出现，会严重影响半导体元件的电性表现。因此本发明于形成钛/氮化钛薄膜70之后，随即利用电子显微镜进行一检测程序，以检测钛/氮化钛薄膜70中是否包括过大及过量的微粒72，然后再通过比对信息库的方式来判断这些微粒72是否会影响导电性。若经判断微粒72不致影响导电性则进行后续形成位线的工艺，若经判断微粒72过大可能影响电性表现，随即进行一重作工艺以去除微粒72及钛/氮化钛薄膜70，并重新形成另一钛/氮化钛薄膜。
如图5所示，本发明的重作工艺先进行一湿式蚀刻工艺去除微粒(未示出)与钛/氮化钛薄膜(未示出)，而在本发明的优选实施例中使用磷酸(H3PO4)、硝酸(HNO3)、醋酸(CH3COOH)与水的混合蚀刻溶液来去除微粒72与钛/氮化钛薄膜70，其中磷酸∶硝酸∶醋酸∶水的优选体积比为介于(38～41)∶(1～1.5)∶(1.8～2.1)∶(2.8～3.2)之间，而经实际操作的结果，更优选的为40∶1∶2∶3。利用上述蚀刻溶液，经过约1400～2000秒的工艺反应时间，即可将微粒72与钛/氮化钛薄膜70完全去除。接着利用一刷洗机(scrubber)进行一刷洗步骤以清除金属硅化物66与介电层68表面残留的微粒(未示出)。然后利用一硫酸溶液清洗金属硅化物66与介电层68表面，以进一步清除金属硅化物66表面残留的钛/氮化钛薄膜(未示出)。最后再进行另一化学汽相沉积工艺，以于金属硅化物66与介电层68表面形成另一钛/氮化钛薄膜74。
在形成钛/氮化钛薄膜74并通过检测程序之后，即可继续进行形成位线插塞的工艺。如图6所示，先于钛/氮化钛薄膜74上沉积一金属层并填满插塞孔69(如图5所示)，接着进行一平面化工艺，以于图5所示的插塞孔69中形成一位线插塞76，或者直接利用一光致抗蚀剂图案(未示出)来对上述金属层进行一蚀刻工艺，以去除部分金属层而同时形成所需的位线78以及位线插塞76。在本实施例中，位线插塞76与位线78的材料为钨，然而位线78亦可视半导体元件设计不同而使用多晶硅等导电材料。
简而言的，本发明于形成阻挡层后便进行一检测程序，并且在阻挡层中包括微粒时进行一重作工艺来重新形成阻挡层。请参考图7。图7为本发明制作阻挡层方法的流程图。本发明方法包括下列步骤：
100：于半导体衬底表面形成一阻挡层；
110：进行一检测程序，判断阻挡层是否包括会影响导电性的微粒，若有则进行步骤120，若无则进行步骤130；
120：进行一重作工艺，根据上述的步骤清除阻挡层，并另形成一新阻挡层；以及
130：进行后续形成位线插塞的工艺。
根据实验结果显示，经过重作工艺后所形成的钛/氮化钛薄膜所包括的微粒数目大幅减少，且完成的半导体元件均具有良好的电性表现，因此本发明的重作工艺可有效提高成品率。值得注意的是，本发明的优选实施例是以一用来连接转接垫与位线插塞的钛/氮化钛薄膜的工艺来说明本发明的方法，然而本发明并不局限于此，一般半导体工艺中对于电性表现要求高的阻挡层工艺，例如金属插塞工艺、金属内连线工艺、双镶嵌工艺等，以及不同材料的阻挡层，如硅化钴(tungsten silicon)，均可利用本发明所披露的方法。在不造成导电层(可为一多晶硅层、一金属层或是一金属硅化物)损坏的前提下去除原有的阻挡层，并进行一重作工艺以于导电层的上形成一新阻挡层。
相较于公知技术，本发明形成阻挡层的方法利用一检测程序判断阻挡层中是否包括影响电性表现的微粒存在，并利用一重作工艺去除包括微粒的阻挡层，然后形成一新阻挡层，以确保阻挡层具有优选的导电性，进而有效降低制造成本增加成品率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的同等变化与修饰，均应属于本发明专利的涵盖范围。
Claims (15)
1.一种形成阻挡层的方法，包括：
步骤a，提供一半导体衬底，且该半导体衬底上至少包括一插塞孔；
步骤b，进行一化学汽相沉积工艺，于该半导体衬底表面以及该插塞孔内壁表面上形成一钛/氮化钛薄膜作为该阻挡层；
步骤c，进行一检测程序，其中若检测出该阻挡层中包括微粒，则进行步骤d；以及
步骤d，进行一重作工艺，包括：
进行一蚀刻工艺，去除该阻挡层；
利用一刷洗机刷洗该半导体衬底，以去除微粒；
利用一清洗溶液清洗该半导体衬底表面；以及
进行另一化学汽相沉积工艺，以于该插塞孔内形成另一钛/氮化钛薄膜。
2.如权利要求1所述的方法，其中该蚀刻工艺为一湿式蚀刻工艺。
3.如权利要求2所述的方法，其中该湿式蚀刻工艺利用一酸性溶液来进行蚀刻，且该酸性溶液由磷酸H3PO4:硝酸 HNO3:醋酸 CH3COOH:水 H2O所组成。
4.如权利要求3所述的方法，其中该酸性溶液中磷酸∶硝酸∶醋酸∶水的体积比例介于(38～41)∶(1～1.5)∶(1.8～2.1)∶(2.8～3.2)之间。
5.如权利要求1所述的方法，其中该清洗溶液为一硫酸溶液。
6.如权利要求1所述的方法，其中该检测程序用于检测影响电性表现的微粒。
7.一种形成阻挡层的方法，包括：
步骤a，提供一半导体衬底，且该半导体衬底上至少包括一导电层；
步骤b，进行一化学汽相沉积工艺，于该导电层上形成一阻挡层；
步骤c，进行一检测程序，其中若检测出该阻挡层中包括微粒，则进行步骤d；以及
步骤d，进行一重作工艺，包括：
进行一蚀刻工艺，去除该阻挡层；
利用一刷洗机刷洗该半导体衬底，以去除微粒；
利用一清洗溶液清洗该半导体衬底表面；以及
进行另一化学汽相沉积工艺，以于该导电层上形成另一阻挡层。
8.如权利要求7所述的方法，其中该阻挡层为一钛/氮化钛薄膜。
9.如权利要求7所述的方法，其中该导电层为一多晶硅层。
10.如权利要求7所述的方法，其中该导电层为一硅化金属层。
11.如权利要求7所述的方法，其中该导电层为一金属层。
12.如权利要求7所述的方法，其中该蚀刻工艺为一湿式蚀刻工艺。
13.如权利要求12所述的方法，其中该湿式蚀刻工艺利用一酸性溶液来进行蚀刻，且该酸性溶液由磷酸H3PO4:硝酸 HNO3:醋酸 CH3COOH:水 H2O所组成。
14.如权利要求13所述的方法，其中该酸性溶液中磷酸∶硝酸∶醋酸∶水的体积比例介于(38～41)∶(1～1.5)∶(1.8～2.1)∶(2.8～3.2)之间。
15.如权利要求7所述的方法，其中该清洗溶液为一硫酸溶液。
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2004
- 2004-03-26 CN CNB2004100312283A patent/CN100367450C/zh not_active Expired - Fee Related
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| CN1674215A (zh) | 2005-09-28 |
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