CN104332401B - 沟槽型双层栅mos多晶硅间热氧介质层的制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽型双层栅MOS多晶硅间热氧介质层的制造方法,包括:在沟槽内生长由第一氧化膜、氮化膜和第二氧化膜组成的第一介质层;生长第一层多晶硅;对第一层多晶硅进行反刻蚀;进行光刻;对第一层多晶硅进行第二次刻蚀;热氧形成多晶硅间的热氧介质层;刻蚀去除第一介质层中的氮化膜和第二氧化膜,保留第一氧化膜;栅氧前处理;生长第二层多晶硅;对第二层多晶硅进行反刻蚀。本发明能使多晶硅间热氧介质层厚度扩展到3000埃以上,能提高器件抗击穿电压,节约制造成本。

Description

沟槽型双层栅MOS多晶硅间热氧介质层的制造方法
技术领域
本发明涉及半导体制造领域,特别是涉及一种沟槽型双层栅MOS多晶硅间热氧介质层的制造方法。
背景技术
现有沟槽型双层栅MOS多晶硅间热氧介质层的制造方法包括:在沟槽内生长第一介质层包括第一氧化膜(90埃)、氮化膜(200埃)和第二氧化膜(1100埃);在介质层上,生长第一层多晶硅;对第一层多晶硅进行反刻蚀;光刻;对第一层多晶硅进行第二次刻蚀,刻出台阶式的多晶硅;热氧形成多晶硅间的热氧介质层(IPO);刻蚀去除第一介质层;栅氧前处理;栅氧成膜;生长第二层多晶硅(GATE poly);对第二层多晶硅进行反刻蚀,参考图1、图2所示结构。
现有沟槽型双层栅MOS多晶硅间热氧介质层的制造方法的优点是工艺简单,省去了传统工艺中HDP OX DEP(垫积高密度等离子体氧化膜),CMP(化学研削)和WET ET(湿法刻蚀)的繁琐步骤,且多晶硅间的热氧介质层IPO厚度控制精确。但具有以下缺点:
1.多晶硅间的热氧介质层最终厚度受限,如果使多晶硅间的热氧介质层厚增加则会使多晶硅厚度变小。现在方法去除第一介质层在去除第二氧化膜的时候,同时会对多晶硅间的热氧介质层IPO产生刻蚀,最终多晶硅间的热氧介质层厚度只能比预厚度薄。生成更厚的多晶硅间的热氧介质层会使多晶硅被过度氧化,占用更多的thermal budge。
2.TCH(沟槽)侧壁SIN(氮化硅)顶部结构较疏松,容易形成weak point(薄弱点,以至容易击穿)
3.DIFF oxidation(用炉管来氧化多晶硅)增加了thermal budge(热预算),使BV(抗击穿电压)变小。
4.需二次氧化,生产成本高。
发明内容
本发明要解决的技术问题是提供一种能使多晶硅间热氧介质层(IPO)厚度扩展到3000埃以上,能提高器件抗击穿电压的沟槽型双层栅MOS多晶硅间热氧介质层的制造方法。
为解决上述技术问题,本发明沟槽型双层栅MOS的沟槽型双层栅MOS多晶硅间热氧介质层的制造方法,包括:
1)在沟槽内生长第一介质层,所述第一介质层包括第一氧化膜、氮化膜和第二氧化膜;
2)在第一介质层上,生长第一层多晶硅;
3)对第一层多晶硅进行反刻蚀;
4)进行光刻
5)对第一层多晶硅进行第二次刻蚀,刻出台阶式的多晶硅;
6)热氧形成多晶硅间的热氧介质层;
7)刻蚀去除第一介质层中的氮化膜和第二氧化膜,保留第一氧化膜;
8)栅氧前处理;
9)生长第二层多晶硅;
10)对第二层多晶硅进行反刻蚀;
其中,实施步骤1)生长第一氧化膜厚度为80埃~100埃,氮化膜厚度为200埃~250埃,第二氧化膜厚度为1100埃~1500埃;在此方案中,第一氧化膜优选厚度为80埃、90埃或100埃,氮化膜优选厚度200埃、225埃或250埃,第二氧化膜优选厚度为1100埃、1200埃、1300埃、1400埃或1500埃。
其中,实施步骤1)生长第一氧化膜厚度为450埃~500埃,氮化膜厚度为200埃~250埃,第二氧化膜厚度为500埃~700埃。在此方案中,第一氧化膜优选厚度为450埃、475埃或500埃,氮化膜优选厚度200埃、225埃或250埃,第二氧化膜优选厚度为500埃、600埃或700埃。
本法明多晶硅间热氧介质层的制造方法降低第二氧化膜的厚度能使最终形成的多晶硅间热氧介质层厚度达到3000埃以上;以第二氧化膜厚度为600埃为例,即只需要去除这600埃的氧化膜即可,不同于现有方法需去除1100埃,因此IPO保留厚度增加,可以达到3000埃。栅氧在第一介质层形成时已一次成型,不用做二次氧化,现有制造方法需要长栅氧,也是炉管作业方式,即占用了一定的热预算,本发明不需要该方式因此能节约热预算,节约生产成本。本发明节约热预算即减少炉管作业的次数,可以减少外延中的N型材料扩展到器件中的数量,本发明与现有方法相比在步骤8)和9)之间,取消了栅氧成长步骤,改用第一介质层中的第一氧化膜来代替栅氧,所以能取消了栅氧成长的步骤,节省热预算thermalbudge,能提高10%的BV。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明:
图1是沟槽型双层栅MOS的沟槽型双层栅MOS多晶硅间热氧介质层结构示意图一。
图2是沟槽型双层栅MOS的沟槽型双层栅MOS多晶硅间热氧介质层结构示意图二。
图3是本发明的流程图。
附图标记
1.第一介质层
2.第一层多晶硅
3.光刻胶
4.多晶硅间的热氧介质层
5.栅氧
6.第二层多晶硅
具体实施方式
如图1所示,本发明一实施例,包括:
1)在沟槽内生长第一介质层,所述第一介质层包括第一氧化膜、氮化膜和第二氧化膜;
先通过炉管成长第一氧化膜,第二层介质为氮化硅的垫积,第三层是炉管成长的第二氧化膜;生长第一氧化膜厚度为80埃~100埃,氮化膜厚度为200埃~250埃,第二氧化膜厚度为1100埃~1500埃;在此方案中,第一氧化膜优选厚度为80埃、90埃或100埃,氮化膜优选厚度200埃、225埃或250埃,第二氧化膜优选厚度为1100埃、1200埃、1300埃、1400埃或1500埃。
2)在第一介质层上,生长第一层多晶硅;
3)对第一层多晶硅进行反刻蚀;所述反刻蚀即不通过光刻,直接用刻蚀工艺进行刻蚀;
4)进行光刻,即光刻胶只把Source poly多晶硅盖住,其余区域为不具有光刻胶;
5)对第一层多晶硅进行第二次刻蚀,刻出台阶式的多晶硅;
6)热氧形成多晶硅间的热氧介质层;
7)刻蚀去除第一介质层中的氮化膜和第二氧化膜,保留第一氧化膜;
8)栅氧前处理,采用表面湿法清理;
9)生长第二层多晶硅;
10)对第二层多晶硅进行反刻蚀。
本发明第二实施例,其与第一实施例相同步骤不再赘述;本发明第二实施例是与第一实施例的并列技术方案,不同之处在于:
实施步骤1)生长第一氧化膜厚度为450埃~500埃,氮化膜厚度为200埃~250埃,第二氧化膜厚度为500埃~700埃。在此方案中,第一氧化膜优选厚度为450埃、475埃或500埃,氮化膜优选厚度200埃、225埃或250埃,第二氧化膜优选厚度为500埃、600埃或700埃。
以上通过具体实施方式和实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。

Claims (3)

1.一种沟槽型双层栅MOS多晶硅间热氧介质层的制造方法,其特征是,包括以下步骤:
1)在沟槽内生长第一介质层,所述第一介质层包括第一氧化膜、氮化膜和第二氧化膜;
2)在第一介质层上,生长第一层多晶硅;
3)对第一层多晶硅进行反刻蚀;
4)进行光刻,进行光刻时光刻胶只把源区多晶硅盖住,其余区域为不具有光刻胶;
5)对第一层多晶硅进行第二次刻蚀,刻出台阶式的多晶硅;
6)热氧形成多晶硅间的热氧介质层;
7)刻蚀去除第一介质层中的氮化膜和第二氧化膜,保留第一氧化膜;
8)栅氧前处理
9)生长第二层多晶硅;
10)对第二层多晶硅进行反刻蚀。
2.如权利要求1所述沟槽型双层栅MOS多晶硅间热氧介质层的制造方法,其特征是:实施步骤1)生长第一氧化膜厚度为80埃~100埃,氮化膜厚度为200埃~250埃,第二氧化膜厚度为1100埃~1500埃。
3.如权利要求1所述沟槽型双层栅MOS多晶硅间热氧介质层的制造方法,其特征是:实施步骤1)生长第一氧化膜厚度为450埃~500埃,氮化膜厚度为200埃~250埃,第二氧化膜厚度为500埃~700埃。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130001A (zh) * 2010-01-20 2011-07-20 上海华虹Nec电子有限公司 沟槽型双层栅功率mos器件的制备方法
CN102130007A (zh) * 2010-01-20 2011-07-20 上海华虹Nec电子有限公司 沟槽型双层栅功率mos晶体管的制备方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130001A (zh) * 2010-01-20 2011-07-20 上海华虹Nec电子有限公司 沟槽型双层栅功率mos器件的制备方法
CN102130007A (zh) * 2010-01-20 2011-07-20 上海华虹Nec电子有限公司 沟槽型双层栅功率mos晶体管的制备方法
CN103325682A (zh) * 2012-03-20 2013-09-25 上海华虹Nec电子有限公司 双层多晶栅沟槽型mos晶体管的制备方法
CN103367150A (zh) * 2012-03-30 2013-10-23 上海华虹Nec电子有限公司 双层多晶栅沟槽型mos晶体管的制备方法

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