CN104250724A - 多层保护膜的形成方法和多层保护膜的形成装置 - Google Patents

多层保护膜的形成方法和多层保护膜的形成装置 Download PDF

Info

Publication number
CN104250724A
CN104250724A CN201410299457.7A CN201410299457A CN104250724A CN 104250724 A CN104250724 A CN 104250724A CN 201410299457 A CN201410299457 A CN 201410299457A CN 104250724 A CN104250724 A CN 104250724A
Authority
CN
China
Prior art keywords
gas
mentioned
film
silicon
multilayer resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410299457.7A
Other languages
English (en)
Other versions
CN104250724B (zh
Inventor
高藤哲也
渡边幸夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of CN104250724A publication Critical patent/CN104250724A/zh
Application granted granted Critical
Publication of CN104250724B publication Critical patent/CN104250724B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H10K50/8445—Encapsulations multilayered coatings having a repetitive structure, e.g. having multiple organic-inorganic bilayers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明提供多层保护膜的形成方法和多层保护膜的形成装置。该多层保护膜的形成方法能够不必进行脱氢工序。在形成与由IGZO构成的信道(32)接触的、并且具有氮化硅膜(31a、35b)和氧化硅膜(31b、35a)的栅保护膜(31)、钝化层(35)时，使用氯化硅气体和不含有氢原子的氧气形成氧化硅膜(31b、35a)，使用氯化硅气体和不含有氢原子的含氮气体形成氮化硅膜(31a、35b)，连续地执行氧化硅膜(31b、35a)的成膜和氮化硅膜(31a、35b)的成膜。

Description

多层保护膜的形成方法和多层保护膜的形成装置
技术领域
本发明涉及用于保护氧化物半导体的多层保护膜的形成方法和多层保护膜的形成装置。
背景技术
以往，在FPD(Flat Panel Display，平板显示器)中作为发光元件使用液晶元件，而为了实现薄型的FPD，在液晶元件中应用薄膜晶体管(TFT：ThinFilm Transistor)。
此外，近年来，为了实现薄片显示器(日文：シートディスプレイ)、下一代薄型电视，正在推进有机EL(Electroluminescence，电致发光)元件的利用。有机EL元件是自发光型的发光元件，与液晶元件不同，不需要背光，因此，能够实现更加薄型的显示器。
有机EL元件是电流驱动型的元件，在有机EL元件所应用的TFT中需要实现高速的开关动作，但现在，主要用作信道的构成材料的非晶硅的电子移动度并没有那么高，因此，非晶硅并不适用于有机EL用的信道的构成材料。
因此，提出了一种将可获得较高的电子移动度的氧化物半导体应用于信道的TFT。作为这样的TFT所采用的氧化物半导体，例如公知有由铟(In)、镓(Ga)以及锌(Zn)的氧化物构成的IGZO(例如参照非专利文献1。)，IGZO即使是非晶形状态，也具有比较高的电子移动度(例如10cm2/(V·S)以上)，因此，在将IGZO等氧化物半导体应用于TFT的信道时，能够实现高速的开关动作。
此外，在TFT中，为了相对于外界的离子、水分可靠地保护信道，由多个膜、例如氮化硅(SiN)膜和氧化硅(SiO2)膜构成信道的保护膜(例如参照专利文献1。)。但是，例如在利用等离子体CVD(Chemical VaporDeposition：化学气相沉积)形成氮化硅膜的情况下，大多使用硅烷(SiH4)作为硅源，使用氨(NH3)作为氮源，但在使用等离子体由硅烷和氨形成氮化硅膜时，氢自由基、氢离子有时会作为氢原子进入到氮化硅膜的缺陷中。即，保护膜有时会含有氢原子。
保护膜所含有的氢原子在时间经过的同时使氧原子自氧化物半导体、例如IGZO脱离，使IGZO的特性发生变化，因此，在形成了信道的保护膜之后，需要对该保护膜施加热处理而积极地进行使氢原子自保护膜脱离的脱氢工序。
现有技术文献
专利文献
专利文献1：日本特许3148183号
非专利文献
非专利文献1：“实现又轻又薄的薄片显示器的氧化物半导体TFT”，三浦健太郎等，Toshiba Review Vol.67No.1(2012)
发明要解决的问题
但是，由于脱氢工序需要时间，因此，存在生产率降低这样的问题。此外，像上述那样，在脱氢工序中对保护膜施加热处理，但在将有机EL元件应用于薄片显示器时，由于薄片显示器的基板由树脂形成，因此，也存在基板因热而变形、变质这样的问题。
发明内容
本发明的目的在于，提供能够不必进行脱氢工序的多层保护膜的形成方法和多层保护膜的形成装置。
用于解决问题的方案
为了达到上述目的，根据技术方案1的多层保护膜的形成方法，该多层保护膜接触于氧化物半导体，并且至少包含氮化硅膜和氧化硅膜，该多层保护膜的形成方法的特征在于，该多层保护膜的形成方法具有以下步骤：氧化硅膜成膜步骤，使用氯化硅(SiCl4)气体以及不含有氢原子的含氧气体或者使用氟化硅(SiF4)气体以及不含有氢原子的含氧气体来形成上述氧化硅膜；以及氮化硅膜成膜步骤，使用上述氯化硅气体以及不含有氢原子的含氮气体或者使用上述氟化硅气体以及不含有氢原子的含氮气体来形成上述氮化硅膜，连续地执行上述氧化硅膜成膜步骤和上述氮化硅膜成膜步骤。
根据技术方案1所述的多层保护膜的形成方法，技术方案2的多层保护膜的形成方法的特征在于，在上述氮化硅膜成膜步骤之前执行上述氧化硅膜成膜步骤。
根据技术方案2所述的多层保护膜的形成方法，技术方案3的多层保护膜的形成方法的特征在于，在将上述氧化硅膜成膜步骤切换为上述氮化硅膜成膜步骤时，一边继续供给上述氯化硅气体或者上述氟化硅气体，一边停止供给上述含氧气体，之后，开始供给上述含氮气体。
根据技术方案3所述的多层保护膜的形成方法，技术方案4的多层保护膜的形成方法的特征在于，在将上述氧化硅膜成膜步骤切换为上述氮化硅膜成膜步骤时，暂时降低形成有上述氧化物半导体的基板的温度。
根据技术方案1所述的多层保护膜的形成方法，技术方案5的多层保护膜的形成方法的特征在于，在上述氧化硅膜成膜步骤之前执行上述氮化硅膜成膜步骤。
根据技术方案5所述的多层保护膜的形成方法，技术方案6的多层保护膜的形成方法的特征在于，在将上述氮化硅膜成膜步骤切换为上述氧化硅膜成膜步骤时，一边继续供给上述氯化硅气体或者上述氟化硅气体，一边停止供给上述含氮气体，之后，开始供给上述含氧气体。
根据技术方案6所述的多层保护膜的形成方法，技术方案7的多层保护膜的形成方法的特征在于，在将上述氮化硅膜成膜步骤切换为上述氧化硅膜成膜步骤时，暂时降低形成有上述氧化物半导体的基板的温度。
根据技术方案1～7中任一项所述的多层保护膜的形成方法，技术方案8的多层保护膜的形成方法的特征在于，上述不含有氢原子的含氮气体是氮气。
根据技术方案1～8中任一项所述的多层保护膜的形成方法，技术方案9的多层保护膜的形成方法的特征在于，上述不含有氢原子的含氧气体是氧气。
根据技术方案1～9中任一项所述的多层保护膜的形成方法，技术方案10的多层保护膜的形成方法的特征在于，上述氧化物半导体含有铟、镓及锌的氧化物。
根据技术方案1～10中任一项所述的多层保护膜的形成方法，技术方案11的多层保护膜的形成方法的特征在于，上述多层保护膜是晶体管结构中的底涂层、栅保护膜、阻止层及钝化层中的至少1者。
为了达到上述目的，在技术方案12的多层保护膜的形成方法中，该多层保护膜接触于氧化物半导体，并且至少由含有氮和硅的膜以及含有氧和硅的膜构成，该多层保护膜的形成方法的特征在于，使用不含有氢原子的含氧气体和不含有氢原子的含氮气体中的至少一者以及氯化硅(SiCl4)气体或者使用不含有氢原子的含氧气体和不含有氢原子的含氮气体中的至少一者以及氟化硅(SiF4)气体来形成由氧化硅膜、氮化硅膜及氮氧化硅膜中的至少两个膜构成的多层保护膜，通过执行连续的成膜处理来形成构成上述多层保护膜的上述至少两个膜。
为了达到上述目的，在技术方案13的多层保护膜的形成装置中，该多层保护膜接触于氧化物半导体，并且至少包含氮化硅膜和氧化硅膜，该多层保护膜的形成装置的特征在于，该多层保护膜的形成装置包括：含硅气体供给部，其用于供给氯化硅气体或者氟化硅气体；含氧气体供给部，其用于供给不含有氢原子的含氧气体；以及含氮气体供给部，其用于供给不含有氢原子的含氮气体，供给上述氯化硅气体以及上述含氧气体或者供给上述氟化硅气体以及上述含氧气体来形成上述氧化硅膜，供给上述氯化硅气体以及上述含氮气体或者供给上述氟化硅气体以及上述含氮气体来形成上述氮化硅膜，连续地执行上述氧化硅膜的成膜和上述氮化硅膜的成膜。
根据技术方案13所述的多层保护膜的形成装置，技术方案14所述的多层保护膜的形成装置的特征在于，该多层保护膜的形成装置包括ICP(Inductively Coupling Plasma：感应耦合等离子体)天线，利用由上述ICP天线生成的电感耦合等离子体来形成上述氧化硅膜和上述氮化硅膜。
发明的效果
采用本发明，由于使用氯化硅气体以及不含有氢原子的含氧气体或者使用氟化硅气体以及不含有氢原子的含氧气体来形成氧化硅膜，使用氯化硅气体以及不含有氢原子的含氮气体或者使用氟化硅气体以及不含有氢原子的含氮气体来形成氮化硅膜，因此，氢原子不会进入到氧化硅膜、氮化硅膜的缺陷中，多层保护膜不含有氢原子。其结果，能够不必进行脱氢工序。此外，由于连续地执行氧化硅膜的成膜和氮化硅膜的成膜，因此，能够防止不需要的成分混入到多层保护膜中。
附图说明
图1是概略地表示作为本发明的实施方式的多层保护膜的形成装置的等离子体CVD成膜装置的结构的剖视图。
图2是表示应用本实施方式的多层保护膜的形成方法而形成的底栅型TFT的结构的剖视图。
图3是表示本实施方式的多层保护膜的形成方法的流程图。
图4是表示图2中的栅保护膜的层叠结构的放大剖视图。
图5是表示应用本实施方式的多层保护膜的形成方法而形成的底栅型TFT的变形例的结构的剖视图。
图6是表示应用本实施方式的多层保护膜的形成方法而形成的顶栅型TFT的结构的剖视图。
图7是表示应用本实施方式的多层保护膜的形成方法而形成的顶栅型TFT的变形例的结构的剖视图。
具体实施方式
下面，一边参照附图一边说明本发明的实施方式。
首先，说明本发明的实施方式的多层保护膜的形成装置。
图1是概略地表示作为本实施方式的多层保护膜的形成装置的等离子体CVD成膜装置的结构的剖视图。
在图1中，等离子体CVD成膜装置10包括：例如，用于收容FPD、薄片显示器用的基板(以下简称作“基板”。)S的大致壳体形状的腔室11；配置在该腔室11的底部且用于在上表面载置基板S的载置台12；在腔室11的外部以与腔室11内部的载置台12相对的方式配置的ICP天线13；以及构成腔室11的顶部且夹设在载置台12和ICP天线13之间的窗构件14。
腔室11具有排气装置(未图示)，该排气装置对腔室11进行抽真空而对腔室11的内部进行减压。腔室11的窗构件14由电介质构成，分隔腔室11的内部和外部。
窗构件14隔着绝缘构件(未图示)支承于腔室11的侧壁，窗构件14和腔室11不直接接触，并不电导通。此外，窗构件14具有能够至少将载置在载置台12上的基板S的整个面进行覆盖的大小。另外，窗构件14也可以由多个分割片构成。
在腔室11的侧壁设有3个气体导入口15、16、17，气体导入口15经由气体导入管22连接于配置在腔室11的外部的含硅气体供给部18，气体导入口16经由气体导入管23连接于配置在腔室11的外部的含氧气体供给部19和含氮气体供给部20，气体导入口17经由气体导入管24连接于配置在腔室11的外部的稀有气体供给部21。
含硅气体供给部18经由气体导入口15向腔室11的内部供给含硅气体、例如氯化硅(SiCl4)气体，含氧气体供给部19经由气体导入口16向腔室11的内部供给不含有氢原子的含氧气体、例如氧气，含氮气体供给部20也经由气体导入口16向腔室11的内部供给不含有氢原子的含氮气体、例如氮气，稀有气体供给部21经由气体导入口17向腔室11的内部供给稀有气体、例如氩气。
各气体导入管22、23、24具有质量流量控制器、阀(均未图示)，用于调整从气体导入口15、16、17供给来的各气体的流量。特别是，气体导入管23具有三通阀(未图示)，用于将从气体导入口16供给来的气体切换为氧气和氮气中的任一者。
ICP天线13由沿着窗构件14的上表面配置的环状导线构成，其经由匹配器25连接于高频电源26。来自高频电源26的高频电流在ICP天线13中流动，该高频电流使ICP天线13隔着窗构件14在腔室11的内部产生磁场。由于该磁场是由高频电流引起而产生，因此在时间上发生变化，但在时间上发生变化的磁场生成感应电场，利用该感应电场被加速了的电子与被导入到腔室11内的气体的分子、原子冲撞而产生电感耦合等离子体。
在等离子体CVD成膜装置10中，利用电感耦合等离子体自供给到腔室11内部的氯化硅气体、氧气及氩气生成阳离子、自由基，而利用CVD在基板S上形成氧化硅膜，并且，自供给到腔室11内部的氯化硅气体、氮气及氩气生成阳离子、自由基，而利用CVD在基板S上形成氮化硅膜，由此，形成由氧化硅膜和氮化硅膜构成的多层保护膜。另外，氩气并不是直接构成氧化硅膜、氮化硅膜的材料气体，但如将作为直接构成氧化硅膜、氮化硅膜的材料气体即氯化硅气体、氧气及氮气调整为适度的浓度、并且能够容易地进行用于生成电感耦合等离子体的放电那样等在成膜处理中起到辅助的作用。
此外，等离子体CVD成膜装置10还包括控制器27，该控制器27用于控制等离子体CVD成膜装置10的各结构元件的动作。
图2是表示应用本实施方式的多层保护膜的形成方法而形成的底栅型TFT的结构的剖视图。
在图2中，TFT28包括：在基板S上成膜的底涂层29；局部地形成在底涂层29上的栅电极30；由以覆盖底涂层29和栅电极30的方式形成的多层保护膜构成的栅保护膜31；在栅保护膜31上以配置在栅电极30的正上方的方式形成的信道32；在栅保护膜31上分别形成在信道32的两旁的源电极33和漏电极34；由以覆盖信道32、源电极33及漏电极34的方式形成的多层保护膜构成的钝化层35。
在TFT28中，信道32由IGZO构成，栅保护膜31具有从图中下方起层叠的氮化硅膜31a和氧化硅膜31b，钝化层35具有从图中下方起层叠的氧化硅膜35a和氮化硅膜35b。在栅保护膜31中氧化硅膜31b接触于信道32，在钝化层35中氧化硅膜35a接触于信道32。
在此，氧化硅膜31b、氧化硅膜35a及信道32均由氧化物构成，易于互相融合，因此，通过使氧化硅膜31b、氧化硅膜35a接触于信道32，能够抑制栅保护膜31、信道32及钝化层35的互相剥离。
另外，栅保护膜31、钝化层35的层叠形态并不限定于图2所示的方式，例如既可以在栅保护膜31中从图中下方起按照氧化硅膜3lb、氮化硅膜31a的顺序层叠而使氮化硅膜3la接触于信道32，也可以在钝化层35中从图中下方起按照氮化硅膜35b、氧化硅膜35a的顺序层叠而使氮化硅膜35b接触于信道32。
图3是表示本实施方式的多层保护膜的形成方法的流程图。
通过控制器27按照预定的程序控制等离子体CVD成膜装置10的各结构元件的动作，执行图3的流程图。
首先，将成膜有底涂层29、且形成有栅电极30的基板S搬入到等离子体CVD成膜装置10的腔室11的内部而载置在载置台12上。
其次，在将腔室11的内部进行减压而该内部的真空度达到预定值之后，从各气体导入口15、16、17向腔室11的内部供给氯化硅气体、氮气及氩气，利用ICP天线13在腔室11的内部构成感应电场而生成电感耦合等离子体，自氯化硅气体、氮气及氩气产生阳离子、自由基，从而利用CVD以覆盖底涂层29、栅电极30的方式形成氮化硅膜3la(步骤S31)(氮化硅膜成膜步骤)。
接着，一边继续供给氯化硅气体和氩气并生成感应电场，一边停止供给氮气，之后开始供给氧气，利用CVD以覆盖氮化硅膜31a的方式形成氧化硅膜31b(步骤S32)(氧化硅膜成膜步骤)。
由此，形成具有氮化硅膜31a和氧化硅膜31b的栅保护膜31。在处理从氮化硅膜31a的成膜切换为氧化硅膜31b的成膜而供给氧气时，继续生成感应电场，由于也存在些许氮气，因此，产生这样的期间：在CVD中存在自氧气和氮气生成的阳离子、自由基这两者。其结果，如图4所示，在栅保护膜31中的氮化硅膜31a和氧化硅膜31b之间形成有极薄的氮氧化硅膜31c，由于该氮氧化硅膜31c使氧化硅膜31b和氮化硅膜31a互相融合，因此，能够抑制栅保护膜31中的氮化硅膜31a和氧化硅膜31b的分层。
接着，将基板S从等离子体CVD成膜装置10搬出，在其他的成膜装置(未图示)中形成信道32、源电极33及漏电极34(步骤S33)。
接着，将基板S再次搬入到等离子体CVD成膜装置10的腔室11的内部而载置在载置台12上，将腔室11的内部进行减压而该内部的真空度达到预定值之后，从各气体导入口15、16、17向腔室11的内部供给氯化硅气体、氧气及氩气，在腔室11的内部生成电感耦合等离子体，自氯化硅气体、氧气及氩气产生阳离子、自由基，从而利用CVD以覆盖信道32、源电极33及漏电极34的方式形成氧化硅膜35a(步骤S34)(氧化硅膜成膜步骤)。
接着，一边继续供给氯化硅气体和氩气并生成感应电场，一边停止供给氧气，之后开始供给氮气，利用CVD以覆盖氧化硅膜35a的方式形成氮化硅膜35b(步骤S35)(氮化硅膜成膜步骤)。
由此，形成具有氧化硅膜35a和氮化硅膜35b的钝化层35。在处理从氧化硅膜35a的成膜切换为氮化硅膜35b的成膜而供给氮气时，继续生成感应电场，由于也存在些许氮气，因此，此时也产生这样的期间：在CVD中存在自氧气和氮气生成的阳离子、自由基这两者。其结果，由于在钝化层35中的氧化硅膜35a和氮化硅膜35b之间形成有极薄的氮氧化硅膜(未图示)，因此，在钝化层35中也能够抑制氧化硅膜35a和氮化硅膜35b的分层。
接着，在形成钝化层35之后，结束本方法。
采用本实施方式的多层保护膜的形成方法，使用不含有氢原子的氯化硅气体和氧气形成氧化硅膜31b、35a，使用不含有氢原子的氯化硅气体和氮气形成氮化硅膜31a、35b，因此，氢原子不会进入到氧化硅膜31b、35a、氮化硅膜31a、35b的缺陷中，与由IGZO构成的信道32接触的栅保护膜31、钝化层35不含有氢原子。其结果，能够在栅保护膜31、钝化层35的成膜过程中不需要进行脱氢工序。
此外，在上述多层保护膜的形成方法中，在不将基板S从腔室11搬出的情况下将氮气切换为氧气、或者将氧气切换为氮气，由此连续地执行氮化硅膜31a和氧化硅膜31b的成膜、以及氧化硅膜35a和氮化硅膜35b的成膜，因此，能够防止在栅保护膜31、钝化层35中混入不需要的成分，并且能够提高生产率。
并且，在上述多层保护膜的形成方法中，在处理从氮化硅膜31a的成膜切换为氧化硅膜3lb的成膜时和处理从氧化硅膜35a的成膜切换为氮化硅膜35b的成膜时，继续供给氯化硅气体和氩气而不切换含硅气体、稀有气体，因此，能够进一步提高生产率。
在上述多层保护膜的形成方法中，由于继续生成感应电场，因此，不进行电感耦合等离子体的终止、再生，借此能够抑制由等离子体的终止、再生引起的微粒的产生。
此外，在上述多层保护膜的形成方法中，利用电感耦合等离子体自氯化硅气体、氧气及氮气生成阳离子、自由基，利用CVD形成氧化硅膜31b、35a和氮化硅膜31a、35b。由于电感耦合等离子体的密度较高，能够促进氯化硅气体、氧气及氮气的阳离子化、自由基化，因此，能够在比较低的温度例如200℃以下、更优选为150℃以下进行氧化硅膜31b、35a和氮化硅膜31a、35b的成膜。其结果，在将TFT28应用于有机EL时，能够抑制薄片显示器的基板S因热而变形、变质。
在上述多层保护膜的形成方法中，作为含硅气体使用了氯化硅气体，但含硅气体并不限定于此，例如也可以使用氟化硅(SiF4)气体、溴化硅(SiBr4)气体、碘化硅(SiI4)气体。此外，作为含氧气体使用了氧气，但含氧气体并不限定于此，例如也可以使用臭氧气体。
并且，作为含氮气体使用了氮气，但含氮气体并不限定于此，例如也可以使用一氧化氮气体、一氧化二氮(N20)气体、三氟化氮(NF3)气体、三溴化氮(NBr3)气体、三氯化氮(NC13)气体。此外，作为稀有气体使用了氩气，但稀有气体并不限定于此，例如也可以使用氖气、氙气、氪气。
另外，利用使用除电感耦合等离子体之外的等离子体的等离子体CVD装置也能够进行氧化硅膜31b、35a和氮化硅膜31a、35b的成膜，但在利用氯化硅气体、氟化硅气体、溴化硅气体或者碘化硅气体和氮气来进行成膜处理的情况下，通过使用能够生成高密度的等离子体的电感耦合等离子体，能够进行更优异的成膜处理。此外，在本实施方式中，使用了窗构件14采用电介质的电感耦合等离子体CVD成膜装置，但也可以使用将由分割成多个的分割片构成的金属窗用作窗构件的电感耦合等离子体CVD成膜装置，在这种情况下，ICP天线13的形态并不限定于环状，只要是横截各分割片的形态，就也可以是其他的形态、例如直线。
在上述多层保护膜的形成方法中，由lGZO构成信道32，但也可以由其他的氧化物半导体构成信道32。例如只要是由混入了的氢原子导致氧原子脱离而特性发生变化的氧化物半导体，通过应用本发明，就也能够起到与由IGZO构成信道32的情况同样的效果。此外，在上述多层保护膜的形成方法中，栅保护膜31、钝化层35具有由氮化硅膜和氧化硅膜构成的两层结构，但栅保护膜31、钝化层35等多层保护膜的结构并不限定于两层结构，也可以是全部由不含有氢原子的层构成的3层以上的结构。
并且，接触于信道32的栅保护膜31、钝化层35均不含有氢原子，但若是在栅保护膜31和钝化层35的成膜过程中很难使两个的膜不含有氢原子，则只要至少栅保护膜31和钝化层35中的任一者不含有氢原子即可。在这种情况下，也能够一定程度地抑制氧原子自IGZO脱离。
此外，在本实施方式中，在形成栅保护膜31、钝化层35时，也可以形成氮氧化硅膜来替代氧化硅膜31b、35a，并且也可以形成氮氧化硅膜来替代氮化硅膜31a、35b。
此外，在上述多层保护膜的形成方法中，在处理从氮化硅膜31a的成膜切换为氧化硅膜31b的成膜时、或者处理从氧化硅膜35a的成膜切换为氮化硅膜35b的成膜时，也可以暂时降低基板S的温度，或者也可以停止供给氯化硅气体。并且，只要是在生成和终止等离子体时极少产生微粒的环境下，在上述处理切换时，就也可以暂时终止电感耦合等离子体。由此，能够抑制氮化硅膜31a成膜之后的成膜反应直到氧化硅膜31b成膜为止，或者能够抑制氧化硅膜35a成膜之后的成膜反应直到氮化硅膜35b成膜为止，能够抑制在氧化硅膜31b和氮化硅膜31a之间、氧化硅膜35a和氮化硅膜35b之间形成除氧化硅膜、氮化硅膜之外的膜。
以上，使用实施方式说明了本发明，但本发明并不限定于上述实施方式。
例如，上述多层保护膜的形成方法不仅能够应用于形成图2的TFT28中的多层保护膜，也能够应用于形成具有其他结构的TFT中的多层保护膜。
图5是表示应用本实施方式的多层保护膜的形成方法而形成的底栅型TFT的变形例的结构的剖视图。
在图5中，TFT36包括：底涂层29；栅电极30；栅保护膜31；信道32；源电极33和漏电极34；由以覆盖信道32的方式形成的多层保护膜构成的蚀刻阻止层37；以及以覆盖蚀刻阻止层37、源电极33及漏电极34的方式形成的钝化层38。
在TFT36中，蚀刻阻止层37具有从图中下方起层叠的氧化硅膜37a和氮化硅膜37b，在蚀刻阻止层37中氧化硅膜37a接触于信道32。由此，能够抑制信道32和蚀刻阻止层37的互相剥离。
另外，也可以在蚀刻阻止层37中从图中下方起按照氮化硅膜37b、氧化硅膜37a的顺序层叠而使氮化硅膜37b接触于信道32。
在TFT36中，应用图3的步骤S31、S32形成栅保护膜31，应用与图3的步骤S34、S35同样的处理形成蚀刻阻止层37。由此，使用不含有氢原子的氯化硅气体和氧气形成氧化硅膜31b、37a，使用不含有氢原子的氯化硅气体和氮气形成氮化硅膜31a、37b，因此，氢原子不会进入到氧化硅膜31b、37a、氮化硅膜31a、37b的缺陷中，能够防止氧原子自信道32脱离。
图6是表示应用本实施方式的多层保护膜的形成方法而形成的顶栅型TFT的结构的剖视图。
在图6中，TFT38包括：由形成在基板S上的多层保护膜构成的底涂层39；局部地形成在底涂层39上的信道40；在底涂层39上分别形成在信道40的两旁的源电极41和漏电极42；由以覆盖信道40、源电极41及漏电极42的方式形成的多层保护膜构成的栅保护膜43；在栅保护膜43上以配置在信道40正上方的方式形成的栅电极44；以及以覆盖栅电极44和栅保护膜43的方式形成的钝化层45。
在TFT38中，信道40由IGZO构成，底涂层39具有从图中下方起层叠的氮化硅膜39a和氧化硅膜39b，栅保护膜43具有从图中下方起层叠的氧化硅膜43a和氮化硅膜43b。在底涂层39中氧化硅膜39b接触于信道40，在栅保护膜43中氧化硅膜43a接触于信道40。由此，能够抑制信道40、底涂层39及栅保护膜43的互相剥离。
另外，也可以是，在底涂层39中从图中下方起按照氧化硅膜39b、氮化硅膜39a的顺序层叠而使氮化硅膜39a接触于信道40，在栅保护膜43中从图中下方起按照氮化硅膜43b、氧化硅膜43a的顺序层叠而使氮化硅膜43b接触于信道40。
在TFT38中，应用与图3的步骤S31、S32同样的处理形成底涂层39，应用与图3的步骤S34、S35同样的处理形成栅保护膜43。由此，使用不含有氢原子的氯化硅气体和氧气形成氧化硅膜39b、43a，使用不含有氢原子的氯化硅气体和氮气形成氮化硅膜39a、43b，因此，氢原子不会进入到氧化硅膜39b、43a、氮化硅膜39a、43b的缺陷中，能够防止氧原子自信道40脱离。
图7是表示应用本实施方式的多层保护膜的形成方法而形成的顶栅型TFT的变形例的结构的剖视图。
在图7中，TFT46包括：由形成在基板S上的多层保护膜构成的底涂层39；局部地形成在底涂层39上的信道40；连接于信道40的源电极47和漏电极48；以覆盖底涂层39和信道40的方式形成的栅保护膜43；在栅保护膜43上以配置在信道40上的方式形成的栅电极44；以覆盖栅电极44和栅保护膜43的方式形成的层间绝缘膜49；以及以覆盖层间绝缘膜49、源电极47及漏电极48的方式形成的钝化层50。
在TFT46中，也与TFT38同样，在底涂层39中氧化硅膜39b接触于信道40，在栅保护膜43中氧化硅膜43a接触于信道40。由此，能够抑制信道40、底涂层39及栅保护膜43的互相剥离。
另外，与TFT38同样，在底涂层39中也可以使氮化硅膜39a接触于信道40，在栅保护膜43中也可以使氮化硅膜43b接触于信道40。
在TFT46中，与TFT38同样，应用与图3的步骤S31、S32同样的处理形成底涂层39，应用与图3的步骤S34、S35同样的处理形成栅保护膜43。由此，氢原子不会进入到氧化硅膜39b、43a、氮化硅膜39a、43b的缺陷中，能够防止氧原子自信道40脱离。
此外，通过向计算机、例如控制器27供给记录有用于实现上述实施方式的功能的软件的程序代码的存储介质，控制器27的CPU读取并执行存储在存储介质中的程序代码，也能够达到本发明的目的。
在这种情况下，自存储介质读取的程序代码自身会实现上述实施方式的功能，程序代码和存储有该程序代码的存储介质构成本发明。
此外，作为用于供给程序代码的存储介质，例如只要是RAM、NV－RAM、FLOPPY(注册商标)软盘、硬盘、磁光盘、CD－ROM、CD－R、CD－RW、DVD(DVD－ROM、DVD－RAM、DVD－RW、DVD+RW)等光盘、磁带、非易失性的存储卡、其他ROM等能够存储上述程序代码的介质即可。或者，上述程序代码也可以通过从连接于互联网、商用网络、或者局域网等的未图示的其他计算机、数据库等下载而被供给到控制器27。
此外，不仅能够通过执行由控制器27读取了的程序代码来实现上述实施方式的功能，也包含这样的情况：基于该程序代码的指示，在CPU上运行的OS(操作系统)等进行实际的处理的一部分或者全部，利用该处理实现上述实施方式的功能。
并且，也包含这样的情况：自存储介质读取的程序代码被写入在插入到控制器27中的功能扩展板、连接于控制器27的功能扩展单元所具有的存储器，之后，基于该程序代码的指示，该功能扩展板、功能扩展单元所具有的CPU等进行实际的处理的一部分或者全部，利用该处理实现上述实施方式的功能。
上述程序代码的形态也可以由对象代码、利用解释程序执行的程序代码、被供给到OS的脚本数据等形态构成。
附图标记说明
S、基板；10、等离子体CVD成膜装置；13、ICP天线；18、含硅气体供给部；19、含氧气体供给部；20、含氮气体供给部；28、36、38、46、TFT；31、43、栅保护膜；31a、35b、37b、39a、43b、氮化硅膜；31b、35a、37a、39b、43a、氧化硅膜；31c、氮氧化硅膜；32、40、信道；35、钝化层；37、蚀刻阻止层；39、底涂层。

Claims (14)

1.一种多层保护膜的形成方法，该多层保护膜接触于氧化物半导体，并且至少包含氮化硅膜和氧化硅膜，该多层保护膜的形成方法的特征在于，
该多层保护膜的形成方法具有以下步骤：
氧化硅膜成膜步骤，使用氯化硅即SiCl4气体以及不含有氢原子的含氧气体或者使用氟化硅即SiF4气体以及不含有氢原子的含氧气体来形成上述氧化硅膜；以及
氮化硅膜成膜步骤，使用上述氯化硅气体以及不含有氢原子的含氮气体或者使用上述氟化硅气体以及不含有氢原子的含氮气体来形成上述氮化硅膜，
连续地执行上述氧化硅膜成膜步骤和上述氮化硅膜成膜步骤。
2.根据权利要求1所述的多层保护膜的形成方法，其特征在于，
在上述氮化硅膜成膜步骤之前执行上述氧化硅膜成膜步骤。
3.根据权利要求2所述的多层保护膜的形成方法，其特征在于，
在将上述氧化硅膜成膜步骤切换为上述氮化硅膜成膜步骤时，一边继续供给上述氯化硅气体或者上述氟化硅气体，一边停止供给上述含氧气体，之后，开始供给上述含氮气体。
4.根据权利要求3所述的多层保护膜的形成方法，其特征在于，
在将上述氧化硅膜成膜步骤切换为上述氮化硅膜成膜步骤时，暂时降低形成有上述氧化物半导体的基板的温度。
5.根据权利要求1所述的多层保护膜的形成方法，其特征在于，
在上述氧化硅膜成膜步骤之前执行上述氮化硅膜成膜步骤。
6.根据权利要求5所述的多层保护膜的形成方法，其特征在于，
在将上述氮化硅膜成膜步骤切换为上述氧化硅膜成膜步骤时，一边继续供给上述氯化硅气体或者上述氟化硅气体，一边停止供给上述含氮气体，之后，开始供给上述含氧气体。
7.根据权利要求6所述的多层保护膜的形成方法，其特征在于，
在将上述氮化硅膜成膜步骤切换为上述氧化硅膜成膜步骤时，暂时降低形成有上述氧化物半导体的基板的温度。
8.根据权利要求1～7中任一项所述的多层保护膜的形成方法，其特征在于，
上述不含有氢原子的含氮气体是氮气。
9.根据权利要求1～8中任一项所述的多层保护膜的形成方法，其特征在于，
上述不含有氢原子的含氧气体是氧气。
10.根据权利要求1～9中任一项所述的多层保护膜的形成方法，其特征在于，
上述氧化物半导体含有铟、镓及锌的氧化物。
11.根据权利要求1～10中任一项所述的多层保护膜的形成方法，其特征在于，
上述多层保护膜是晶体管结构中的底涂层、栅保护膜、阻止层及钝化层中的至少1者。
12.一种多层保护膜的形成方法，该多层保护膜接触于氧化物半导体，并且至少由含有氮和硅的膜以及含有氧和硅的膜构成，该多层保护膜的形成方法的特征在于，
使用不含有氢原子的含氧气体和不含有氢原子的含氮气体中的至少一者以及氯化硅即SiCl4气体或者使用不含有氢原子的含氧气体和不含有氢原子的含氮气体中的至少一者以及氟化硅即SiF4气体来形成由氧化硅膜、氮化硅膜及氮氧化硅膜中的至少两个膜构成的多层保护膜，
通过执行连续的成膜处理来形成构成上述多层保护膜的上述至少两个膜。
13.一种多层保护膜的形成装置，该多层保护膜接触于氧化物半导体，并且至少包含氮化硅膜和氧化硅膜，该多层保护膜的形成装置的特征在于，
该多层保护膜的形成装置包括：
含硅气体供给部，其用于供给氯化硅气体或者氟化硅气体；
含氧气体供给部，其用于供给不含有氢原子的含氧气体；以及
含氮气体供给部，其用于供给不含有氢原子的含氮气体，
供给上述氯化硅气体以及上述含氧气体或者供给上述氟化硅气体以及上述含氧气体来形成上述氧化硅膜，
供给上述氯化硅气体以及上述含氮气体或者供给上述氟化硅气体以及上述含氮气体来形成上述氮化硅膜，
连续地执行上述氧化硅膜的成膜和上述氮化硅膜的成膜。
14.根据权利要求13所述的多层保护膜的形成装置，其特征在于，
该多层保护膜的形成装置包括ICP天线，
利用由上述ICP天线生成的电感耦合等离子体来形成上述氧化硅膜和上述氮化硅膜。
CN201410299457.7A 2013-06-28 2014-06-26 多层保护膜的形成方法和多层保护膜的形成装置 Active CN104250724B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013136309A JP6232219B2 (ja) 2013-06-28 2013-06-28 多層保護膜の形成方法
JP2013-136309 2013-06-28

Publications (2)

Publication Number Publication Date
CN104250724A true CN104250724A (zh) 2014-12-31
CN104250724B CN104250724B (zh) 2018-05-29

Family

ID=52185967

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410299457.7A Active CN104250724B (zh) 2013-06-28 2014-06-26 多层保护膜的形成方法和多层保护膜的形成装置

Country Status (4)

Country Link
JP (1) JP6232219B2 (zh)
KR (2) KR20150002498A (zh)
CN (1) CN104250724B (zh)
TW (1) TWI665730B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108866508A (zh) * 2017-05-12 2018-11-23 东京毅力科创株式会社 成膜方法和成膜装置
CN110429024A (zh) * 2019-08-08 2019-11-08 京东方科技集团股份有限公司 层间绝缘层及薄膜晶体管的制备方法
CN114517289A (zh) * 2020-11-18 2022-05-20 东京毅力科创株式会社 氮化硅膜的成膜方法和成膜装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6523071B2 (ja) 2015-06-19 2019-05-29 東京エレクトロン株式会社 プラズマを用いた成膜方法
US11302717B2 (en) * 2016-04-08 2022-04-12 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the same
JP6689140B2 (ja) 2016-06-17 2020-04-28 東京エレクトロン株式会社 成膜方法およびｔｆｔの製造方法
JP7130548B2 (ja) * 2018-07-30 2022-09-05 東京エレクトロン株式会社 成膜方法及び成膜装置
KR102151101B1 (ko) 2018-12-07 2020-09-02 연세대학교 산학협력단 산화물 반도체 박막 트랜지스터
JP7240946B2 (ja) 2019-04-26 2023-03-16 株式会社トリケミカル研究所 酸化珪素膜形成方法
US11037851B2 (en) * 2019-08-30 2021-06-15 Applied Materials, Inc. Nitrogen-rich silicon nitride films for thin film transistors
JP7333758B2 (ja) 2020-01-23 2023-08-25 東京エレクトロン株式会社 成膜方法及び成膜装置
JP7418703B2 (ja) * 2020-07-01 2024-01-22 日新電機株式会社 薄膜トランジスタ
JP2024069058A (ja) 2022-11-09 2024-05-21 東京エレクトロン株式会社 成膜方法及び成膜装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070164666A1 (en) * 2006-01-19 2007-07-19 Tetsuo Oosono Organic electroluminescent element and the manufacturing method
CN103098185A (zh) * 2010-08-20 2013-05-08 应用材料公司 形成无氢含硅介电薄膜的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3148183B2 (ja) 1998-08-31 2001-03-19 日本電気株式会社 半導体装置の製造方法
JP2000114257A (ja) * 1998-10-06 2000-04-21 Toshiba Corp 半導体装置の製造方法
JP4955848B2 (ja) * 2000-02-28 2012-06-20 エルジー ディスプレイ カンパニー リミテッド 電子素子用基板製造方法
JP2002368084A (ja) * 2001-06-12 2002-12-20 Hitachi Ltd 半導体集積回路装置の製造方法
KR101254986B1 (ko) * 2008-09-30 2013-04-16 도쿄엘렉트론가부시키가이샤 질화 규소막 및 그의 형성 방법, 컴퓨터 판독 가능한 기억 매체 및, 플라즈마 ｃｖｄ 장치
JP2010087187A (ja) * 2008-09-30 2010-04-15 Tokyo Electron Ltd 酸化珪素膜およびその形成方法、コンピュータ読み取り可能な記憶媒体並びにプラズマｃｖｄ装置
JP5679143B2 (ja) * 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
US9490368B2 (en) * 2010-05-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US8441010B2 (en) * 2010-07-01 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5604316B2 (ja) * 2011-01-19 2014-10-08 株式会社アルバック 成膜方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070164666A1 (en) * 2006-01-19 2007-07-19 Tetsuo Oosono Organic electroluminescent element and the manufacturing method
CN103098185A (zh) * 2010-08-20 2013-05-08 应用材料公司 形成无氢含硅介电薄膜的方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108866508A (zh) * 2017-05-12 2018-11-23 东京毅力科创株式会社 成膜方法和成膜装置
CN108866508B (zh) * 2017-05-12 2020-11-03 东京毅力科创株式会社 成膜方法和成膜装置
CN110429024A (zh) * 2019-08-08 2019-11-08 京东方科技集团股份有限公司 层间绝缘层及薄膜晶体管的制备方法
US11430816B2 (en) 2019-08-08 2022-08-30 Boe Technology Group Co., Ltd. Method for preparing interlayer insulating layer and method for manufacturing thin film transistor, thin film transistor
CN114517289A (zh) * 2020-11-18 2022-05-20 东京毅力科创株式会社 氮化硅膜的成膜方法和成膜装置

Also Published As

Publication number Publication date
JP6232219B2 (ja) 2017-11-15
TW201515106A (zh) 2015-04-16
KR20150002498A (ko) 2015-01-07
TWI665730B (zh) 2019-07-11
CN104250724B (zh) 2018-05-29
JP2015012131A (ja) 2015-01-19
KR20170069991A (ko) 2017-06-21
KR102047591B1 (ko) 2019-11-21

Similar Documents

Publication Publication Date Title
CN104250724A (zh) 多层保护膜的形成方法和多层保护膜的形成装置
TWI514475B (zh) 形成無氫含矽介電層的方法
KR101870491B1 (ko) 플라즈마 처리 장치, 기판 처리 시스템, 박막 트랜지스터의 제조 방법 및 기억 매체
TWI747910B (zh) 成膜方法及ｔｆｔ的製造方法
JP6924943B2 (ja) 成膜方法及び成膜装置
TWI506162B (zh) 沉積包封膜之方法
KR101760997B1 (ko) 플라즈마 처리 장치, 박막 트랜지스터의 제조 방법 및 기억 매체
JP6760439B2 (ja) 薄膜トランジスターの製造方法及び記憶媒体
US9926624B2 (en) Film forming method and film forming apparatus
KR101851431B1 (ko) 반도체 디바이스, 그 제조 방법, 및 그 제조 장치
CN103839748A (zh) 等离子体处理装置和等离子体处理方法
KR20140121357A (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
KR102217171B1 (ko) 성막 방법 및 성막 장치
TWI807070B (zh) 成膜方法及成膜裝置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant