TWI807070B

TWI807070B - 成膜方法及成膜裝置

Info

Publication number: TWI807070B
Application number: TW108125012A
Authority: TW
Inventors: 高藤哲也; 藤永元毅; 渡邉幸夫
Original assignee: 日商東京威力科創股份有限公司
Priority date: 2018-07-30
Filing date: 2019-07-16
Publication date: 2023-07-01
Also published as: TW202016343A; JP7130548B2; JP2020025065A

Abstract

[課題] 在氧化物半導體之保護膜之成膜時減少電漿賦予氧化物半導體之損傷。 [解決手段] 成膜方法，係包含：使用第1高頻電力生成包含含氧氣體、SiF₄ 氣體、及SiCl₄ 氣體且SiCl₄ 氣體相對於SiF₄ 氣體的流量比成為第1流量比的混合氣體之電漿，於氧化物半導體上進行第1氧化矽膜之成膜的第1成膜工程；及使用第2高頻電力生成包含含氧氣體、SiF₄ 氣體、及SiCl₄ 氣體且SiCl₄ 氣體相對於SiF₄ 氣體的流量比成為第2流量比的混合氣體之電漿，於第1氧化矽膜上進行第2氧化矽膜之成膜的第2成膜工程；第1高頻電力低於第2高頻電力，第1流量比小於第2流量比。

Description

成膜方法及成膜裝置

本揭示關於成膜方法及成膜裝置。

近年來，進行利用薄膜電晶體(TFT：ThinFilm Transistor)作為實現薄型顯示器之技術。針對TFT之通道，考慮到電子移動率(electron mobility)之提高或消費電力之減低等之觀點而使用由銦(In)、鎵(Ga)、及鋅(Zn)形成的氧化物半導體亦即所謂IGZO。IGZO即使在非晶質狀態下亦具有比較高的電子移動率。因此藉由將IGZO等之氧化物半導體使用於TFT之通道，可以實現高速之開/關動作。

又，TFT中，為了保護氧化物半導體免受外界之離子或水分影響，通常藉由保護膜披覆氧化物半導體。例如已知有藉由包含含氧氣體與氟化矽(SiF₄ )氣體與氯化矽(SiCl₄ )氣體的處理氣體之電漿，在氧化物半導體上形成作為保護膜的氧化矽(SiO)膜的技術。 [先前技術文獻] [專利文獻]

[專利文獻1] 日本特開2017-11058號公報

[發明所欲解決之課題]

本揭示提供在氧化物半導體之保護膜之成膜時可以減低電漿賦予氧化物半導體之損傷的技術。 [解決課題之手段]

本揭示之一態樣的成膜方法，係包含：使用第1高頻電力生成包含含氧氣體、SiF₄ 氣體、及SiCl₄ 氣體且SiCl₄ 氣體相對於SiF₄ 氣體的流量比成為第1流量比的混合氣體之電漿，藉由生成的電漿於氧化物半導體上進行第1氧化矽膜之成膜的第1成膜工程；及使用第2高頻電力生成包含含氧氣體、SiF₄ 氣體、及SiCl₄ 氣體且SiCl₄ 氣體相對於SiF₄ 氣體的流量比成為第2流量比的混合氣體之電漿，藉由生成的電漿於上述第1氧化矽膜上進行第2氧化矽膜之成膜的第2成膜工程；上述第1高頻電力低於上述第2高頻電力，上述第1流量比小於上述第2流量比。 [發明效果]

依據本揭示，可以達成在氧化物半導體之保護膜之成膜時減少電漿賦予氧化物半導體之損傷之效果。

以下參照圖面詳細說明各樣實施形態。又，各圖面中針對同一或相當之部分附加同一符號。

近年來，作為實現薄型顯示器之技術，進展薄膜電晶體(TFT：ThinFilm Transistor)之利用。關於TFT之通道，基於電子移動率(electron mobility)之提高或消費電力之減低等之觀點考量而使用由銦(In)、鎵(Ga)、及鋅(Zn)形成的氧化物半導體亦即所謂IGZO。IGZO即使在非晶質狀態下亦具有比較高的電子移動率。因此藉由將IGZO等之氧化物半導體使用於TFT之通道，可以實現高速之開/關動作。

又，TFT中，為了保護氧化物半導體免受外界之離子或水分影響，通常藉由保護膜披覆氧化物半導體。例如已知有藉由包含含氧氣體、SiF₄ 氣體、及SiCl₄ 氣體的處理氣體之電漿，在氧化物半導體上形成作為保護膜的氧化矽(SiO)膜的技術。

但是，藉由包含含氧氣體、SiF₄ 氣體、及SiCl₄ 氣體的處理氣體之電漿，進行保護膜之成膜的情況下，氧化物半導體曝於電漿，因此電漿對氧化物半導體賦予損傷。例如電漿中之離子或自由基引起氧(O)原子從氧化物半導體之脫離。另外，SiCl₄ 氣體中包含的氯(Cl)原子與氧化物半導體中之In、Ga及Zn反應，引起In、Ga及Zn從氧化物半導體之脫離。若引起來自氧化物半導體之O原子之脫離或In、Ga及Zn之脫離時，氧化物半導體之特性會劣化，使用氧化物半導體之TFT之特性劣化。因此，期待著在氧化物半導體之保護膜之成膜時減少賦予氧化物半導體之損傷。

[成膜裝置10之構成] 首先，說明一實施形態的成膜裝置10。圖1係表示一實施形態的成膜裝置10之構成之一例之概略剖面圖。本實施形態中的成膜裝置10為感應耦合型之電漿化學氣相沈積(ICP-CVD)裝置。成膜裝置10具有大致長方體形狀之腔室11。於腔室11內配置有將基板S載置於上面的載置台12。於載置台12內設置有未圖示的溫度控制機構，藉由該溫度控制機構將載置台12上載置的基板S之溫度控制成為規定之溫度。

基板S例如為FPD(Flat Panel Display)或片狀顯示器(Sheet Display)等使用的玻璃基板或塑料基板。於腔室11之上部設置有構成腔室11之天井的窗構件14，於窗構件14之上以和腔室11內部之載置台12呈對向的方式配置有天線13。窗構件14，例如由介電質等構成，將腔室11之內部與外部予以區隔。又，窗構件14由複數個分割片構成亦可。

於腔室11之側壁形成有對基板S進行搬入及搬出之開口，該開口係藉由閘閥16關閉。於腔室11之底部設置有排氣口18，排氣口18連接於排氣裝置17。排氣裝置17係透過排氣口18對腔室11內進行抽真空，使腔室11之內部減壓至規定之壓力。

窗構件14係透過未圖示的絕緣性之構件被腔室11之側壁支撐，窗構件14與腔室11未直接接觸，成為電性不導通。又，窗構件14，係在與載置於載置台12的基板S大致平行的面上，具有至少可以披覆基板S之全面的大小。

於腔室11之側壁設置有氣體導入口15，氣體導入口15係透過氣體供給管23連接於閥22a~22d。閥22a係透過流量控制器21a連接於氣體供給源20a。閥22b係透過流量控制器21b連接於氣體供給源20b。閥22c係透過流量控制器21c連接於氣體供給源20c。閥22d係透過流量控制器21d連接於氣體供給源20d。

氣體供給源20a為不包含氫(H)原子的含氧(O)氣體之供給源。本實施形態中，氣體供給源20a供給O₂ 氣體。氣體供給源20b為SiF₄ 氣體之供給源。氣體供給源20c為SiCl₄ 氣體之供給源。氣體供給源20d為不包含氫(H)原子的含氮(N)氣體之供給源。本實施形態中，氣體供給源20d供給N₂ 氣體。

從氣體供給源20a供給的O₂ 氣體，係藉由流量控制器21a調整其流量，並經由閥22a及氣體供給管23，從氣體導入口15供給至腔室11內。又，從氣體供給源20b供給的SiF₄ 氣體，係藉由流量控制器21b調整其流量，並經由閥22b及氣體供給管23，從氣體導入口15供給至腔室11內。又，從氣體供給源20c供給的SiCl₄ 氣體，係藉由流量控制器21c調整其流量，並經由閥22c及氣體供給管23，從氣體導入口15供給至腔室11內。又，從氣體供給源20d供給的N₂ 氣體，係藉由流量控制器21d調整其流量，並經由閥22d及氣體供給管23，從氣體導入口15供給至腔室11內。

天線13，係由沿著窗構件14之上面配置的環狀或螺旋狀之導線形成，透過匹配器25連接於高頻電源26。高頻電源26係將規定頻率之高頻電力供給至天線13，藉由流入天線13內的高頻電流，透過窗構件14而在腔室11之內部產生磁場。藉由在腔室11內產生的磁場，在腔室11內產生感應電場，藉由該感應電場使腔室11內之電子加速。經由感應電場加速的電子會與導入腔室11內的氣體之分子或原子與碰撞，藉此，在腔室11內產生感應耦合電漿。

本實施形態的成膜裝置10中，在進行後述之鈍化層的成膜的情況下，首先，對腔室11內供給O₂ 氣體、SiF₄ 氣體及SiCl₄ 氣體，從供給的氣體之混合氣體生成感應耦合電漿。接著，藉由生成的感應耦合電漿，在載置於載置台12的基板S上進行第1氧化矽(SiO)膜之成膜。接著，對腔室11內供給O₂ 氣體，從供給的O₂ 氣體生成感應耦合電漿。接著，使第1SiO膜曝露於生成的感應耦合電漿(亦即，O₂ 氣體之電漿)。接著，對腔室11內供給O₂ 氣體、SiF₄ 氣體及SiCl₄ 氣體，從供給的氣體之混合氣體生成感應耦合電漿。接著，藉由生成的感應耦合電漿在第1SiO膜上進行第2SiO膜之成膜。接著，對腔室11內供給N₂ 氣體、SiF₄ 氣體及SiCl₄ 氣體，從供給的氣體之混合氣體生成感應耦合電漿。接著，藉由生成的感應耦合電漿在第2SiO膜上進行氮化矽(SiN)膜之成膜。藉此，進行包含第1SiO膜、第2SiO膜及SiN膜之多層膜亦即鈍化層之成膜。鈍化層具有保護形成於基板S上的氧化物半導體免受水分等之影響的功能。鈍化層為保護氧化物半導體的保護膜之一例。

成膜裝置10具備包含處理器及記憶體等之控制部27。控制部27係依據記憶體內記憶的配方等之資料或程式，對成膜裝置10之各部進行控制。例如控制部27分別對排氣裝置17、流量控制器21a~21d、閥22a~22d、及高頻電源26進行控制。控制部27例如藉由具有ASIC (Application Specific Integrated Circuit)或CPU (Central Processing Unit)等之各樣之積體電路或電子電路等的電腦來實現。

[TFT30之構成] 圖2係表示TFT30之構成之一例之剖面圖。本實施例中的TFT30為背通道蝕刻(Back channel etch)型。

TFT30，例如圖2所示，具備：形成於基板S上的底塗層(undercoat)31；在底塗層31之上局部性形成的閘極電極32；及以披覆底塗層31及閘極電極32的方式而形成的閘極絕緣層33。本實施形態中，作為底塗層31及閘極絕緣層33例如係使用SiO膜或SiN膜。

又，TFT30具備：在閘極絕緣層33之上以配置於閘極電極32之正上方的方式形成的通道34；及在閘極絕緣層33之上分別形成於通道34之兩側的源極電極35及汲極電極36。本實施形態中，通道34為氧化物半導體。本實施形態中，通道34例如使用由銦(In)、鎵(Ga)、及鋅(Zn)形成的氧化物半導體亦即所謂IGZO。又，通道34之材料只要是氧化物半導體即可，不限定於IGZO。

又，TFT30具備在閘極絕緣層33之上以披覆通道34、源極電極35、及汲極電極36的方式而形成的鈍化層37。

本實施形態中，鈍化層37為包含第1SiO膜371、第2SiO膜372及SiN膜373之多層膜。第1SiO膜371，係藉由包含O₂ 氣體等之含氧氣體、SiF₄ 氣體、及SiCl₄ 氣體的混合氣體之電漿在通道34上形成的膜。第2SiO膜372，係藉由包含O₂ 氣體等之含氧氣體、SiF₄ 氣體、SiCl₄ 氣體的混合氣體之電漿在第1SiO膜371上形成的膜。SiN膜373，係藉由包含N₂ 氣體等之氮含有氣體、SiF₄ 氣體、SiCl₄ 氣體的混合氣體之電漿在第2SiO膜372上形成的膜。

但是，藉由包含O₂ 氣體等之含氧氣體、SiF₄ 氣體、SiCl₄ 氣體的混合氣體之電漿，進行第1SiO膜371之成膜的情況下，通道34曝露於電漿，因此電漿帶給通道34損傷。例如因為電漿中之離子或自由基，引起O原子從通道34脫離。另外，因為包含於SiCl₄ 氣體的Cl原子與通道34中之In、Ga及Zn反應，引起O原子從通道34脫離。若發生來自通道34之O原子之脫離或In、Ga及Zn之脫離時，將造成通道34之特性劣化，造成使用通道34之TFT30之特性劣化。

於此，本實施形態中，在第1SiO膜371之成膜處理中係將混合氣體之電漿之生成所使用的高頻電力降低，而且減少SiCl₄ 氣體相對於SiF₄ 氣體的流量比。藉此，在通道34上進行第1SiO膜371之成膜之期間，可以抑制電漿之密度之增加，可以減低電漿帶給通道34的損傷。結果，可以抑制通道34之特性之劣化，可以抑制使用通道34之TFT30之特性之劣化。

具體而言，第1SiO膜371之成膜處理中混合氣體之電漿之生成所使用的高頻電力，係低於第2SiO膜372之成膜處理中混合氣體之電漿之生成所使用的高頻電力。藉此，於通道34上進行第1SiO膜371之成膜之期間，可以抑制電漿之密度之增加，可以減低電漿賦予通道34的損傷。例如可以抑制從通道34脫離的O原子之數量。

又，第1SiO膜371之成膜處理中的SiCl₄ 氣體相對於SiF₄ 氣體之流量比，係小於第2SiO膜372之成膜處理中的SiCl₄ 氣體相對於SiF₄ 氣體之流量比。藉此，於通道34上進行第1SiO膜371之成膜之期間，可以抑制包含於SiCl₄ 氣體的Cl原子與通道34中之In、Ga及Zn之反應，可以抑制從通道34脫離的In、Ga及Zn之數量。

[成膜順序] 圖3係表示鈍化層37之成膜處理之一例之流程圖。圖4係說明鈍化層37之成膜處理之一例之圖。圖3所示流程圖，係藉由控制部27依據規定之程式對成膜裝置10之各部之動作進行控制而執行。

首先，開啟閘閥16，例如圖4(A)所示，將形成有閘極電極32、通道34、源極電極35、及汲極電極36的基板S搬入腔室11內(S101)。搬入腔室11內的基板S中，通道34、源極電極35、及汲極電極36為露出。基板S搬入腔室11內之後，關閉閘閥16。又，依據工程而為形成有閘極電極32、通道34、源極電極35、及汲極電極36之一部分的基板亦可。

接著，控制部27執行在通道34上進行第1SiO膜371之成膜的第1成膜工程(S102)。於第1成膜工程中，控制部27對排氣裝置17進行控制，實施腔室11內之排氣直至規定之真空度為止。控制部27將閥22a~22c控制為開啟狀態。又，閥22d被控制為關閉狀態。

控制部27以使氣體供給源20a所供給的O₂ 氣體之流量成為規定之流量的方式對量控制器21a進行控制。接著，控制部27以使氣體供給源20b所供給的SiF₄ 氣體之流量成為規定之流量的方式對流量控制器21b進行控制。接著，控制部27以使氣體供給源20c所供給的SiCl₄ 氣體之流量成為規定之流量的方式對流量控制器21c進行控制。第1成膜工程中，控制部27以使SiCl₄ 氣體相對於SiF₄ 氣體之流量比成為「第1流量比」的方式分別控制流量控制器21b及21c。藉此，包含O₂ 氣體、SiF₄ 氣體、及SiCl₄ 氣體的混合氣體被供給至腔室11內。

又，第1成膜工程中，控制部27對高頻電源26進行控制使「第1高頻電力」施加於天線13。藉此，於腔室11內產生感應電場，生成包含O₂ 氣體、SiF₄ 氣體、及SiCl₄ 氣體的混合氣體之電漿。接著，藉由生成的電漿將第1SiO膜371積層於通道34、源極電極35及汲極電極36上。藉此，例如圖4(B)所示，在通道34、源極電極35及汲極電極36上形成規定之厚度之第1SiO膜371。第1SiO膜371之厚度，係較後述之第2成膜工程中形成於第1SiO膜371上的第2SiO膜372之厚度薄。第1成膜工程中的第1高頻電力以及第1流量比如後述。

接著，控制部27執行使第1SiO膜371曝露於O₂ 氣體之電漿的曝露工程(S103)。曝露工程中，控制部27係將閥22a維持於開啟狀態，並且將閥22b及22c控制為關閉狀態。接著，控制部27以使氣體供給源20a所供給的O₂ 氣體之流量成為規定之流量的方式對流量控制器21a進行控制。藉此，O₂ 氣體被供給至腔室11內。

又，曝露工程中，控制部27對高頻電源26進行控制使規定之大小之高頻電力施加於天線13。藉此，於腔室11內產生感應電場，生成O₂ 氣體之電漿。接著，藉由第1SiO膜371曝露於生成的O₂ 氣體之電漿，而從O₂ 氣體之電漿使O原子透過第1SiO膜371供給至通道34。藉此，在通道34未直接曝露於O₂ 氣體之電漿之情況下對通道34之氧缺陷進行修補。通道34曝露於O₂ 氣體之電漿之情況下，成為對通道34賦予損傷。於此，第1SiO膜371之厚度，係較形成於第1SiO膜371上的第2SiO膜372之厚度薄，因此透過第1SiO膜371的O原子之供給可以円滑地進行。

接著，控制部27執行在第1SiO膜371上形成第2SiO膜372的第2成膜工程(S104)。第2成膜工程中，控制部27係將閥22a維持於開啟狀態，且將閥22b及22c控制為開啟狀態。

接著，控制部27以使氣體供給源20a所供給的O₂ 氣體之流量成為規定之流量的方式對流量控制器21a進行控制。控制部27以使氣體供給源20b所供給的SiF₄ 氣體之流量成為規定之流量的方式對流量控制器21b進行控制。接著，控制部27以使氣體供給源20c所供給的SiCl₄ 氣體之流量成為規定之流量的方式對流量控制器21c進行控制。第2成膜工程中，控制部27以使SiCl₄ 氣體相對於SiF₄ 氣體之流量比成為「第2流量比」的方式對流量控制器21b及21c分別進行控制。藉此，將包含O₂ 氣體、SiF₄ 氣體、及SiCl₄ 氣體的混合氣體供給至腔室11內。

又，第2成膜工程中，控制部27對高頻電源26進行控制使「第2高頻電力」施加於天線13。藉此，於腔室11內產生感應電場，生成包含O₂ 氣體、SiF₄ 氣體、及SiCl₄ 氣體的混合氣體之電漿。藉由生成的電漿使第2SiO膜372積層於第1SiO膜371上。藉此，例如圖4(C)所示，於第1SiO膜371上成膜有規定之厚度之第2SiO膜372。第2成膜工程中的第2高頻電力以及第2流量比如後述。

接著，控制部27執行在第2SiO膜372上進行SiN膜373之成膜的第3成膜工程(S105)。第3成膜工程中，控制部27係將閥22a~22c控制為關閉狀態。控制部27對排氣裝置17進行控制實施腔室11內之氣體之排氣。接著，控制部27係將閥22b~22d控制為開啟狀態。

控制部27係以氣體供給源20b所供給的SiF₄ 氣體之流量成為規定之流量的方式對流量控制器21b進行控制。接著，控制部27係以氣體供給源20c所供給的SiCl₄ 氣體之流量成為規定之流量的方式對流量控制器21c進行控制。接著，控制部27係以氣體供給源20d所供給的N₂ 氣體之流量成為規定之流量的方式流量控制器21d進行控制。藉此，將包含N₂ 氣體、SiF₄ 氣體、及SiCl₄ 氣體的混合氣體供給至腔室11內。

又，第3成膜工程中，控制部27對高頻電源26進行控制使規定之大小之高頻電力施加於天線13。藉此，於腔室11內產生感應電場而生成包含N₂ 氣體、SiF₄ 氣體、及SiCl₄ 氣體的混合氣體之電漿。接著，藉由生成的電漿使SiN膜373積層於第2SiO膜372上。藉此，例如圖4(D)所示，於第2SiO膜372上形成規定之厚度之SiN膜373。藉此，形成了包含第1SiO膜371、第2SiO膜372及SiN膜373之鈍化層37。如此而製造本實施形態之TFT30。關於形成SiN膜373之意義如後述。

之後，控制部27停止高頻電源26，將閥22b~22d控制為關閉狀態，對排氣裝置17進行控制實施腔室11內之氣體之排氣。接著，開啟閘閥16，將基板S從腔室11內搬出(S106)。

[第1成膜工程中的第1高頻電力以及第1流量比] 於此，進一步說明第1成膜工程中的第1高頻電力以及第1流量比。圖5係表示第1成膜工程中的第1高頻電力與TFT30之S(次臨限擺幅)值之關係之一例之圖。S值為TFT30之電流值增加一位數時適用的閘極電壓。S值為其值越小表示TFT30之特性良好，其值越大表示TFT30之通道34呈導體化。

如圖5所示，第1高頻電力越低S值變為越小。亦即，確認了第1高頻電力越低，TFT30之特性良好。其推測為，第1高頻電力越低，亦即，使用第1高頻電力生成的電漿之密度越低，在第1成膜工程之執行中，減少從電漿賦予TFT30之通道34的損傷。

圖6係表示第1成膜工程中的第1流量比與TFT30之S值之關係之一例之圖。

如圖6所示，第1流量比越小，S值變為越小。亦即，確認了第1流量比越小，TFT30之特性良好。其推測為，第1流量比越小，亦即，SiCl₄ 氣體相對於SiF₄ 氣體之流量比越小，在第1成膜工程之執行中，減少從電漿賦予TFT30之通道34的損傷。

由圖5及圖6之結果可知，欲獲得良好的TFT30之特性時，第1成膜工程中的第1高頻電力低，而且，第1流量比小為較佳。

於此，本實施形態中，將第1成膜工程中的第1高頻電力設定成為低於第2成膜工程中的第2高頻電力。進一步，將第1成膜工程中的第1流量比設定成為小於第2成膜工程中的第2流量比。藉此，在通道34之保護膜之成膜時，可以減低電漿賦予通道34的損傷，結果，可以抑制使用通道34之TFT30之特性之劣化。

[SiN膜373之成膜意義] 於此，說明將SiN膜373成膜於第2SiO膜372上的意義。SiN膜具有捕捉氫(H)原子的功能(以下稱為「氫補足功能」)。圖7係表示對SiN膜之氫補足功能進行驗證之實驗結果之一例之圖。圖7之實驗中準備具有僅包含氫(H)原子之SiN膜(以下標記為「SiN：H膜」)的第1樣本。又，圖7之實驗中準備具有SiN：H膜以及形成於SiN：H膜上的SiO膜的第2樣本。又，圖7之實驗中準備具有SiN：H膜以及形成於SiN：H膜上的SiN膜的第3樣本。圖7為對各樣本(第1樣本、第2樣本及第3樣本之各個)進行加熱，藉由計測器測定從各樣本脫離的氫(H)原子之數量作為離子數之結果。圖7中，曲線511對應於第1樣本，曲線512對應於第2樣本，曲線513對應於第3樣本。

如圖7所示，和不具有SiN膜的第1樣本及第2樣本比較，具有SiN膜的第3樣本之H離子之計測數，亦即，脫離的H原子之數量少。又，具有SiN膜的第3樣本加熱至約400℃附近之情況下，亦抑制了來自第3樣本之H原子之脫離。

由圖7之結果確認了，和SiO膜比較，SiN膜可以有效捕捉H原子。H原子賦予通道34之特性劣化之影響，因此於保護通道34的保護膜(例如鈍化層37)包含可以有效捕捉H原子的SiN膜為較佳。

因此，本實施形態中，於第2SiO膜372上形成SiN膜373。藉此，SiN膜373可以有效捕捉通過SiN膜373朝向通道34的H原子，結果，可以抑制使用了通道34之TFT30之特性之劣化。

如以上，一實施形態的成膜方法係包含第1成膜工程及第2成膜工程。第1成膜工程，係使用第1高頻電力生成包含含氧氣體與SiF₄ 氣體與SiCl₄ 氣體且SiCl₄ 氣體相對於SiF₄ 氣體之流量比成為第1流量比的混合氣體之電漿。第1成膜工程係藉由生成的電漿於通道34上進行第1SiO膜371之成膜。第2成膜工程係使用第2高頻電力生成包含含氧氣體與SiF₄ 氣體與SiCl₄ 氣體且SiCl₄ 氣體相對於SiF₄ 氣體之流量比成為第2流量比的混合氣體之電漿。第2成膜工程係藉由生成的電漿於第1SiO膜371上進行第2SiO膜372之成膜。於此，第1高頻電力低於第2高頻電力，第1流量比小於第2流量比。藉此，在通道34之保護膜之成膜時，可以減低電漿賦予通道34的損傷，結果，可以抑制使用了通道34之TFT30之特性之劣化。

又，一實施形態的成膜方法，進一步包含：在第1成膜工程與第2成膜工程之間，使第1SiO膜371曝露於O₂ 氣體之電漿的曝露工程。藉此，透過第1SiO膜371從O₂ 氣體之電漿將O原子供給至通道34。藉此，在通道34未直接曝露於O₂ 氣體之電漿之情況下，進行通道34之氧缺陷之修補。結果，可以進一步抑制使用了通道34之TFT30之特性之劣化。

又，一實施形態的成膜方法，進一步包含：藉由包含含氮氣體與SiF₄ 氣體與SiCl₄ 氣體的混合氣體之電漿，於第2SiO膜372上進行SiN膜373之成膜的第3成膜工程。藉此，SiN膜373可以有效捕捉通過SiN膜373朝向通道34的H原子，結果，可以抑制使用了通道34之TFT30之特性之劣化。

[其他實施形態] 以上，說明一實施形態的成膜方法及成膜裝置，但揭示技術不限定於此。以下，說明其他實施形態。

例如上述實施形態中，說明背通道蝕刻型之TFT之例，但頂閘極型之TFT亦可以適用揭示技術。圖8係表示頂閘極型之TFT40之構成之一例之剖面圖。

例如圖8所示，TFT40具有：於基板S上成膜的底塗層45；披覆底塗層45的下地層46；及在下地層46上局部性形成的通道47。下地層46例如為SiO膜。通道47為IGZO等之氧化物半導體。

又，TFT40係具備以披覆下地層46及通道47的方式而形成的閘極絕緣層48。

又，TFT40具備：在閘極絕緣層48之上以配置於通道47之正上方的方式局部性形成的閘極電極49；及形成於閘極絕緣層48之上且披覆閘極電極49的層間絕緣膜50。又，TFT40具備：形成於層間絕緣膜50上且貫穿層間絕緣膜50及閘極絕緣層48分別連接於通道47的極電極51及汲極電極52。又，TFT40具備以披覆層間絕緣膜50、源極電極51及汲極電極52的方式而形成的鈍化層53。

於TFT40中，閘極絕緣層48為包含第1SiO膜481、第2SiO膜482及SiN膜483之多層膜。閘極絕緣層48，係具有為了切換源極電極51與汲極電極52之間之導通與切斷而在來自閘極電極49之電場影響到通道47時，以使閘極電極49與通道47不直接導通的方式發揮作為絕緣層之功能之同時，亦具有保護通道47免受水分等之影響的功能。閘極絕緣層48亦作為保護氧化物半導體的保護膜之一例。上述實施形態的鈍化層37之成膜處理亦適用於閘極絕緣層48之成膜。藉此，在通道47之保護膜(閘極絕緣層48)之成膜時，可以減輕電漿賦予通道47之損傷，結果，可以抑制使用了通道47之TFT30之特性之劣化。

又，TFT40不限定於圖8之構造，具有其他之構造亦可。圖9係表示頂閘極型之TFT40之構成之另一例(其1)之剖面圖。圖9所示TFT40具有，從圖8之構造除掉與閘極電極49重疊的部分以外之閘極絕緣層48之構造。該構造中，層間絕緣膜50為包含第1SiO膜501、第2SiO膜502及SiN膜503之多層膜。層間絕緣膜50，係和閘極絕緣層48同樣具有作為通道47之保護膜之功能，和閘極絕緣層48同樣作為多層膜進行成膜，藉此，可以減輕電漿賦予通道47之損傷。上述實施形態的鈍化層37之成膜處理，亦適用於圖9所示的層間絕緣膜50之成膜。藉此，在通道47之保護膜(層間絕緣膜50)之成膜時，可以減輕電漿賦予通道47之損傷，結果，可以抑制使用了通道47之TFT40之特性之劣化。

圖10係表示頂閘極型之TFT40之構成之另一例(其2)之剖面圖。和圖8之構造比較，圖10所示TFT40具有使與閘極電極49重疊的部分以外之閘極絕緣層48變薄之構造。該構造中，閘極絕緣層48之第1SiO膜481披覆通道47。但是，第1SiO膜481之膜厚較薄，因此通道47透過第1SiO膜481受到電漿之影響的可能性存在。因此，圖10之構造中，將層間絕緣膜50設為多層膜。亦即，層間絕緣膜50為包含第1SiO膜501、第2SiO膜502及SiN膜503之多層膜。層間絕緣膜50，係和閘極絕緣層48同樣具有作為通道47之保護膜之功能，在和閘極絕緣層48同樣地進行作為多層膜之成膜，因此可以減輕電漿賦予通道47之損傷。上述實施形態的鈍化層37之成膜處理，亦適用於圖10所示的層間絕緣膜50之成膜。藉此，在通道47之保護膜(層間絕緣膜50)之成膜時，可以減輕電漿賦予通道47之損傷，結果，可以抑制使用了通道47之TFT40之特性之劣化。

又，上述實施形態中，進一步執行在SiN膜373上形成有機膜的第4成膜工程亦可。該情況下，在SiN膜373上成膜的有機膜，係構成TFT30之平坦化層。

又，上述實施形態中，說明藉由作為電漿源而利用感應耦合電漿的CVD法來進行成膜的成膜裝置10之例，但揭示技術不限定於此。只要是藉由使用電漿之CVD法進行成膜的成膜裝置10即可，電漿源不限定於感應耦合電漿，例如可以使用電容耦合電漿、微波電漿、磁控管電漿等任意之電漿源。

又，上述實施形態中的成膜方法，例如係藉由控制部27執行實現該成膜方法之程式來實現。實現成膜方法之程式，例如可以透過光學記錄媒體、光磁氣記錄媒體、磁帶媒體、磁氣記錄媒體、或半導體記憶體等之記憶媒體提供。作為光學記錄媒體例如可以使用DVD(Digital Versatile Disc)、PD(Phase change rewritable Disk)等。作為光磁氣記錄媒體可以使用MO(Magneto-Optical disk)等。控制部27係由該記憶媒體讀出程式，藉由執行讀出的程式對成膜裝置10之各部進行控制來實現上述實施形態中的成膜方法。又，控制部27，為了執行實現成膜方法之程式，而從記憶該程式的伺服器等之其他裝置透過通信媒體取得該程式而執行亦可。

S:基板 10:成膜裝置 11:腔室 12:載置台 13:天線 14:窗構件 15:氣體導入口 16:閘閥 17:排氣裝置 18:排氣口 20a~20d:氣體供給源 21a~21d:流量控制器 22a~22d:閥 23:氣體供給管 25:匹配器 26:高頻電源 27:控制部 30:TFT 34:通道 37:鈍化層 371:第1SiO膜 372:第2SiO膜 373:SiN膜 40:TFT 47:通道 48:閘極絕緣層 50:層間絕緣膜 481:第1SiO膜 482:第2SiO膜 483:SiN膜 501:第1SiO膜 502:第2SiO膜 503:SiN膜

[圖1] 圖1係表示一實施形態的成膜裝置之構成之一例之概略剖面圖。 [圖2] 圖2係表示TFT之構成之一例之剖面圖。 [圖3] 圖3係表示鈍化層之成膜處理之一例之流程圖。 [圖4] 圖4係對鈍化層之成膜處理之一例進行說明之圖。 [圖5] 圖5係表示第1成膜工程中的第1高頻電力與TFT之S(次臨限擺幅(subthreshold swing))值之關係之一例之圖。 [圖6] 圖6係表示第1成膜工程中的第1流量比與TFT之S值之關係之一例之圖。 [圖7] 圖7係表示對SiN膜之氫補足功能進行驗證之實驗結果之一例之圖。 [圖8] 圖8係表示頂閘極型之TFT之構成之一例之剖面圖。 [圖9] 圖9係表示頂閘極型之TFT之構成之另一例(其1)之剖面圖。 [圖10] 圖10係表示頂閘極型之TFT之構成之另一例(其2)之剖面圖。

Claims

一種成膜方法，係包含：使用第1高頻電力生成包含含氧氣體、SiF₄氣體、及SiCl₄氣體且SiCl₄氣體相對於SiF₄氣體的流量比成為第1流量比的混合氣體之電漿，藉由生成的電漿於氧化物半導體上進行第1氧化矽膜之成膜的第1成膜工程；及使用第2高頻電力生成包含含氧氣體、SiF₄氣體、及SiCl₄氣體且SiCl₄氣體相對於SiF₄氣體的流量比成為第2流量比的混合氣體之電漿，藉由生成的電漿於上述第1氧化矽膜上進行第2氧化矽膜之成膜的第2成膜工程；上述第1高頻電力低於上述第2高頻電力，上述第1流量比小於上述第2流量比。
如申請專利範圍第1項之成膜方法，其中還包含：在上述第1成膜工程與上述第2成膜工程之間，使上述第1氧化矽膜曝露於氧氣體之電漿的曝露工程。
如申請專利範圍第1或2項之成膜方法，其中上述第1氧化矽膜之厚度較上述第2氧化矽膜之厚度薄。
如申請專利範圍第1或2項之成膜方法，其中還包含：藉由包含含氮氣體、SiF₄氣體、及SiCl₄氣體的混合氣體之電漿，於上述第2氧化矽膜上進行氮化矽膜之成膜的第3成膜工程。
如申請專利範圍第4項之成膜方法，其中上述第1氧化矽膜、上述第2氧化矽膜及上述氮化矽膜，係構成TFT(Thin Film Transistor)之鈍化層、閘極絕緣層及層間絕緣膜之至少之一。
如申請專利範圍第4項之成膜方法，其中還包含：在上述氮化矽膜上進行有機膜之成膜的第4成膜工程。
一種成膜裝置，係具備：腔室，用於進行保護氧化物半導體的保護膜之成膜；氣體供給部，係對上述腔室內供給處理氣體；電漿生成部，係於上述腔室內生成上述處理氣體之電漿；及控制部；上述控制部係執行：使用第1高頻電力生成包含含氧氣體、SiF₄氣體、及SiCl₄氣體且SiCl₄氣體相對於SiF₄氣體的流量比成為第1流量比的混合氣體之電漿，藉由生成的電漿於上述氧化物半導體上進行第1氧化矽膜之成膜的第1成膜工程；及使用第2高頻電力生成包含含氧氣體、SiF₄氣體、及SiCl₄氣體且SiCl₄氣體相對於SiF₄氣體的流量比成為第2流量比的混合氣體之電漿，藉由生成的電漿於上述第1氧化矽膜上進行第2氧化矽膜之成膜的第2成膜工程；上述第1高頻電力低於上述第2高頻電力，上述第1流量比小於上述第2流量比。