CN104242934A - 带冗余位全异步sar adc亚稳态消除电路与方法 - Google Patents

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Abstract

本发明公开了一种带冗余位全异步SAR ADC亚稳态消除电路，它包括电容阵列DAC和比较器，它还包括全异步控制环、计数器和振荡器。本发明的有益效果是如果某一位比较时，比较器进入了亚稳态，将有效的消除亚稳态，使电路回到正常比较状态，最大化ADC的性能；同时，由于本发明没有在出现亚稳态时，结束整个比较周期，而是后续位继续进行比较，这对即便带有冗余位的全异步SAR ADC，特别是带补偿位的全异步SAR ADC，也能有效保障性能。

Description

带冗余位全异步SAR ADC亚稳态消除电路与方法
技术领域
本发明涉及一种亚稳态消除的技术领域，尤其涉及一种带冗余位全异步SAR ADC亚稳态消除电路与方法。
背景技术
   随着集成电路和数字信号处理技术的快速发展，我们可以在数字域里实现比模拟域里更高精度，更快速度，更低价格的各种信号处理功能，因此，模数转换器作为模拟系统和数字系统的接口就变得非常重要。而在各种类型的模数转换器当中，逐次逼近型的模数转换器(SAR ADC)因为其低功耗，中等精度和中高分辨率而得到了广泛的应用。
亚稳态是指比较器输出无法在某个规定时间段内达到一个可确认的逻辑输出状态。当一个比较器进入亚稳态时，既无法预测该次比较结果，也无法预测何时才能得到稳定的逻辑输出结果；在这个比较期间，比较器输出一些中间级电平，后续电路无法根据这些中间级电平进行进一步的逻辑运算，在常规的同步SAR ADC中，存在两种时钟信号，分别为采样时钟和比较时钟，顾名思义前者用于采样，后者用于比较。而比较时钟会每个周期去触发锁定比较器，如果比较器进入亚稳态，该时钟可以强制结束本次比较，尽管比较结果不确定。但是同步SAR ADC的比较时钟至少为N+1个采样周期，这大大限制了SAR ADC的采样率，其中N为ADC的位数。
在全异步SAR ADC中，由于消除了单独的高频比较时钟，简化了系统设计，但是由于缺乏高频比较时钟，如果某一位比较时，比较器进入亚稳态，理论上电路将锁死在该状态上，或者该位比较时间太长，导致后续的位没有时间完成比较，丢失太多的位，最终导致ADC性能急剧下降。
发明内容
本发明的目的在于克服现有技术的不足，提供一种在比较器进入了亚稳态时，能够有效的消除亚稳态，使电路回到正常比较状态，最大化ADC的性能的一种带冗余位全异步SAR ADC亚稳态消除电路与方法。
本发明的目的是通过以下技术方案来实现的：带冗余位全异步SAR ADC亚稳态消除电路，它包括电容阵列DAC、比较器、全异步控制环、计数器和振荡器；电容阵列DAC输出的采样开始/转换结束信号START_END与全异步控制环和振荡器的使能端ENN、计数器的一个复位端RST1连接；
振荡器OS的时钟信号输出CKO与计数器的时钟信号输入端CKI连接；
计数器的输出Q与比较器的置位端SET连接；
比较器的一个输出信号Vop与全异步控制环的QP输入端连接，比较器的另一个输出信号Von与全异步控制环的QN输入端连接；
全异步控制环的输出DON分别与计数器的另一个复位信号输入端RST2和比较器的锁存端LATCH连接。
带冗余位全异步SAR ADC亚稳态消除方法，它包括以下步骤：
S1. 电容阵列DAC输出值为1的采样开始/转换结束信号，进入采样周期，在采样周期内，振荡器复位、其输出CKO=0，全异步控制环复位、输出DON=0，计数器置位，输出Q=0，比较器锁定，输出vop=von=1；
S2.    采样开始/转换结束信号变为0，采样结束，进入比较周期；
S3.判断比较器是否进入亚稳态，若未进入亚稳态则转至步骤S4，若比较器进入亚稳态，则转至步骤S5；
S4.比较器未进入亚稳态，计数器在DON周期信号的作用下，输出Q=0，对比较器无影响，比较完成，转至步骤S6；
S5.比较器进入亚稳态，计数器输出Q=1，比较器置位，输出vop=1、von=0，同时全异步控制环输出DON=1，进一步，计数器输出Q=0，释放比较器，返回步骤S3，进入下一位的比较；
S6.重复步骤S1～S5，进入下一个采样-比较周期。
本发明的有益效果是：如果某一位比较时，比较器进入了亚稳态，将有效的消除亚稳态，使电路回到正常比较状态，最大化ADC的性能。同时，由于本发明没有在出现亚稳态时，结束整个比较周期，而是后续位继续进行比较，这对即便带有冗余位的全异步SAR ADC，特别是带补偿位的全异步SAR ADC，也能有效保障性能。
附图说明
图1为本发明的电路结构示意图；
图2为本发明的方法流程图。
具体实施方式
下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。
如图1所示，带冗余位全异步SAR ADC亚稳态消除电路，它包括电容阵列DAC、比较器、全异步控制环、计数器和振荡器；电容阵列DAC输出的采样开始/转换结束信号START_END与全异步控制环和振荡器的使能端ENN、计数器的一个复位端RST1连接；
振荡器OS的时钟信号输出CKO与计数器的时钟信号输入端CKI连接；
计数器的输出Q与比较器的置位端SET连接；
比较器的一个输出信号Vop与全异步控制环的QP输入端连接，比较器的另一个输出信号Von与全异步控制环的QN输入端连接；
全异步控制环的输出DON分别与计数器的另一个复位信号输入端RST2和比较器的锁存端LATCH连接。
如图2，带冗余位全异步SAR ADC亚稳态消除方法，它包括以下步骤：
S1. 电容阵列DAC输出值为1的采样开始/转换结束信号，进入采样周期，在采样周期内，振荡器复位、其输出CKO=0，全异步控制环复位、输出DON=0，计数器置位，输出Q=0，比较器锁定，输出vop=von=1；
S2.    采样开始/转换结束信号变为0，采样结束，进入比较周期；
S3.判断比较器是否进入亚稳态，若未进入亚稳态则转至步骤S4，若比较器进入亚稳态，则转至步骤S5；
S4.比较器未进入亚稳态，计数器在DON周期信号的作用下，输出Q=0，对比较器无影响，比较完成，转至步骤S6；
S5.比较器进入亚稳态，计数器输出Q=1，比较器置位，输出vop=1、von=0，同时全异步控制环输出DON=1，进一步，计数器输出Q=0，释放比较器，返回步骤S3，进入下一位的比较；
S6.重复步骤S1～S5，进入下一个采样-比较周期。 

Claims (2)

1.带冗余位全异步SAR ADC亚稳态消除电路，它包括电容阵列DAC和比较器，其特征在于：它还包括全异步控制环、计数器和振荡器；
电容阵列DAC输出的采样开始/转换结束信号START_END与全异步控制环和振荡器的使能端ENN、计数器的一个复位端RST1连接；
振荡器OS的时钟信号输出CKO与计数器的时钟信号输入端CKI连接；
计数器的输出Q与比较器的置位端SET连接；
比较器的一个输出信号vop与全异步控制环的QP输入端连接，比较器的另一个输出信号von与全异步控制环的QN输入端连接；
全异步控制环的输出DON分别与计数器的另一个复位信号输入端RST2和比较器的锁存端LATCH连接。
2.带冗余位全异步SAR ADC亚稳态消除方法，其特征在于：它包括以下步骤：
S1. 电容阵列DAC输出值为1的采样开始/转换结束信号，进入采样周期，在采样周期内，振荡器复位、其输出CKO=0，全异步控制环复位、输出DON=0，计数器置位，输出Q=0，比较器锁定，输出vop=von=1；
S2. 采样开始/转换结束信号变为0，采样结束，进入比较周期；
S3.判断比较器是否进入亚稳态，若未进入亚稳态则转至步骤S4，若比较器进入亚稳态，则转至步骤S5；
S4.比较器未进入亚稳态，计数器在DON周期信号的作用下，输出Q=0，对比较器无影响，比较完成，转至步骤S6；
S5.比较器进入亚稳态，计数器输出Q=1，比较器置位，输出vop=1、von=0，同时全异步控制环输出DON=1，进一步，计数器输出Q=0，释放比较器，返回步骤S3，进入下一位的比较；
S6.重复步骤S1～S5，进入下一个采样-比较周期。
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Pledgee: Agricultural Bank of China Limited by Share Ltd. Chengdu Shuangliu Branch

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Registration number: 2019510000025

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