CN104221146A - 在无芯衬底中具有嵌入式rf管芯的系统级封装 - Google Patents

在无芯衬底中具有嵌入式rf管芯的系统级封装 Download PDF

Info

Publication number
CN104221146A
CN104221146A CN201380004447.XA CN201380004447A CN104221146A CN 104221146 A CN104221146 A CN 104221146A CN 201380004447 A CN201380004447 A CN 201380004447A CN 104221146 A CN104221146 A CN 104221146A
Authority
CN
China
Prior art keywords
tube core
substrate
centreless substrate
centreless
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201380004447.XA
Other languages
English (en)
Inventor
V·K·奈尔
J·S·居泽尔
J·M·斯旺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104221146A publication Critical patent/CN104221146A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structure Of Printed Boards (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

描述了一种电子组件及其制造方法。一种组件包括：无芯衬底，所述无芯衬底包括多个电介质层和导电通路，所述无芯衬底包括第一侧以及与第一侧相对的第二侧。所述组件包括被嵌入到无芯衬底的第一管芯，所述第一管芯包括RF管芯，所述第一管芯位于延伸到无芯衬底的第一侧的电介质层中。所述组件包括位于第一侧上的第二管芯，第二管芯位于第一管芯上。另一方面，模制材料可以位于管芯侧，其中第一管芯和第二管芯由模制材料所覆盖。另一方面，电屏蔽层可以位于第一侧之上。描述并且要求保护其它实施例。

Description

在无芯衬底中具有嵌入式RF管芯的系统级封装
背景技术
随着电子器件被制造得越来越小以及无线通信需求的增加，包括位于封装衬底上的射频管芯(RF管芯)的传统组件的厚度使得低轮廓小形状因素无线通信器件的形成难以实现。
附图说明
通过示例并且参考附图来描述实施例，所述附图并非按比例绘制。
图1示出了根据某些实施例包括多层衬底的组件，所述多层衬底包括嵌入式RF管芯。
图2示出了根据某些实施例包括多层衬底的组件，所述多层衬底包括嵌入式RF管芯和另一嵌入式管芯。
图3示出了根据某些实施例包括多层衬底的组件，所述多层衬底包括嵌入式RF管芯以及衬底表面上的倒装芯片管芯。
图4示出了根据某些实施例包括嵌入式RF管芯和倒装芯片管芯的组件，其中倒装芯片管芯和衬底的表面之间有间隙。
图5是用于形成根据实施例包括多层衬底的组件的操作流程图，所述多层衬底包括嵌入式RF管芯。
图6示出了能够应用实施例的电子系统设备。
具体实施方式
下面将参考附图，其中为相同的结构提供相同的附图标记。为了最清楚地示出各实施例中的结构，本文中的附图包括电子设备和各个元件的图示。因此，所制造的结构的实际外观可能显得不同，但是仍然并入所示出的实施例所要求保护的结构中。此外，附图可能仅仅示出了用于理解所示出的实施例的必要结构。为了保持附图的清楚，没有包括现有技术中已知的其它结构。
RF(射频)封装组件形成为包括位于衬底上的一个或多个RF管芯结构连同其它部件，包括但不限于功率放大器、开关以及其它器件。
某些实施例涉及的组件结构包括嵌入衬底中的RF管芯以及位于RF管芯上的部件。某些实施例还涉及多个嵌入式RF管芯结构和多个部件的使用。其它实施例还涉及用于制造包括嵌入式RF管芯结构的组件结构的方法。
图1是包括组件2的实施例的截面图，所述组件2包括衬底10。如图所示的衬底10是无芯的，并且包括第一侧12和第二侧14。如图1的实施例所示，第一侧12可以被称为器件安装侧，因为电气部件(包括但不限于，放大器、开关、处理器)可以位于所述器件安装侧上。第二侧14可以被称为焊盘侧，并且包括多个互连焊盘16，在互连焊盘16上可以制造与诸如板(在图1中未示出)的其它器件的电气连接。衬底10包括多个层，所述多个层包括电介质层18、20、22、24、26。层26可以是阻焊剂层。衬底10还包括在衬底10内形成用于传输电信号的导电通路。图1示出了在电介质层18中并且延伸进入电介质层20内的导电通路的示例，所述导电通路包括经构图的金属层28以及延伸到用作引线键合的焊盘的焊盘金属区域38、40的导电过孔30、32、34、36。如图1所示的金属路径布设是一种示例性布设，并且可以对其做出各种修改。为简单起见，没有示出通过大部分电介质层的金属通路。在图1的实施例中，可以使用无焊内建层(BBUL)技术来形成衬底10，其中电介质层和金属层被沉积和层压以形成无芯无焊内建层(BBUL-C)封装。
如图1的实施例所示，RF管芯44嵌入到衬底10的上部电介质层18中。RF管芯44可以包括位于其背侧的金属化层52。所述金属化层可以是单个金属层或可以是金属层的叠置体。通过连接46、48在RF管芯44的有源侧制作往返于RF管芯44的电气连接。为简单起见，仅示出了两个连接46、48。管芯附着膜54例如由聚合物形成，位于金属化层52上，其中金属化层52位于RF管芯44和管芯附着膜54之间。
诸如管芯56的另一部件可以位于衬底上10的RF管芯44上的管芯附着膜54上。在某些实施例中，管芯56可以包括通过引线键合58、60在焊盘区域38、40被引线键合到衬底10的第二RF管芯。管芯56还可以包括金属化层62和管芯附着膜64，其中金属化层62位于管芯附着层64和管芯56之间，并且管芯附着膜64耦合到RF管芯44上的管芯附着膜54。应当理解的是，根据具体使用的管芯结构和/或部件，在某些实施例中，可以修改或省略一个或多个管芯附着层54、64和金属化层52、62。还应当理解的是，在图1中示出的各个层不一定按比例绘制，不必是均匀厚度，并且可以与所示的实施例不同。
如图1中所示的，RF管芯44嵌入到衬底10中，并且管芯56位于RF管芯44上，通过金属化层52、62和附着膜层54、64与RF管芯44分隔开。当从上面观察时，图1的放大部分示出了各层之间的关系，其中附着膜层54和64是彼此接触的。可以形成诸如聚合物的模制层66以覆盖衬底表面，所述衬底表面包括管芯56以及耦合到焊盘区域38、40的引线键合58和60。适当的共形屏蔽件68也可以形成在模制层66的侧面和顶部，以屏蔽电磁(EM)噪音。为了使得组件的高度最小化，可以通过互连焊盘16使用栅格阵列(LGA)制造到板的连接。其它的互连配置，包括还可以使用球栅阵列(BGA)，但不限于此。在某些实施例中，RF管芯44可以包括基带和介质访问控制电路(BB-MAC)。此外，在某些实施例中，部件56可以选自包括但不限于另一RF管芯或模拟管芯元件的结构。
通过形成诸如图1中所示的包括封装结构的组件，在某些实施例中可以提供一个或多个以下优点。第一，通过将RF管芯44嵌入到衬底10，与具有RF管芯没有被嵌入到衬底中的封装相比，可以减小封装的高度。第二，通过嵌入RF管芯44，可以减小信号长度。第三，图1中所示的设计还提供RF管芯44的原位屏蔽。第四，如图1中所示，通过将管芯56设置在RF管芯44上，例如，与具有不同配置的管芯结构的封装相比，可以减小衬底10的宽度，并且可以减小互连长度。
图2示出了根据某些实施例包括衬底110的组件102的截面图。衬底110是无芯的，并且包括第一侧112和第二侧114。衬底110包括第一侧112，第一侧112包括设置于其上的电气部件(包括但不限于放大器、开关、处理器)。第二侧114包括多个互连焊盘116，在其上可以制造到诸如板(未在图2中示出)的其它器件的电气连接。衬底110可以包括多个层，所述多个层包括电介质层118、120、122、124、126。层126可以是阻焊剂层。电介质层的厚度无需是均匀的。衬底110包括形成为用于传输电信号的导电通路。图2示出了在电介质层118中并且延伸到电介质层120的导电通路的示例，其包括电介质层126内的经构图的金属层128，以及接触金属层128的导电过孔131、132、133、134、135和136，以及用作引线键合区的焊盘区138、139、140和141。如图2所示的导电通路是一种示例性布设，并且可以对其做出各种修改。为了简单起见，导电通路(包括例如，经构图的金属层、过孔，以及诸如如上所述的其它金属区)可以延伸通过没有示出的其它电介质层。可以使用无焊内建层(BBUL)技术来形成衬底110，以形成无芯无焊内建层(BBUL-C)封装。衬底110可以包括模制层166和位于其上的共形屏蔽件168。
在某些实施例中，多个管芯结构可以嵌入到衬底中。如图2的实施例所示，RF管芯144和管芯145嵌入到衬底110的上部电介质层118中。在一个实施例中，RF管芯144包括射频集成电路(RFIC)，所述射频集成电路包括基带和介质访问控制电路(BB-MAC)。在一个实施例中，管芯145可以是集成无源器件(IPD)，例如，包括为功率放大器提供RF匹配和频率调整功能的电路。可以在RF管芯144上设置金属化层152和管芯附着膜154，可以在管芯145上设置管芯附着膜155。通过连接146、148在如图2所示的实施例中的有源侧制造往返于RF管芯144的电气连接。为简单起见，示出了两个连接146、148，尽管实施例可包括更多数量的连接。管芯附着膜154可以被设置在金属化层152上，使得金属化层152被设置在RF管芯144和管芯附着膜154之间。
诸如管芯156的部件可以是，例如RF功率放大器管芯，并且可以位于在衬底110上被嵌入到衬底中的RF管芯144上的管芯附着膜154上。在某些实施例中，管芯156可以通过引线键合158、160而在焊盘区138、140被引线键合到衬底110。如在图2中的左侧放大部分所示，管芯156还可以包括金属化层162和管芯附着膜164，其中管芯附着膜164耦合到RF管芯144上的管芯附着膜154。
如在图2中的右侧放大部分所示，诸如管芯157的部件可以是，例如RF开关管芯，并且可以位于在衬底110上被嵌入到衬底110中的管芯145上的管芯附着膜155上。在某些实施例中，管芯157可以通过引线键合159、161在焊盘区139、141被引线键合到衬底110。诸如RF开关管芯的管芯157还可以包括金属化层163和管芯附着膜165，其中金属化层163位于管芯附着膜165和管芯157之间，并且管芯附着膜165耦合到RF管芯144上的管芯附着膜155。
根据如图2所示的实施例的组件可以包括嵌入到多层衬底的器件附着侧中或位于多层衬底的器件附着侧上的各种RF部件。这种组件在某些实施例中能够形成完整的RF收发器封装。
图3示出了根据某些实施例包括衬底210的组件202的截面图，所述衬底210包括位于嵌入式RF管芯244上的倒装芯片管芯256。衬底210是无芯的，并且包括第一侧212和第二侧214。第一侧212可以包括位于其上的电气部件(包括但不限于放大器、开关、处理器)。第二侧214包括多个互连焊盘216，在其上可以制造连接到诸如板的另一器件的电气连接。衬底210包括多个层，所述多个层包括电介质层218、220、222、224、226。层226可以是阻焊剂层。衬底210还包括形成为用于在衬底210中传输电信号的导电通路。图3示出了在电介质层218中并且延伸进入电介质层220内的导电通路的示例，其包括经构图的金属层228和延伸到焊盘金属区238、240的导电过孔230、232、234、236。如图3所示的金属路径布设是一种示例性布设，并且可以对其做出各种修改。为简单起见，没有示出在其它电介质层内的金属通路。可以使用无焊内建层(BBUL)技术来形成衬底210，其中金属和电介质层被沉积和层叠以形成无芯无焊内建层(BBUL-C)封装。衬底210包括模制层266以及位于其上的共形屏蔽件268。
在图3所示的实施例中，倒装芯片管芯256位于嵌入到上部电介质层218的RF管芯244上的附着膜254上。RF管芯244可以包括位于其背侧表面上的金属化层252。可以通过电连接246、248在RF管芯的有源侧制造到RF管芯244的电气连接。倒装芯片管芯256可以通过例如到焊盘区238、240的电气连接241、243而电耦合到RF管芯244。可以使焊盘区238、240凹陷，以最小化组件的垂直高度。如图3中所示，凹陷区251、253被形成在第一侧212上的电介质层226中，并且电气连接241、243延伸穿过倒装芯片管芯256和焊盘区238、240之间的凹陷区251、253。根据凹陷区251、253的尺寸和精确配置，在某些实施例中，管芯结构可以至少部分位于凹陷区中，并且至少部分被嵌入到衬底210中。
图4示出了根据某些实施例中，在某些方面类似于图3的组件302的截面图，所述组件302包括衬底310以及位于嵌入式RF管芯344上的倒装芯片管芯356。衬底310是无芯的，并且包括第一侧312以及第二侧314，第一侧312可以包括位于其上的电气部件(包括但不限于放大器、开关、处理器)，第二侧314包括多个互连焊盘316，在其上可以制造到诸如板的另一器件的电气连接。衬底310包括多个层，所述多个层包括电介质层318、320、322、324、326。层326可以是阻焊剂层。衬底310还包括形成为用于在衬底310内传输电信号的导电通路。图4示出了在电介质层318中并且延伸进入电介质层320内的导电通路的示例，其包括经构图的金属层328和延伸到焊盘金属区338、340的导电过孔330、332、334、336。如图4所示的金属路径布设是一种示例性布设，并且可以对其做出各种修改。为简单起见，没有示出在大部分电介质层中的金属通路。可以使用无焊内建层(BBUL)技术来形成衬底310，其中金属和电介质层被沉积和层叠以形成无芯无焊内建层(BBUL-C)封装。衬底310可以包括模制层366以及位于其上的共性屏蔽件368。
在图4所示的实施例中，倒装芯片管芯356电耦合到嵌入到上部电介质层318中的RF管芯344。RF管芯344可以包括金属化层352以及在其背侧表面上的管芯附着膜354。可以通过耦合到经构图的金属层328的电气连接346、348在管芯的有源侧制造到RF管芯344的电气连接。倒装芯片管芯356可以通过例如到焊盘区338、340的电气连接341、343而电耦合到RF管芯344。焊盘区338、340延伸到衬底310侧面312的表面。在倒装芯片管芯356上还存在其它层，但为简单起见而没有示出。倒装芯片管芯356被设置为在管芯356和衬底310的一侧314的表面之间具有间隙359。这种间隙359用作使得倒装芯片管芯356和RF管芯344之间的电气干扰最小化。可以通过电气连接341、343的高度来控制倒装芯片管芯356和衬底310的一侧314的表面之间的间隙359的大小。
图5示出了根据某些实施例用于形成包括嵌入式RF管芯的组件的操作流程图。方框401是在衬底的管芯侧，在衬底电介质层中嵌入至少一个RF管芯。可以使用任何合适的处理操作，包括但不限于BBUL-C处理。在BBUL-C工艺中，RF管芯可以被设置在表面上，然后围绕RF管芯构建电介质层。在某些实施例中，然后形成穿过电介质层的接触开口，并且利用金属填充开口以形成用于连接到RF管芯的电气通路。方框403是在包含RF管芯的电介质层之上形成其它电介质和金属层。在BBUL工艺中，这种层被层叠到结构(具有形成的适当电气通路)上以产生多层衬底。方框405是在多层衬底上形成连接焊盘，以用于将衬底附着到印刷电路板(PCB)。方框407是在器件附着侧(在形成的连接焊盘的相对侧)上设置其它的管芯，其中设置其它的管芯以使得所述其它的管芯的至少一部分直接位于嵌入式管芯之上。这种布设用于使得嵌入式管芯和其它的管芯之间的电气连接距离最小化。方框409是在器件附着侧在其它的管芯和嵌入式管芯之上设置模制层和屏蔽件，以提供保护和电屏蔽。应当理解的是，对结合图4描述的上述操作，可以在各个实施例范围以内进行各种增加、减少、和/或修改。例如，在方框407中，其它的管芯可以是封装衬底组件的一部分，其大小可以被设计为适合在附着侧上的嵌入式RF管芯之上。此外，某些实施例可能涉及图4中指定的操作的子集，并且独立于图4中指定的其它操作。
本发明描述的实施例可以提供一个或多个如下优点。第一，RF管芯和一个或多个其它的管芯结构的嵌入式结构使封装结构具有更小的高度(z-方向)，某些实施例包括含有模制层的衬底具有小于1mm的总高度。第二，通过在嵌入式管芯上堆叠部件，封装衬底可以具有更小的横向尺寸(x-y方向)。在某些实施例中，这种配置使得横向尺寸可以减小50％。第三，通过在彼此顶部上设置RF管芯，可以制造更短和可靠的连接，从而使得RF损失最小化并且改善RF性能。第四，根据位于衬底中或位于衬底上的部件的类型，可以在单个封装衬底组件中实现多种技术的多种集成。第五，RF收发器可以被定制在单个封装衬底上。此外，诸如图1-4中形成在一个或多个管芯结构上的金属化层可以用作使得电气干扰最小化。
包括形成在上述实施例中的结构的组件可以在各种电子部件中找到应用。图6示意性示出了电子系统组件的示例，其中可以体现描述的实施例的各个方面。其它实施例不需要包括图6中指定的所有特征，并且可以包括图6中没有指定的替代特征。
图6的组件502可以包括在衬底510中的至少一个嵌入式RF管芯544。RF管芯544可以电耦合到设置在RF管芯上的其它的管芯556。如图6中所示，其它的管芯556的一部分被切除以示出RF管芯544(虚线表示，以指示它是被嵌入到衬底510中)。RF管芯544和位于其上的其它的管芯556可以被配置为如上述某些实施例中所示，例如，包括图1、3和4中示出的那些。尽管在图6中示出的仅仅是一个嵌入式RF管芯和一个其它的管芯，但是实施例中可以包括在衬底上的多个嵌入式管芯和多个其它的管芯(RF管芯或其它类型的管芯结构)，例如，如结合图2中所描述的。通过在封装衬底中或封装衬底上设置各种部件(例如，CPU、，放大器等等)，可以减小系统的大小。
衬底510可以耦合到印刷电路板588。组件502可以进一步包括其它部件，包括但不限于存储器590以及一个或多个控制器592a、592b……592n，这些存储器和控制器都分散在板588上。板588可以是单层或具有多个导电线的多层板，其提供封装衬底510中的电路与安装到板588上的其它部件之间的通信。在某些实施例中，板588可以包括诸如子卡或扩展卡的卡。某些部件还可以被座入到插头中或直接连接到板。各种部件还可以被集成到同一封装中。还可以包括显示器594。
在存储器590中，可以执行和保留任何适当的操作系统和各种应用。保留在存储器590中的内容可以按照已知的缓存技术进行缓存。存储器590中的程序和数据可以被交换到存储器件596作为存储器管理操作的一部分。系统组件502可以包括任何合适的计算器件，包括但不限于主机、服务器、个人电脑、工作站、笔记本电脑、掌上电脑、上网本、超级本、平板电脑、电子书、手持式游戏设备、手持式娱乐设备(例如，MP3(动态影像专家压缩标准音频层面3)播放器)、PDA(个人数字助理)、智能手机或其它电话设备(无线或有线)，网络应用设备、虚拟化设备、存储控制器、网络控制器、路由器等等。
控制器592a、592b……592n包括一个或多个系统控制器、外设控制器、存储控制器、集线控制器、I/O(输入/输出)总线控制器、视频控制器、网络控制器、存储器件控制器、通信控制器等等。例如，存储控制器可以根据存储协议层来控制从存储器件596读取数据以及向其写入数据。存储协议层可以是任何数量的已知的存储协议。写入到存储器件596或从存储器件596读取的数据可以通过已知的缓存技术进行缓存。网络控制器可以包括一个或多个协议层，以通过网络598发送网络数据包到远程设备和接收来自远程设备的网络数据包。网络598可以包括局域网(LAN)、因特网、广域网(WAN)、存储区域网络(SAN)等等。实施例可以被配置成通过无线网络或连接来传输和接收数据。在某些实施例中，网络控制器和各种协议层可以采用通过非屏蔽双绞线电缆的以太协议、令牌环协议、光纤通道协议等等，或任何其它合适的网络通信协议。
应当意识到，可以在本文所描述的实施例的范围内作出各种修改。本文中使用的术语管芯是指通过各种工艺操作以转换成期望的电子器件的工件。管芯通常是从晶圆分割的单片，可以是由半导体、非半导体或半导体和非半导体材料的结合制作的。诸如“第一”、“第二”以及类似的术语如果本文中使用，并不必然表示特定的顺序、数量或重要性，仅仅是用于区分不同要素。诸如“顶部”、“底部”、“上部”、“下部”、“之上”、“之下”以及类似的术语是为了描述的目的，并且用于提供相对的位置，而不应被理解为限制。实施例可以被制造、使用和包括在各种位置和取向内。
在上述详细描述中，出于简化公开的目的，各种特征被组合在一起。本公开的这种方法并不应解释为反映意图，即在每个权利要求中，所要求保护的本发明的实施例要求比明确记载的特征更多的特征。相反地，如以下权利要求所反映的，发明的主题可以少于单个公开实施例的所有特征。因此，以下权利要求由此被结合到详细说明中，每个权利要求自身作为单独的优选实施例。
虽然已经描述某些示例性实施例，并且将其示出在附图中，但是应当理解的是，这种实施例仅仅是说明性的，而非限制性的，并且实施例不限于示出和描述的特定构造和布置，因为本领域技术人员可以对其进行相应的修改。

Claims (24)

1.一种组件，包括：
无芯衬底，所述无芯衬底包括多个电介质层和导电通路，所述无芯衬底包括第一侧以及与所述第一侧相对的第二侧；
第一管芯，所述第一管芯被嵌入在所述无芯衬底中，所述第一管芯包括RF管芯，所述第一管芯位于延伸到所述无芯衬底的所述第一侧的电介质层中；以及
第二管芯，所述第二管芯位于第一侧上，所述第二管芯位于所述第一管芯上。
2.根据权利要求1所述的组件，还包括：
模制材料，所述模制材料位于管芯侧上，其中所述第一管芯和所述第二管芯由所述模制材料覆盖；以及
电屏蔽层，所述电屏蔽层位于所述第一侧之上。
3.根据权利要求1所述的组件，还包括：
第三管芯，所述第三管芯被嵌入在所述无芯衬底中，所述第三管芯与所述第一管芯位于相同的电介质层中；以及
第四管芯，所述第四管芯位于所述无芯衬底的所述第一侧上的所述第三管芯上。
4.根据权利要求1所述的组件，还包括在所述无芯衬底的焊盘侧上的多个互连焊盘；以及印刷电路板，其中所述无芯衬底通过所述互连焊盘电耦合到所述印刷电路板。
5.根据权利要求1所述的组件，其中所述第一管芯包括有源侧和背侧，所述第一管芯的所述有源侧位于所述第一管芯的所述背侧和所述无芯衬底的所述第二侧之间。
6.根据权利要求1所述的组件，还包括将所述第二管芯电耦合到所述无芯衬底的引线键合。
7.根据权利要求1所述的组件，其中所述第二管芯包括功率放大器，并且其中所述第二管芯电耦合到所述第一管芯。
8.根据权利要求1所述的组件，其中所述第二管芯包括有源侧和背侧，并且其中所述第二管芯的背侧面向所述第一管芯的背侧。
9.根据权利要求1所述的组件，其中所述第二管芯的至少一部分直接位于所述第一管芯之上。
10.根据权利要求1所述的组件，其中所述第二管芯包括有源侧和背侧，并且其中所述第二管芯的有源侧面向所述第一管芯的背侧。
11.根据权利要求1所述的组件，还包括所述第二管芯与所述无芯衬底的背侧之间的间隙。
12.根据权利要求5所述的组件，所述第一管芯包括在其背侧上的金属化层。
13.一种组件，包括：
无芯衬底，所述无芯衬底包括第一侧和第二侧；
第一管芯，所述第一管芯被嵌入在所述无芯衬底中的电介质层中，所述第一管芯包括RF管芯；
第二管芯，所述第二管芯位于所述无芯衬底的所述第一侧上并且电耦合到所述第一管芯；
其中所述第一管芯通过多个电介质层与所述第二侧分隔开；并且
其中所述第二管芯与所述第一管芯对准，使得当从上方观察时，所述第二管芯覆盖所述第一管芯的至少一部分。
14.根据权利要求13所述的组件，还包括：
模制材料，所述模制材料位于所述第一侧上，其中所述第一管芯和所述第二管芯由所述模制材料覆盖；以及
电屏蔽结构，所述电屏蔽结构在所述第一侧上耦合到所述模制材料。
15.根据权利要求13所述的组件，
所述第一管芯包括金属化层以及位于其上的管芯附着膜；并且
所述第二管芯包括金属化层以及位于其上的管芯附着膜；
其中所述第二管芯的管芯附着膜被设置成与所述第一管芯的管芯附着膜接触。
16.根据权利要求13所述的组件，其中所述第一管芯位于延伸到所述无芯衬底的所述第一侧的电介质层中。
17.根据权利要求13所述的组件，还包括：被嵌入在所述电介质层中的第三管芯；以及位于所述无芯衬底的管芯附着侧上的第四管芯。
18.一种方法，包括：
在无芯衬底的电介质层中嵌入包括RF管芯的第一管芯，所述无芯衬底包括第一侧以及与所述第一侧相对的第二侧，所述第一管芯位于延伸到所述第一侧的电介质层中；
在所述无芯衬底的所述第一侧上设置第二管芯，所述第二管芯位于所述第一管芯之上；
在所述衬底的所述第一侧上形成模制层，所述模制层覆盖所述第一管芯和所述第二管芯；以及
提供耦合到管芯侧的所述模制层的电屏蔽层。
19.根据权利要求18所述的方法，还包括：将第三管芯与所述第一管芯嵌入在相同的电介质层中；在所述无芯衬底的所述第一侧上设置第四管芯，所述第四管芯位于所述第三管芯上。
20.根据权利要求18所述的方法，还包括：设置所述第一管芯和所述第二管芯，使得所述第一管芯的有源侧面向所述无芯衬底的所述第二侧并且所述第一管芯的背侧面向所述第二管芯。
21.根据权利要求18所述的方法，还包括：设置所述第二管芯，使得所述第二管芯的背侧面向所述第一管芯的背侧。
22.根据权利要求18所述的方法，还包括：设置所述第二管芯，使得所述第二管芯的有源侧面向所述第一管芯的背侧。
23.根据权利要求18所述的方法，还包括：在所述第一侧上形成凹陷区，其中在所述凹陷区中制造从所述第二管芯到所述无芯衬底的多个电连接。
24.根据权利要求18所述的方法，其中所述第二管芯与所述无芯衬底的所述第一侧间隔开。
CN201380004447.XA 2012-09-29 2013-06-28 在无芯衬底中具有嵌入式rf管芯的系统级封装 Pending CN104221146A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/631,982 US20140091440A1 (en) 2012-09-29 2012-09-29 System in package with embedded rf die in coreless substrate
US13/631,982 2012-09-29
PCT/US2013/048780 WO2014051816A1 (en) 2012-09-29 2013-06-28 System in package with embedded rf die in coreless substrate

Publications (1)

Publication Number Publication Date
CN104221146A true CN104221146A (zh) 2014-12-17

Family

ID=50384391

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380004447.XA Pending CN104221146A (zh) 2012-09-29 2013-06-28 在无芯衬底中具有嵌入式rf管芯的系统级封装

Country Status (6)

Country Link
US (1) US20140091440A1 (zh)
JP (1) JP6097837B2 (zh)
KR (2) KR101629120B1 (zh)
CN (1) CN104221146A (zh)
DE (1) DE112013000419B4 (zh)
WO (1) WO2014051816A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695243A (zh) * 2017-03-31 2018-10-23 英特尔公司 包括管芯背面上的结构的系统级封装架构
CN113725098A (zh) * 2020-03-27 2021-11-30 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224674B2 (en) * 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
US9451696B2 (en) 2012-09-29 2016-09-20 Intel Corporation Embedded architecture using resin coated copper
US9537205B2 (en) 2013-11-08 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3D antenna for integrated circuits
KR101688077B1 (ko) * 2015-01-08 2016-12-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지 구조물 및 그 제작 방법
US20170092594A1 (en) * 2015-09-25 2017-03-30 Qualcomm Incorporated Low profile package with passive device
CN107424974A (zh) * 2016-05-24 2017-12-01 胡迪群 具有埋入式噪声屏蔽墙的封装基板
US10666200B2 (en) * 2017-04-04 2020-05-26 Skyworks Solutions, Inc. Apparatus and methods for bias switching of power amplifiers
US10879197B2 (en) * 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating package structure
US11424195B2 (en) * 2018-04-02 2022-08-23 Intel Corporation Microelectronic assemblies having front end under embedded radio frequency die
WO2020250795A1 (ja) * 2019-06-10 2020-12-17 株式会社ライジングテクノロジーズ 電子回路装置
KR102573573B1 (ko) 2019-10-25 2023-09-01 삼성전자주식회사 반도체 패키지
US11152707B1 (en) * 2020-07-02 2021-10-19 International Business Machines Corporation Fast radio frequency package
US20220208713A1 (en) * 2020-12-30 2022-06-30 Micron Technology, Inc. Semiconductor device assemblies and systems with one or more dies at least partially embedded in a redistribution layer (rdl) and methods for making the same

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080020512A1 (en) * 2002-10-08 2008-01-24 Marcos Karnezos Method for making a semiconductor multi-package module having inverted wire bond carrier second package
JP2008091418A (ja) * 2006-09-29 2008-04-17 Elpida Memory Inc 半導体装置及びその製造方法
US20100309704A1 (en) * 2009-06-05 2010-12-09 Sriram Dattaguru In-pakage microelectronic apparatus, and methods of using same
US20110149519A1 (en) * 2009-12-18 2011-06-23 Choudhury Debabani Apparatus and method for embedding components in small-form-factor, system-on-packages
JP2011233915A (ja) * 2011-07-06 2011-11-17 Panasonic Corp 複合配線基板およびその製造方法、ならびに電子部品の実装体および製造方法
US20110317383A1 (en) * 2010-06-23 2011-12-29 Guzek John S Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US20120021565A1 (en) * 2010-07-23 2012-01-26 Zhiwei Gong Method of forming a packaged semiconductor device
US20120074580A1 (en) * 2010-09-24 2012-03-29 Nalla Ravi K Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
CN102543970A (zh) * 2011-12-26 2012-07-04 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN102640283A (zh) * 2009-12-29 2012-08-15 英特尔公司 具有嵌入式管芯的半导体封装及其制造方法
CN102934223A (zh) * 2010-06-30 2013-02-13 英特尔公司 具有介入物的内建非凹凸层封装设计

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6586836B1 (en) * 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
US6856007B2 (en) * 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
JP2003188340A (ja) * 2001-12-19 2003-07-04 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP3925378B2 (ja) * 2002-09-30 2007-06-06 ソニー株式会社 高周波モジュール装置の製造方法。
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
US20070152321A1 (en) * 2005-12-29 2007-07-05 Wei Shi Fluxless heat spreader bonding with cold form solder
JP4946056B2 (ja) * 2006-01-11 2012-06-06 日本電気株式会社 積層型モジュールおよびその製造方法
JP2007242684A (ja) * 2006-03-06 2007-09-20 Disco Abrasive Syst Ltd 積層型半導体装置及びデバイスの積層方法
US7892882B2 (en) * 2006-06-09 2011-02-22 Freescale Semiconductor, Inc. Methods and apparatus for a semiconductor device package with improved thermal performance
KR100844383B1 (ko) * 2007-03-13 2008-07-07 도레이새한 주식회사 반도체 칩 적층용 접착 필름
US9941245B2 (en) * 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
TW200933859A (en) * 2008-01-17 2009-08-01 En-Min Jow Electromagnetic shilding structure and method for multi-chip package module
JP2010004028A (ja) * 2008-05-23 2010-01-07 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置
JP5001903B2 (ja) * 2008-05-28 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5402482B2 (ja) * 2009-10-01 2014-01-29 パナソニック株式会社 モジュールとモジュールの製造方法
US8304286B2 (en) * 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
JP5565000B2 (ja) * 2010-03-04 2014-08-06 カシオ計算機株式会社 半導体装置の製造方法
US8754516B2 (en) * 2010-08-26 2014-06-17 Intel Corporation Bumpless build-up layer package with pre-stacked microelectronic devices
US8786066B2 (en) 2010-09-24 2014-07-22 Intel Corporation Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same
JP6144868B2 (ja) * 2010-11-18 2017-06-07 日東電工株式会社 フリップチップ型半導体裏面用フィルム、ダイシングテープ一体型半導体裏面用フィルム、及び、フリップチップ型半導体裏面用フィルムの製造方法
US20130093067A1 (en) * 2011-10-13 2013-04-18 Flipchip International, Llc Wafer level applied rf shields
US8890628B2 (en) * 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080020512A1 (en) * 2002-10-08 2008-01-24 Marcos Karnezos Method for making a semiconductor multi-package module having inverted wire bond carrier second package
JP2008091418A (ja) * 2006-09-29 2008-04-17 Elpida Memory Inc 半導体装置及びその製造方法
US20100309704A1 (en) * 2009-06-05 2010-12-09 Sriram Dattaguru In-pakage microelectronic apparatus, and methods of using same
US20110149519A1 (en) * 2009-12-18 2011-06-23 Choudhury Debabani Apparatus and method for embedding components in small-form-factor, system-on-packages
CN102640283A (zh) * 2009-12-29 2012-08-15 英特尔公司 具有嵌入式管芯的半导体封装及其制造方法
US20110317383A1 (en) * 2010-06-23 2011-12-29 Guzek John S Mold compounds in improved embedded-die coreless substrates, and processes of forming same
CN102934223A (zh) * 2010-06-30 2013-02-13 英特尔公司 具有介入物的内建非凹凸层封装设计
US20120021565A1 (en) * 2010-07-23 2012-01-26 Zhiwei Gong Method of forming a packaged semiconductor device
US20120074580A1 (en) * 2010-09-24 2012-03-29 Nalla Ravi K Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
JP2011233915A (ja) * 2011-07-06 2011-11-17 Panasonic Corp 複合配線基板およびその製造方法、ならびに電子部品の実装体および製造方法
CN102543970A (zh) * 2011-12-26 2012-07-04 日月光半导体制造股份有限公司 半导体封装件及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695243A (zh) * 2017-03-31 2018-10-23 英特尔公司 包括管芯背面上的结构的系统级封装架构
CN113725098A (zh) * 2020-03-27 2021-11-30 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
CN113725098B (zh) * 2020-03-27 2023-12-26 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构

Also Published As

Publication number Publication date
DE112013000419T5 (de) 2014-09-18
JP6097837B2 (ja) 2017-03-15
JP2015536046A (ja) 2015-12-17
KR101629120B1 (ko) 2016-06-09
KR101709579B1 (ko) 2017-02-23
KR20140098828A (ko) 2014-08-08
WO2014051816A1 (en) 2014-04-03
US20140091440A1 (en) 2014-04-03
DE112013000419B4 (de) 2024-04-11
KR20160066012A (ko) 2016-06-09

Similar Documents

Publication Publication Date Title
CN104221146A (zh) 在无芯衬底中具有嵌入式rf管芯的系统级封装
US10051733B2 (en) Printed circuit board with coextensive electrical connectors and contact pad areas
CN102610596B (zh) 用于将现有硅管芯结合到3d集成叠置体中的方法
US7507915B2 (en) Stack structure of carrier boards embedded with semiconductor components and method for fabricating the same
CN104916645A (zh) 半导体装置及半导体装置的制造方法
US20140124907A1 (en) Semiconductor packages
CN104040713A (zh) 用于层叠封装架构的嵌入式结构
US20080158063A1 (en) Package level integration of antenna and rf front-end module
KR20130010359A (ko) 반도체 장치용 기판 및 그를 포함한 반도체 장치
KR102041243B1 (ko) 반도체 패키지
JP2010538478A (ja) 高密度ｂｌｂｕ層および低密度またはコアレス基板を備えたｉｃパッケージ
CN104716114A (zh) 半导体装置
CN104051379A (zh) 具有超薄介电层的无焊内建层（bbul）半导体封装
WO2003007375A2 (en) Single package containing multiple integrated circuit devices
CN110622306A (zh) 低串扰垂直连接接口
JP2001007249A (ja) パッケージ基板及びこれを備えた半導体装置
KR20150048531A (ko) 적층 반도체 패키지
US9565763B2 (en) Printed circuit boards having supporting patterns and method of fabricating the same
CN109983570A (zh) 具有晶片级有源管芯和外部管芯底座的半导体封装
US10497655B2 (en) Methods, circuits and systems for a package structure having wireless lateral connections
US20080123309A1 (en) Slim design main board
CN205232575U (zh) 电子装置、电子系统和电子设施
CN203491244U (zh) 一种封装结构
CN105009279A (zh) 半导体器件及制造半导体器件的方法
CN116314055B (zh) 一种半导体封装结构及射频前端模块产品

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20141217

RJ01 Rejection of invention patent application after publication