KR20160066012A - Rf 패키지 조립체 및 rf 패키지 조립체의 제조 방법 - Google Patents

Rf 패키지 조립체 및 rf 패키지 조립체의 제조 방법 Download PDF

Info

Publication number
KR20160066012A
KR20160066012A KR1020167014544A KR20167014544A KR20160066012A KR 20160066012 A KR20160066012 A KR 20160066012A KR 1020167014544 A KR1020167014544 A KR 1020167014544A KR 20167014544 A KR20167014544 A KR 20167014544A KR 20160066012 A KR20160066012 A KR 20160066012A
Authority
KR
South Korea
Prior art keywords
die
disposed
assembly
coreless substrate
attach film
Prior art date
Application number
KR1020167014544A
Other languages
English (en)
Other versions
KR101709579B1 (ko
Inventor
비제이 케이 네어
존 에스 구젝
요하나 엠 스완
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160066012A publication Critical patent/KR20160066012A/ko
Application granted granted Critical
Publication of KR101709579B1 publication Critical patent/KR101709579B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

전자 조립체 및 그 제조 방법이 개시되어 있다. 하나의 조립체는 복수의 유전층 및 전기 전도 경로를 포함하는 코어리스 기판을 포함하며, 상기 코어리스 기판은 제 1 측면 및 상기 제 1 측면에 대향하는 제 2 측면을 포함한다. 이러한 조립체는 코어리스 기판 내에 매립된 제 1 다이를 포함하며, 제 1 다이는 RF 다이를 포함하고, 또한 제 1 다이는 코어리스 기판의 제 1 측면으로 연장되는 유전층 내에 배치된다. 상기 조립체는 제 1 측면 상에 배치되는 제 2 다이를 포함하고, 제 2 다이는 제 1 다이 상에 배치된다. 다른 형태에서, 다이 측면 상에 몰딩 물질이 배치될 수도 있고, 제 1 다이 및 제 2 다이는 몰딩 물질에 의해 덮인다. 다른 형태에서, 전기 차폐층이 제 1 측면 위에 배치될 수도 있다. 다른 실시예들이 개시 및 청구된다.

Description

RF 패키지 조립체 및 RF 패키지 조립체의 제조 방법{RF PACKAGE ASSEMBLY AND METHOD FOR MANUFACTURING THE SAME}
개시된 실시예는 기판 내에 매립된 RF 다이와, 이 RF 다이 상에 위치하는 구성요소를 포함하는 조립체 구조물, 복수의 매립형 RF 다이 구조물 및 복수의 구성요소의 이용, 매립형 RF 다이 구조물을 포함하는 조립체 구조물을 제조하기 위한 방법에 관한 것이다.
전자 장치가 점점 더 소형화되고 무선 통신 필요성이 증가함에 따라, 패키지 기판 상에 위치하는 무선 주파수 다이(RF 다이)를 포함하는 기존 조립체는 낮은 프로파일 소형 폼 팩터(low profile small form factor) 무선 통신 장치의 형성을 실현시키기 어렵게 하는 두께를 갖는다.
(특허문헌 1) US2007-0284704 A1
개시된 실시예는 이러한 문제를 해결하기 위해 기판 내에 매립된 RF 다이를 제공하는 것을 목적으로 한다.
이러한 목적을 위해, 하나의 예시적인 조립체는, 복수의 유전층 및 전기 전도 경로를 포함하고, 또한 제 1 측면 및 상기 제 1 측면에 대향하는 제 2 측면을 구비하는 코어리스 기판과, 상기 코어리스 기판 내에 매립되고, RF 다이를 포함하며, 상기 코어리스 기판의 제 1 측면으로 연장되는 유전층 내에 배치되는 제 1 다이와, 상기 제 1 측면 상에 배치되고, 또한 상기 제 1 다이 상에 배치되는 제 2 다이를 포함한다.
실시예들은 축적에 맞게 그려진 것이 아닌 첨부 도면을 참조하여 예시로서 설명된다.
도 1은 소정의 실시예에 따라 매립형 RF 다이를 구비하는 다층 기판을 포함하는 조립체를 도시하는 도면,
도 2는 소정의 실시예에 따라 매립형 RF 다이 및 다른 매립형 다이를 구비하는 다층 기판을 포함하는 조립체를 도시하는 도면,
도 3은 소정의 실시예에 따라 기판 표면 상에 매립형 RF 다이 및 플립 칩 다이를 구비하는 다층 기판을 포함하는 조립체를 도시하는 도면,
도 4는 소정의 실시예에 따라 기판 표면 및 플립 칩 다이 사이에 갭을 갖는 매립형 RF 다이와 플립 칩 다이를 포함하는 조립체를 도시하는 도면,
도 5는 소정의 실시예에 따라 매립형 RF 다이를 구비하는 다층 기판을 포함하는 조립체를 형성하기 위한 동작의 순서도,
도 6은 실시예가 응용예를 발견할 수 있는 전자 시스템 배열을 도시하는 도면.
아래에서는 도면을 참조할 것이고, 유사한 구조물에는 유사한 도면 부호가 제공될 수 있다. 다양한 실시예의 구조를 더욱 명확하게 보여주기 위해, 본 명세서에 포함된 도면은 전자 장치 및 다양한 구성요소의 도식적인 표현들을 포함한다. 따라서, 제조되는 구조물의 실제 외양은 도시되는 실시예의 청구되는 구조물을 여전히 포함하면서도 서로 다르게 나타날 수 있다. 더욱이, 도면은 도시되는 실시예를 이해하는데 필요한 구조물만을 보여줄 수 있다. 당 분야에 알려져 있는 추가적인 구조물은 도면의 명료성을 유지하기 위해 포함되지 않았다.
RF(무선 주파수) 패키지 조립체는 전력 증폭기, 스위치, 및 다른 디바이스를 포함하지만, 이에 한정되지 않는 수반 구성요소들과 함께, 기판 상에 위치하는 하나 이상의 RF 다이 구조물을 포함하도록 형성되고 있다.
소정의 실시예는 기판 내에 매립된 RF 다이와, 이 RF 다이 상에 위치하는 구성요소를 포함하는 조립체 구조물에 관한 것이다. 소정의 실시예는 복수의 매립형 RF 다이 구조물 및 복수의 구성요소의 이용에 또한 관한 것이다. 또 다른 실시예는 매립형 RF 다이 구조물을 포함하는 조립체 구조물을 제조하기 위한 방법에 관한 것이다.
도 1은 기판(10)을 구비하는 조립체(2)를 포함하는 실시예의 단면도이다. 도시된 기판(10)은 제 1 측면(12) 및 제 2 측면(14)을 포함한다. 도 1의 실시예에 도시되는 바와 같이, 제 1 측면(12)은 전기적 구성요소(증폭기, 스위치, 프로세서를 포함하지만, 이에 한정되지 않음)가 그 위에 위치할 수 있기 때문에 디바이스 실장 측면으로 불릴 수 있다. 제 2 측면(14)은 랜드 측면으로 불릴 수 있고, 보드(도 1에 도시되지 않음)와 같은 다른 디바이스에 대한 전기적 연결이 이루어질 수 있는 복수의 상호연결 패드(16)를 포함한다. 기판(10)은 유전층을 구비한 복수의 층(18, 20 22, 24, 26)을 포함한다. 층(26)은 솔더 레지스트층일 수 있다. 기판(10)은 기판(10) 내에 전기 신호를 전달하기 위해 형성되는 전기 전도성 경로를 또한 포함한다. 도 1은 유전층(18) 내에서 유전층(20) 내로 연장되는 전기 전도성 경로의 일례를 나타내며, 와이어 본딩을 위한 패드로 기능하는 패드 금속 영역(38, 40)까지 연장되는 전기 전도성 비아(30, 32, 34, 36) 및 패터닝된 금속층(28)을 포함한다. 도 1에 도시되는 바와 같은 금속 경로 레이아웃은 하나의 레이아웃의 예일 뿐이고, 다양한 변형예가 이루어질 수 있다. 대부분의 유전층을 통과하는 금속 경로들은 단순화를 위해 도시되지 않는다. 도 1의 실시예에서, 기판(10)은 무-범프 축적층(BBUL: bumpless build-up layer) 기술을 이용하여 형성될 수 있고, 유전층 및 금속층이 증착 및 적층되어, 무범프 축적층 코어리스(BBUL-C) 패키지를 형성할 수 있다.
도 1의 실시예에 도시되는 바와 같이, RF 다이(44)(제 1 다이)가 기판(10)의 상측 유전층(18) 내에 매립된다. RF 다이(44)는 그 배면측 표면 상에 위치하는 금속피복층(52)을 포함할 수 있다. 금속피복층은 단일 금속층이거나 금속층의 적층체일 수 있다. RF 다이(44)에 대한 전기적 연결은 연결부(46, 48)를 통해 RF 다이(44)의 액티브 측면(active side) 상에 구성된다. 단순화를 위해, 단 2개의 연결부(46, 48)만이 도시된다. 예를 들어, 중합체로부터 형성되는 다이 부착 필름(54)은 금속피복층(52) 상에 위치할 수 있고, 금속피복층(52)은 RF 다이(44)와 다이 부착 필름(54) 사이에 위치한다.
다이(56)(제 2 다이)와 같은 다른 구성요소는 RF 다이(44) 상의 다이 부착 필름(54) 상의 기판(10) 상에 위치할 수 있다. 다이(56)는 소정의 실시예에서, 와이어 본드부(58, 60)를 통해 패드 영역(38, 40)에서 기판(10)에 와이어 본딩되는 제 2 RF 다이를 포함한다. 다이(56)는 금속피복층(62) 및 다이 부착 필름(64)을 또한 포함할 수 있고, 금속피복층(62)은 다이 부착 필름(64)과 다이(56) 사이에 위치하고, 다이 부착 필름(64)은 RF 다이(44) 상의 다이 부착 필름(54)에 연결된다. 이용되는 특정 다이 구조물 및/또는 구성요소에 따라, 소정의 실시예에서, 다이 부착 필름(54, 64) 및 금속피복층(52 62) 중 하나 이상은 변형되거나 생략될 수 있다. 도 1에 도시되는 다양한 층들은 반드시 축적에 맞게 그려진 것이 아니며, 두께가 균일할 필요가 없으며, 도시되는 실시예와 다를 수 있다.
도 1에 도시되는 바와 같이, RF 다이(44)는 기판(10) 내에 매립되고, 다이(56)는 RF 다이(44) 상에 위치하며, 금속 피복층(52, 62) 및 부착 필름(54, 64)에 의해 분리된다. 위에서 볼 때, 도 1의 확대부는 다양한 층들의 관계를 도시하며, 부착 필름층(54, 64)이 서로 접촉한다. 중합체와 같은 몰딩층(66)이 기판 표면을 덮도록 형성될 수 있고, 패드 영역(48, 40)에 연결된 와이어 본드부(58, 60) 및 다이(56)를 포함한다. 적절한 등각 차폐부(68)가 전자기(EM) 노이즈를 차폐시키기 위해 몰딩층(66)의 측부 및 상부 상에 또한 형성될 수 있다. 조립체의 높이를 최소화시키기 위해, 보드에 대한 연결은 상호연결 패드(16)를 이용하여 랜드 그리드 어레이(LGA)를 이용하여 구현될 수 있다. 볼 그리드 어레이(BGA)를 포함하지만, 이에 한정되지 않는 다른 상호연결 구조물이 또한 사용될 수 있다. 소정의 실시예에서, RF 다이(44)는 기지대역 및 매체 액세스 제어 회로(BB-MAC)를 포함할 수 있다. 추가적으로, 소정의 실시예에서, 구성요소(56)는 다른 RF 다이 또는 아날로그 다이 구성요소를 포함하지만, 이에 한정되지 않는 구조물로부터 선택될 수 있다.
도 1에 도시되는 바와 같은 패키지 구조물을 포함하는 조립체를 형성함으로써, 다음의 장점들 중 하나 이상이 소정의 실시예에서 존재할 수 있다. 첫 번째로, 기판(10)에 RF 다이(44)를 매립함으로써, 기판 내에 매립되지 않은 RF 다이를 갖는 패키지에 비해 패키지 높이가 감소할 수 있다. 두 번째로, RF 다이(44)를 매립함으로써, 신호 길이가 감소할 수 있다. 세 번째로, 도 1에 도시되는 설계는 RF 다이(44)의 동-위치 차폐(in-situ shielding)를 또한 제공한다. 네 번째로, 도 1에 도시되는 바와 같이, 예를 들어, RF 다이(44) 상에 다이(56)를 배치함으로써, 다른 구성의 다이 구조물을 갖는 패키지와 비교할 때, 기판(10) 폭이 감소할 수 있고 상호연결 길이가 감소할 수 있다.
도 2는 소정의 실시예에 따라 기판(110)을 포함하는 조립체(102)의 단면도를 도시한다. 기판(110)은 코어리스 형태로서, 제 1 측면(112) 및 제 2 측면(114)을 포함한다. 기판(110)은 위에 위치하는 전기 구성요소(증폭기, 스위치, 프로세서를 포함하지만, 이에 한정되지 않음)을 구비하는 제 1 측면(112)을 포함한다. 제 2 측면(114)은 보드(도 2에 도시되지 않음)와 같은 다른 디바이스에 대한 전기적 연결을 구성할 수 있는 복수의 상호연결 패드(116)를 제 2 측면 상에 포함한다. 기판(110)은 유전층을 포함하는 복수의 층(118, 120, 122, 124, 126)을 포함할 수 있다. 층(126)은 솔더 레지스트층일 수 있다. 유전층 두께가 균일할 필요가 없다. 기판(110)은 전기 신호를 전달하도록 형성되는 전기 전도 경로를 포함한다. 도 2는 유전층(118) 내에서 유전층(120) 내로 연장되는 전기 전도 경로의 일례를 나타내며, 유전층(126) 내의 패터닝된 금속층(128)과, 금속층(128)과 접촉하는 전기 전도성 비아(131, 132, 133, 134, 135, 136)와, 와이어 본딩 영역으로 기능하는 패드 영역(138, 139, 140, 141)을 포함한다. 도 2에 도시되는 바와 같은 전기 전도 경로는 하나의 레이아웃의 예이며, 다양한 변형예가 이루어질 수 있다. 전기 전도 경로(예를 들어, 패터닝된 금속층, 비아, 및 앞서 설명한 그외 다른 금속 영역을 포함함)가 다른 디바이스층을 통해 연장될 수 있으나, 단순화를 위해 도시하지 않는다. 기판(110)은 무범프 축적층(BBUL) 기술을 이용하여 형성되어, 무범프 축적층 코어리스(BBUL-C) 패키지를 형성할 수 있다. 기판(110)은 기판 상에 위치하는 몰딩층(166) 및 등각 차폐부(168)를 포함할 수 있다.
소정의 실시예에서, 복수의 다이 구조물이 기판 내에 매립될 수 있다. 도 2의 실시예에서 도시되는 바와 같이, RF 다이(144) 및 다이(145)는 상측 유전층(118) 내 기판(110) 내에 매립된다. 일 실시예에서, RF 다이(144)는 기지대역 및 매체 액세스 제어 회로(BB-MAC)를 포함하는 무선 주파수 집적 회로(RFIC)를 포함한다. 다이(145)는 일 실시예에서, 예를 들어, 전력 증폭기를 위한 RF 정합 및 주파수 튜닝 기능을 제공하는 회로를 포함하는 수동형 집적 장치(IPD)일 수 있다. 금속피복층(152) 및 다이 부착 필름(154)이 RF 다이(144) 상에 제공될 수 있고, 다이 부착 필름(155)이 다이(145) 상에 제공될 수 있다. RF 다이(144)에 대한 전기적 연결은 연결부(146, 148)를 통해 도 2에 도시되는 실시예에서 액티브 측면 상에서 구현된다. 단순화를 위해, 2개의 연결부(146, 148)가 도시되지만, 실시예는 보다 많은 수의 연결부를 포함할 수 있다. 다이 부착 필름(154)은, 금속피복층(152)이 RF 다이(144)와 다이 부착 필름(154) 사이에 배치되도록, 금속피복층(152) 상에 배치된다.
예를 들어, RF 전력 증폭기 다이일 수 있는 다이(156)와 같은 구성요소는 기판 내에 매립된 RF 다이(144) 상의 다이 부착 필름(154) 상의 기판(110) 상에 배치될 수 있다. 다이(156)는 소정의 실시예에서, 와이어 본드부(158, 160)를 통해 패드 영역(138, 140)에서 기판(110)에 와이어 본딩될 수 있다. 다이(156)는 금속피복층(162) 및 다이 부착 필름(164)을 또한 포함할 수 있고, 다이 부착 필름(164)은 도 2의 좌측 확대도에 도시되는 바와 같이, RF 다이(144) 상의 다이 부착 필름(154)에 연결된다.
예를 들어, RF 스위치 다이일 수 있는 다이(157)와 같은 구성요소가, 도 2의 우측 확대도에 도시되는 바와 같이, 기판(110) 내에 매립되는 다이(145) 상의 다이 부착 필름(155) 상의 기판(110) 상에 배치될 수 있다. 다이(157)는 소정의 실시예에서, 와이어 본드부(159, 161)를 통해 패드 영역(139, 141)에서 기판(110)에 와이어 본딩될 수 있다. RF 스위치와 같은 다이(157)는 금속피복층(163) 및 다이 부착 필름(165)을 또한 포함할 수 있고, 금속피복층(163)은 다이 부착 필름(165) 및 다이(157) 사이에 배치되며, 다이 부착 필름(165)은 RF 다이(144) 상의 다이 부착 필름(155)에 연결된다.
도 2에 도시되는 실시예에 따른 조립체는 다층 기판의 디바이스 부착 측면 내에 매립되거나, 그 상에 위치하는 다양한 RF 구성요소들을 포함할 수 있다. 이러한 조립체는 완전한 RF 트랜시버 패키지의 소정의 실시예를 형성할 수 있게 한다.
도 3은 소정의 실시예에 따라, 매립형 RF 다이(244) 상에 위치하는 플립 칩 다이(256)를 구비하는 기판(210)을 포함하는 조립체(202)의 단면도를 도시한다. 기판(210)은 코어리스 형태로서, 제 1 측면(212) 및 제 2 측면(214)을 포함한다. 제 1 측면(212)은 제 1 측면 상에 위치하는 전기 구성요소(증폭기, 스위치, 프로세서를 포함하지만, 이에 한정되지 않음)를 포함할 수 있다. 제 2 측면(214)은 보드와 같은 다른 디바이스에 대한 전기적 연결을 구현할 수 있는 복수의 상호연결 패드(216)를 제 2 측면 상에 포함한다. 기판(210)은 유전층을 포함하는 복수의 층(218, 220, 222, 224, 226)을 포함한다. 층(226)은 솔더 레지스트층일 수 있다. 기판(210)은 기판(210) 내에서 전기 신호를 전달하도록 형성되는 전기 전도 경로를 또한 포함한다. 도 3은 유전층(218) 내에서, 유전층(220) 내로 연장되는 전기 전도 경로의 일례를 나타내며, 패드 금속 영역(238, 240)으로 연장되는 전기 전도 비아(230, 232, 234, 236) 및 패터닝된 금속층(228)을 포함한다. 도 3에 도시되는 바와 같은 금속 경로 레이아웃은 하나의 레이아웃의 예이고, 다양한 변형예가 구현될 수 있다. 다른 유전층 내의 금속 경로는 단순화를 위해 도시되지 않는다. 기판(210)은 무범프 축적층(BBUL) 기술을 이용하여 형성될 수 있고, 금속 및 유전층이 증착 및 적층되어 무범프 축적층 코어리스(BBUL-C) 패키지를 형성할 수 있다. 기판(210)은 기판 상에 위치하는 몰딩층(266) 및 등각 차폐부(268)를 포함할 수 있다.
도 3에 도시되는 실시예에서, 플립 칩 다이(256)는, 상측 유전층(218)에 매립된 RF 다이(244) 상의 다이 부착 필름(254) 상에 위치한다. RF 다이(244)는 그 배측면(backside) 표면 상에 위치하는 금속피복층(252)을 포함할 수 있다. RF 다이(244)에 대한 전기적 연결은 전기 연결부(246, 248)를 통해 RF 다이의 액티브 측면 상에서 이루어질 수 있다. 플립 칩 다이(256)는 예를 들어, 패드 영역(238, 240)에 대한 전기 연결부(241, 243)를 통해 RF 다이(244)에 전기적으로 연결될 수 있다. 패드 영역(238, 240)은 조립체의 수직 높이를 최소화시키도록 요홈화될 수 있다. 도 3에 도시되는 바와 같이, 요홈 영역(251, 253)은 제 1 측면(212) 상의 유전층(226) 내에 형성되고, 전기 연결부(241, 243)는 플립 칩 다이(256)와 패드 영역(238, 240) 사이에서 요홈 영역(251, 253)을 통해 연장된다. 요홈 영역(251, 253)의 크기 및 정확한 구조에 따라, 다이 구조물은 소정의 실시예에서 적어도 부분적으로 그 내부에 위치할 수 있고, 적어도 부분적으로 기판(210) 내에 매립될 수 있다.
도 4는 소정의 실시예에 따라, 매립형 RF 다이(344) 상에 위치하는 플립 칩 다이(356) 및 기판(310)을 포함하는, 도 3의 경우와 일면 유사한 조립체(302)의 단면도를 도시한다. 기판(310)은 코어리스 형태로서, 그 위에 위치하는 전기적 구성요소(증폭기, 스위치, 프로세서를 포함하지만, 이에 한정되지 않음)를 포함할 수 있는 제 1 측면(312)과, 보드와 같은 다른 디바이스에 대한 전기적 연결을 실현할 수 있는 복수의 상호연결 패드(316)를 위에 포함하는 제 2 측면(314)을 포함한다. 기판(310)은 유전층을 포함하는 복수의 층(318, 320, 322, 324, 326)을 포함한다. 층(326)은 솔더 레지스트층일 수 있다. 기판(310)은 기판(310) 내에서 전기 신호를 전달하도록 형성된 전기 전도 경로를 또한 포함한다. 도 4는 유전층(318) 내에서 유전층(320)으로 연장되는 전기 전도 경로의 일례를 나타내며, 패터닝된 금속층(328)과, 패드 금속 영역(338, 340)으로 연장되는 전기 전도 비아(330, 332, 334, 336)를 포함한다. 도 4에 도시되는 바와 같은 금속 경로 레이아웃은 하나의 레이아웃의 예이며, 다양한 변형예가 이루어질 수 있다. 대부분의 유전층에서 금속 경로는 단순화를 위해 도시하지 않는다. 기판(310)은 무범프 축적층(BBUL) 기술을 이용하여 형성될 수 있고, 금속 및 유전층은 증착 및 적층되어 무범프 축적층 코어리스(BBUL-C) 패키지를 형성할 수 있다. 기판(310)은 그 위에 위치하는 몰딩층(366) 및 등각 차폐부(368)를 포함할 수 있다.
도 4에 도시되는 실시예에서, 플립 칩 다이(356)는 상측 유전층(318)에 매립된 RF 다이(344)에 전기적으로 연결된다. RF 다이(344)는 그 배측면 표면 상에 금속피복층(352) 및 다이 부착 필름(354)을 포함할 수 있다. RF 다이(344)에 대한 전기적 연결은 패터닝된 금속층(328)에 연결된 전기 연결부(346, 348)를 통해 다이의 액티브 측면 상에 구현될 수 있다. 플립 칩 다이(356)는 예를 들어, 패드 영역(338, 340)에 대한 전기 연결부(341, 343)를 통해, RF 다이(344)에 전기적으로 연결될 수 있다. 패드 영역(338, 340)은 기판(310)의 측면(312) 상의 표면으로 연장된다. 플립 칩 다이(356) 상의 다른 층(예를 들어, 금속피복층)이 또한 존재할 수 있으나, 단순화를 위해 도시하지 않는다. 플립 칩 다이(356)는 다이(356)와 기판(310)의 측면(314) 상의 표면 사이에 갭(359)을 갖도록 위치한다. 이러한 갭(359)은 플립 칩 다이(356)와 RF 다이(344) 사이에 전기적 간섭을 최소화시키도록 작용한다. 기판(310)의 측면(314) 상의 표면과 플립 칩 다이(356) 사이의 갭(359)의 크기는 전기 연결부(341, 343)의 높이에 의해 제어될 수 있다.
도 5는 소정의 실시예에 따라, 매립형 RF 다이를 포함하는 조립체를 형성하기 위한 동작의 순서도를 도시한다. 박스(401)는 기판의 다이 측면에서 기판 유전층에 적어도 하나의 RF 다이를 매립한다. BBUL-C 프로세싱을 포함하지만, 이에 한정되지 않는 임의의 적절한 프로세싱 동작이 사용될 수 있다. BBUL-C 프로세스에서, RF 다이가 표면 상에 제공될 수 있고, 그 후 유전층이 RF 다이 주위로 축적될 수 있다. 소정의 실시예에서, 그 후 접촉 개구부가 유전층을 통해 형성될 수 있고, 금속으로 충전되어 RF 다이에 연결하기 위한 전기 경로를 형성할 수 있다. 박스(403)는 RF 다이를 수용하는 유전층 위에 추가적인 유전층 및 금속층을 형성한다. BBUL 프로세스에서, 이러한 층들은 (적절한 전기 경로 형성과 함께) 구조물에 적층되어, 다층 기판을 도출한다. 박스(405)는 인쇄 회로 보드(PCB)에 기판을 부착하기 위해 다층 기판 상에 랜드 패드를 형성한다. 박스(407)는 디바이스 부착 측면(랜드 패드가 형성되는 측면에 대향함) 상에 추가적인 다이를 배치하며, 추가적인 다이는 추가 다이의 적어도 일부분이 매립형 다이 바로 위에 위치하도록 배치된다. 이러한 레이아웃은 전기적 연결 거리를 최소화시키는 기능을 한다. 박스(409)는 추가 다이 및 매립형 다이 위에 디바이스 부착 측면 상에 몰딩층 및 차폐부를 제공하여, 보호 및 전기적 차폐를 제공한다. 다양한 실시예의 범위 내에서, 도 4와 연계하여 설명한 앞서의 동작들에 대해 다양한 추가, 제외, 및/또는 변형이 이루어질 수 있다. 예를 들어, 박스(407)에서, 추가 다이는 매립형 RF 다이 위에서 다이 부착 측면 상에 끼워맞춰지는 크기를 갖는 패키지 기판 조립체의 일부분일 수 있다. 추가적으로, 소정의 실시예는, 도 4에 명시된 다른 동작들에 대해 독립적으로, 도 4에 명시된 동작의 서브세트에 관계될 수 있다.
여기서 설명되는 바와 같은 실시예들은 다음 장점들 중 하나 이상을 제공할 수 있다. 첫 번째로, 매립형 구조의 RF 다이 및 추가적인 다이 구조물은 패키지 기판으로 하여금 보다 작은 높이(z-방향)를 가질 수 있게 하고, 소정의 실시예는 1mm 미만의 총 높이를 갖는 몰딩층을 포함하는 기판을 포함한다. 두 번째로, 매립형 다이 상에 구성요소들을 적층시킴으로써, 패키지 기판은 작은 횡방향(x-y 방향) 치수를 가질 수 있다. 이러한 구조는 일부 실시예에서, 횡방향 치수의 50%나 되는 감소를 가능하게 할 수 있다. 세 번째로, 서로 위에 RF 다이들을 배치함으로써, 보다 짧고 신뢰가능한 연결이 이루어질 수 있어서, RF 손실을 최소화시키고 RF 성능을 개선시킨다. 네 번째로, 기판 내에 또는 기판 상에 위치하는 구성요소의 종류에 따라, 복수 기술의 이종 통합이 단일 패키지 기판에서 구현될 수 있다. 다섯 번째로, RF 트랜시버가 단일 패키지 기판 상에 주문형 맞춤화될 수 있다. 추가적으로, 도 1 내지 도 4의 다이 구조물 중 하나 이상 상에 형성되는 것과 같은 금속피복층은 전기적 간섭을 최소화시키는 작용을 할 수 있다.
위 실시예에서 설명되는 바와 같이 형성되는 구조물을 포함하는 조립체는, 다양한 전기적 구성요소에서 응용예를 발견할 수 있다. 도 6은 설명되는 실시예의 형태들을 구체화할 수 있는 전자 시스템 조립체의 일례를 개략적으로 도시한다. 다른 실시예는 도 6에 명시된 모든 특징들을 포함할 필요는 없으며, 도 6에 명시되지 않은 대안의 특징들을 포함할 수 있다.
도 6의 조립체(502)는 기판(510)에 적어도 하나의 매립형 RF 다이(544)를 포함할 수 있다. RF 다이(544)는 RF 다이 상에 위치하는 추가 다이(556)에 전기적으로 연결될 수 있다. 도 6에 도시되는 바와 같이, 추가 다이(556)의 일부분이 RF 다이(544)를 도시하기 위해 절개되어 있다(기판(510) 내에 매립된 것을 나타내기 위해 점선으로 나타냄). RF 다이(544) 및 그 위에 위치하는 추가 다이(556)는, 예를 들어, 도 1, 도 3, 도 4에 도시되는 것들을 포함하여, 앞서 설명한 소정의 실시예에서와 같이 구성될 수 있다. 단 하나의 매립형 RF 다이 및 하나의 추가 다이만이 도 6에 도시되지만, 실시예는 예를 들어 도 2와 연계하여 설명되는 바와 같이, 기판 상에 복수의 매립형 다이 및 복수의 추가 다이(RF 다이 또는 다른 타입의 다이 구조물)를 포함할 수 있다. 패키지 기판 내에 또는 그 상에 다양한 구성요소(예를 들어, CPU, 증폭기 등)를 배치함으로써, 시스템의 크기가 감소할 수 있다.
기판(510)은 인쇄 회로 보드(588)에 연결될 수 있다. 조립체(502)는 보드(588) 상에 또한 배치되는 하나 이상의 컨트롤러(592a, 592b... 592n) 및 메모리(590)를 포함하지만, 이에 한정되지 않는 다른 구성요소들을 더 포함할 수 있다. 보드(588)는 보드(588)에 장착되는 다른 구성요소들과 패키지 기판(510) 내 회로들 사이에서 통신을 제공하는 복수의 전도 라인을 갖는 단일층 또는 다층 보드일 수 있다. 보드(588)는 소정의 실시예에서, 도터 카드(daughter card) 또는 확장 카드와 같은 카드를 포함할 수 있다. 소정의 구성요소는 소켓에 안착될 수도 있거나, 또는 보드에 직접 연결될 수 있다. 다양한 구성요소가 동일 패키지에 통합될 수도 있다. 디스플레이(594)가 또한 포함될 수 있다.
임의의 적절한 운영 체제 및 다양한 애플리케이션이 메모리(590)에서 실행 및 위치될 수 있다. 메모리(590)에 위치하는 콘텐트는 알려진 캐싱 기술(caching technique)에 따라 캐싱될 수 있다. 메모리(590) 내 프로그램 및 데이터는 메모리 관리 동작의 일부분으로 저장부(596) 내로 스와핑될 수 있다. 시스템 조립체(502)는 메인프레임, 서버, 개인용 컴퓨터, 워크스테이션, 랩탑, 핸드헬드 컴퓨터, 넷북, 울트라북, 태블릿, 북 리더, 핸드헬드 게임 장치, 핸드헬드 엔터테인먼트 장치(예를 들어, MPE(moving picture experts group layer-3 audio) 플레이어), PDA(Persion digital assistant), 스마트폰, 또는 다른 전화 장치(무선 또는 유선), 네트워크 기기, 시각화 장치, 저장 컨트롤러, 네트워크 컨트롤러, 라우터(router) 등을 포함하지만, 이에 한정되지 않는 임의의 적절한 컴퓨팅 장치를 포함할 수 있다.
컨트롤러(592a, 592b ... 592n)는 시스템 컨트롤러, 주변 장치 컨트롤러, 메모리 컨트롤러, 허브 컨트롤러, I/O(입력/출력) 버스 컨트롤러, 비디오 컨트롤러, 네트워크 컨트롤러, 저장 컨트롤러, 통신 컨트롤러 등 중 하나 이상을 포함할 수 있다. 예를 들어, 저장 컨트롤러는 저장 프로토콜 계층에 따라 저장부(596)로부터의 데이터 판독과, 저장부(596)로의 데이터 기록을 제어할 수 있다. 계층의 저장 프로토콜은 알려진 다수의 저장 프로토콜 중 임의의 것일 수 있다. 저장부(596)에 기록되거나 저장부(596)로부터 판독되는 데이터는 알려진 캐싱 기술에 따라 캐싱될 수 있다. 네트워크 컨트롤러는 네트워크(598)를 통해 원격 장치에 대해 네트워크 패킷을 송신 및 수신하기 위해 하나 이상의 프로토콜 계층을 포함할 수 있다. 네트워크(598)는 근거리 네트워크(LAN), 인터넷, 광역 네트워크(WAN), 저장 영역 네트워크(SAN) 등을 포함할 수 있다. 실시예는 무선 네트워크 또는 연결을 통해 데이터를 송신 및 수신하도록 구성될 수 있다. 소정의 실시예에서, 네트워크 컨트롤러 및 다양한 프로토콜 계층이 차폐되지 않은 트위스트 페어 케이블(twisted pair cable)을 통해, 이더넷 프로토콜, 토큰 링 프로토콜, 파이버 프로토콜, 또는 그외 다른 적절한 네트워크 통신 프로토콜을 이용할 수 있다.
본 명세서에 설명되는 실시예의 범위 내에서 많은 변화가 이루어질 수 있다. 본 명세서에 사용되는 다이라는 용어는 다양한 프로세스 동작에 의해 원하는 전자 장치로 변환되는 워크피스를 의미한다. 다이는 통상적으로 웨이퍼로부터 싱귤레이션되고, 반도성 또는 비-반도성, 또는 반도성 및 비-반도성 물질의 조합으로 제조될 수 있다. "제 1", "제 2" 등과 같은 용어는 본 명세서에 사용될 경우, 반드시 특정 순서, 양, 또는 중요도를 나타내는 것이 아니며, 하나의 요소를 다른 요소들과 구분하는데 사용된다. "상부", "하부", "상측", "하측", "위에", "아래에" 등과 같은 용어는 설명 용도로 상대적 위치를 제공하기 위해 사용되며, 제한적인 의미로 간주되어서는 안된다. 실시예는 다양한 위치 및 배향으로 제조, 사용, 및 수용될 수 있다.
앞서 상세한 설명에서, 다양한 특징부들이 개시문을 간소화하기 위한 용도로 함께 그룹화되었다. 개시문의 이러한 방법은 발명의 청구되는 실시예가 각각의 청구항에 명시적으로 언급되는 것보다 많은 특징을 필요로한다는 의도를 반영하는 것으로 간주되어서는 안된다. 대신에, 다음의 청구항이 반영하듯이, 발명의 주제는 단일한 개시 실시예의 모든 특징들보다 적은 부분들에 있다. 따라서, 다음의 청구범위는 여기에 의해 상세한 설명에 통합되며, 각각의 청구항은 별도의 선호되는 실시예로 자체적으로 성립된다.
소정의 예시적인 실시예들이 앞서 설명된 바 있고 첨부 도면에 도시되어 있으나, 이러한 실시예는 예시적인 것에 불과하고 제한적인 것이 아니며, 실시예는 당 업계에 통상의 지식을 가진 자에게 변형예가 나타날 수 있기 때문에 도시 및 설명되는 구체적 구조 및 배열에 한정되지 않는다.

Claims (23)

  1. 복수의 유전층 및 전기 전도 경로를 포함하고, 또한 제 1 측면 및 상기 제 1 측면에 대향하는 제 2 측면을 구비하는 코어리스 기판과,
    상기 코어리스 기판 내에 매립되고, RF 다이를 포함하며, 상기 코어리스 기판의 제 1 측면으로 연장되는 유전층 내에 배치되는 제 1 다이와,
    상기 제 1 측면 상에 배치되고, 또한 상기 제 1 다이 상에 배치되는 제 2 다이를 포함하고,
    상기 코어리스 기판의 제 1 측면으로 연장되는 상기 유전층은 상기 제 1 다이와 상기 제 2 다이 사이에 배치되지 않고,
    상기 제 2 다이는 전력 증폭기를 포함하고, 상기 제 2 다이는 상기 제 1 다이에 의해 지지되고, 상기 제 2 다이는 상기 제 1 다이에 전기적으로 연결되고,
    상기 코어리스 기판, 상기 제 1 다이 및 상기 제 2 다이는 단일 패키지 조립체의 일부분인
    조립체.
  2. 제 1 항에 있어서,
    상기 제 1 측면 상에 배치되고, 상기 제 1 다이 및 제 2 다이를 덮는 몰딩 물질과,
    상기 제 1 측면 위에 배치되는 전기 차폐층을 더 포함하는
    조립체.
  3. 제 1 항에 있어서,
    상기 코어리스 기판 내에 매립되고, 상기 제 1 다이와 동일한 유전층 내에 배치되는 제 3 다이와,
    상기 코어리스 기판의 제 1 측면 상에서 상기 제 3 다이 상에 배치되는 제 4 다이를 더 포함하는
    조립체.
  4. 제 1 항에 있어서,
    상기 코어리스 기판의 제 2 측면 상의 복수의 상호연결 패드와, 인쇄 회로 보드를 더 포함하며, 상기 코어리스 기판은 상기 상호연결 패드를 통해 상기 인쇄 회로 보드에 전기적으로 연결되는
    조립체.
  5. 제 1 항에 있어서,
    상기 제 1 다이는 액티브 측면 및 배측면을 포함하고, 상기 제 1 다이의 액티브 측면은 상기 제 1 다이의 배측면과 상기 코어리스 기판의 제 2 측면 사이에 배치되는
    조립체.
  6. 제 1 항에 있어서,
    상기 제 2 다이를 상기 코어리스 기판에 전기적으로 연결하는 와이어 본드부를 더 포함하는
    조립체.
  7. 제 5 항에 있어서,
    상기 제 2 다이는 액티브 측면 및 배측면을 포함하고, 상기 제 2 다이의 배측면은 상기 제 1 다이의 배측면과 대면하고, 상기 제 1 다이의 액티브 측면은 상기 제 2 다이의 액티브 측면과 멀어지는 방향을 향하는
    조립체.
  8. 제 1 항에 있어서,
    상기 제 2 다이는 상기 코어리스 기판에 전기적으로 연결된 와이어 본드부를 통해 상기 제 1 다이에 전기적으로 연결되고, 상기 제 2 다이의 적어도 일부는 상기 제 1 다이 위에 직접적으로 배치되는
    조립체.
  9. 제 5 항에 있어서,
    상기 제 1 다이는 배측면 상에 금속피복층을 포함하는
    조립체.
  10. 제 1 측면 및 제 2 측면을 구비하는 코어리스 기판과,
    상기 코어리스 기판 내의 유전층 내에 매립되고, RF 다이를 포함하는 제 1 다이로서, 상기 제 1 다이는 제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 포함하고, 상기 제 1 다이의 제 1 표면은 상기 코어리스 기판으로의 전기적 접속부를 포함하고, 상기 제 1 다이의 제 2 표면은 상기 제 1 다이의 제 2 표면 상에 제 1 다이 부착 필름을 포함하는, 상기 제 1 다이와,
    상기 코어리스 기판의 제 1 측면 상에 배치되고 상기 제 1 다이에 전기적으로 연결되는 제 2 다이로서, 상기 제 2 다이는 제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 포함하고, 상기 제 2 다이의 제 2 표면은 상기 제 2 다이의 제 2 표면 상에 제 2 다이 부착 필름을 포함하는, 상기 제 2 다이와,
    상기 제 2 다이의 제 1 표면에 연결되며, 상기 제 2 다이를 상기 코어리스 기판에 전기적으로 연결하는 복수의 와이어 본드부를 포함하며,
    상기 제 1 다이는 복수의 추가 유전층에 의해 상기 제 2 측면으로부터 분리되고,
    상기 제 2 다이는, 위에서 볼 때 상기 제 2 다이가 상기 제 1 다이의 적어도 일부분을 덮도록, 상기 제 1 다이와 정렬되고,
    상기 제 1 다이가 매립된 상기 유전층은 상기 제 1 다이와 상기 제 2 다이 사이에 배치되지 않고,
    상기 제 1 다이 부착 필름은 상기 제 2 다이 부착 필름과 접촉하며,
    상기 제 1 다이 부착 필름과 상기 제 2 다이 부착 필름이 상기 제 1 다이와 상기 제 2 다이 사이에 배치된 상태로 상기 제 1 다이의 제 2 표면이 상기 제 2 다이의 제 2 표면과 대면하도록, 상기 제 1 및 제 2 다이가 배치되며, 상기 제 1 다이의 제 2 표면과 상기 제 2 다이의 제 2 표면은 와이어 본드부를 갖지 않는
    조립체.
  11. 제 10 항에 있어서,
    상기 제 1 측면 상에 배치되고, 상기 제 1 다이 및 제 2 다이를 덮는 몰딩 물질과,
    상기 제 1 측면 상에 연결되는 전기 차폐 구조물을 더 포함하고,
    상기 제 2 다이는 상기 제 1 다이에 의해 지지되는
    조립체.
  12. 제 10 항에 있어서,
    상기 제 1 다이의 제 2 표면은 제 1 다이 금속피복층을 포함하고,
    상기 제 2 다이의 제 2 표면은 제 2 다이 금속피복층을 포함하고,
    상기 제 2 다이 부착 필름 및 상기 제 1 다이 부착 필름은 상기 제 2 다이 금속피복층과 상기 제 1 다이 금속피복층 사이에 배치되는
    조립체.
  13. 제 10 항에 있어서,
    상기 제 1 다이는 상기 코어리스 기판의 제 1 측면으로 연장되는 유전층 내에 배치되는
    조립체.
  14. 제 10 항에 있어서,
    상기 유전층 내에 매립되는 제 3 다이와, 상기 코어리스 기판의 제 1 측면 상에 배치되는 제 4 다이를 더 포함하는
    조립체.
  15. 제 5 항에 있어서,
    상기 제 1 다이는 상기 액티브 측면과 상기 배측면 사이에 배치되는 측부 표면을 포함하고, 상기 측부 표면은 상기 코어리스 기판의 제 1 측면으로 연장되는 상기 유전층과 접촉하는
    조립체.
  16. 제 10 항에 있어서,
    상기 제 1 다이는 상기 제 1 표면과 상기 제 2 표면 사이에서 연장되는 측부 표면을 포함하고, 상기 측부 표면은 상기 제 1 다이가 매립된 상기 유전층과 접촉하는
    조립체.
  17. 복수의 유전층 및 전기 전도 경로를 포함하는 코어리스 기판과,
    상기 코어리스 기판 내의 복수의 유전층 중 제 1 유전층 내에 매립되는 제 1 다이로서, 상기 제 1 다이는 RF 다이를 포함하며, 상기 제 1 다이는 제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 포함하고, 상기 제 1 다이의 제 2 표면은 상기 제 1 다이의 제 2 표면 상에 금속피복층을 포함하고, 상기 제 1 다이의 제 1 표면은 상기 제 1 다이를 상기 코어리스 기판에 전기적으로 연결하기 위한 전기적 접속부를 포함하는, 상기 제 1 다이와,
    상기 제 1 다이에 의해 지지되는 제 2 다이로서, 상기 제 2 다이는 제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 포함하고, 상기 제 2 다이의 제 2 표면은 상기 제 2 다이의 제 2 표면 상에 금속피복층을 포함하고, 상기 제 2 다이의 제 1 표면은 상기 제 2 다이를 상기 코어리스 기판에 전기적으로 연결하기 위한 전기적 접속부를 포함하고, 상기 제 2 다이를 상기 코어리스 기판에 전기적으로 연결하기 위한 전기적 접속부는 상기 제 2 다이의 제 1 표면 상에 와이어 본드부를 포함하는, 상기 제 2 다이와,
    상기 제 1 다이와 상기 제 2 다이 사이에 배치되는 접착제로서, 상기 접착제는 상기 제 1 다이의 제 2 표면 상에 배치되는 제 1 다이 부착 필름 및 상기 제 2 다이의 제 2 표면 상에 배치되는 제 2 다이 부착 필름을 포함하는, 상기 접착제를 포함하고,
    상기 제 1 다이의 제 2 표면 상의 금속피복층이 상기 제 2 다이의 제 2 표면 상의 금속피복층과 대면하도록, 상기 제 1 및 제 2 다이가 배치되고, 상기 접착제는 상기 제 1 다이 상의 금속피복층과 상기 제 2 다이 상의 금속피복층 사이에 배치되고,
    상기 제 1 유전층은 상기 제 1 다이와 상기 제 2 다이 사이에 배치되지 않고,
    상기 제 1 다이의 제 2 표면과 상기 제 2 다이의 제 2 표면은 와이어 본드부를 갖지 않는
    조립체.
  18. 제 17 항에 있어서,
    상기 제 1 다이 부착 필름은 제 1 측면 및 제 2 측면을 포함하고,
    상기 제 2 다이 부착 필름은 제 1 측면 및 제 2 측면을 포함하고,
    상기 제 1 다이 부착 필름의 제 1 측면은 상기 제 1 다이의 제 2 표면과 직접적으로 접촉하고,
    상기 제 2 다이 부착 필름의 제 1 측면은 상기 제 2 다이의 제 2 표면과 직접적으로 접촉하고,
    상기 제 1 다이 부착 필름의 제 2 측면은 상기 제 2 다이 부착 필름의 제 2 측면과 직접적으로 접촉하는
    조립체.
  19. 제 17 항에 있어서,
    상기 조립체는 상기 제 2 다이를 상기 코어리스 기판에 전기적으로 연결하는 와이어 본드부를 포함하는
    조립체.
  20. 제 17 항에 있어서,
    상기 코어리스 기판 내에 매립된 제 3 다이로서, 상기 제 3 다이는 상기 제 1 유전층 내에 배치되는, 상기 제 3 다이와,
    상기 제 3 다이 상에 배치되는 제 4 다이로서, 상기 제 4 다이는 상기 제 3 다이에 의해 지지되는, 상기 제 4 다이를 더 포함하는
    조립체.
  21. 제 17 항에 있어서,
    상기 제 2 다이를 덮도록 배치되는 몰딩 물질과,
    상기 제 2 다이 위에 배치되는 전기 차폐층을 더 포함하는
    조립체.
  22. 제 21 항에 있어서,
    상기 몰딩 물질 및 상기 전기 자폐층을 포함하는 상기 조립체는 1 mm 미만의 높이를 형성하는
    조립체.
  23. 제 10 항에 있어서,
    상기 제 1 다이 부착 필름은 제 1 측면 및 제 2 측면을 포함하고,
    상기 제 2 다이 부착 필름은 제 1 측면 및 제 2 측면을 포함하고,
    상기 제 1 다이 부착 필름의 제 1 측면은 상기 제 1 다이의 제 2 표면과 직접적으로 접촉하고,
    상기 제 2 다이 부착 필름의 제 1 측면은 상기 제 2 다이의 제 2 표면과 직접적으로 접촉하고,
    상기 제 1 다이 부착 필름의 제 2 측면은 상기 제 2 다이 부착 필름의 제 2 측면과 직접적으로 접촉하는
    조립체.
KR1020167014544A 2012-09-29 2013-06-28 Rf 패키지 조립체 KR101709579B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/631,982 US20140091440A1 (en) 2012-09-29 2012-09-29 System in package with embedded rf die in coreless substrate
US13/631,982 2012-09-29
PCT/US2013/048780 WO2014051816A1 (en) 2012-09-29 2013-06-28 System in package with embedded rf die in coreless substrate

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020147017731A Division KR101629120B1 (ko) 2012-09-29 2013-06-28 Rf 패키지 조립체 및 rf 패키지 조립체의 제조 방법

Publications (2)

Publication Number Publication Date
KR20160066012A true KR20160066012A (ko) 2016-06-09
KR101709579B1 KR101709579B1 (ko) 2017-02-23

Family

ID=50384391

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020147017731A KR101629120B1 (ko) 2012-09-29 2013-06-28 Rf 패키지 조립체 및 rf 패키지 조립체의 제조 방법
KR1020167014544A KR101709579B1 (ko) 2012-09-29 2013-06-28 Rf 패키지 조립체

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020147017731A KR101629120B1 (ko) 2012-09-29 2013-06-28 Rf 패키지 조립체 및 rf 패키지 조립체의 제조 방법

Country Status (6)

Country Link
US (1) US20140091440A1 (ko)
JP (1) JP6097837B2 (ko)
KR (2) KR101629120B1 (ko)
CN (1) CN104221146A (ko)
DE (1) DE112013000419B4 (ko)
WO (1) WO2014051816A1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9224674B2 (en) * 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
US9451696B2 (en) 2012-09-29 2016-09-20 Intel Corporation Embedded architecture using resin coated copper
US9537205B2 (en) 2013-11-08 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. 3D antenna for integrated circuits
KR101688077B1 (ko) * 2015-01-08 2016-12-20 앰코 테크놀로지 코리아 주식회사 반도체 패키지 구조물 및 그 제작 방법
US20170092594A1 (en) * 2015-09-25 2017-03-30 Qualcomm Incorporated Low profile package with passive device
CN107424974A (zh) * 2016-05-24 2017-12-01 胡迪群 具有埋入式噪声屏蔽墙的封装基板
US10304804B2 (en) * 2017-03-31 2019-05-28 Intel Corporation System on package architecture including structures on die back side
US10666200B2 (en) * 2017-04-04 2020-05-26 Skyworks Solutions, Inc. Apparatus and methods for bias switching of power amplifiers
US10879197B2 (en) * 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating package structure
US11424195B2 (en) * 2018-04-02 2022-08-23 Intel Corporation Microelectronic assemblies having front end under embedded radio frequency die
WO2020250795A1 (ja) * 2019-06-10 2020-12-17 株式会社ライジングテクノロジーズ 電子回路装置
KR102573573B1 (ko) 2019-10-25 2023-09-01 삼성전자주식회사 반도체 패키지
CN113725098B (zh) * 2020-03-27 2023-12-26 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
US11152707B1 (en) * 2020-07-02 2021-10-19 International Business Machines Corporation Fast radio frequency package
US20220208713A1 (en) * 2020-12-30 2022-06-30 Micron Technology, Inc. Semiconductor device assemblies and systems with one or more dies at least partially embedded in a redistribution layer (rdl) and methods for making the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090184404A1 (en) * 2008-01-17 2009-07-23 En-Min Jow Electromagnetic shilding structure and manufacture method for multi-chip package module
US20100309704A1 (en) * 2009-06-05 2010-12-09 Sriram Dattaguru In-pakage microelectronic apparatus, and methods of using same
US20120021565A1 (en) * 2010-07-23 2012-01-26 Zhiwei Gong Method of forming a packaged semiconductor device
KR20120098844A (ko) * 2009-12-29 2012-09-05 인텔 코포레이션 임베디드 다이를 가진 반도체 패키지 및 그 제조 방법

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6586836B1 (en) * 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
US6856007B2 (en) * 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
JP2003188340A (ja) * 2001-12-19 2003-07-04 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP3925378B2 (ja) * 2002-09-30 2007-06-06 ソニー株式会社 高周波モジュール装置の製造方法。
US6906416B2 (en) * 2002-10-08 2005-06-14 Chippac, Inc. Semiconductor multi-package module having inverted second package stacked over die-up flip-chip ball grid array (BGA) package
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
US20070152321A1 (en) * 2005-12-29 2007-07-05 Wei Shi Fluxless heat spreader bonding with cold form solder
JP4946056B2 (ja) * 2006-01-11 2012-06-06 日本電気株式会社 積層型モジュールおよびその製造方法
JP2007242684A (ja) * 2006-03-06 2007-09-20 Disco Abrasive Syst Ltd 積層型半導体装置及びデバイスの積層方法
US7892882B2 (en) * 2006-06-09 2011-02-22 Freescale Semiconductor, Inc. Methods and apparatus for a semiconductor device package with improved thermal performance
JP5378643B2 (ja) * 2006-09-29 2013-12-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
KR100844383B1 (ko) * 2007-03-13 2008-07-07 도레이새한 주식회사 반도체 칩 적층용 접착 필름
US9941245B2 (en) * 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
JP2010004028A (ja) * 2008-05-23 2010-01-07 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置
JP5001903B2 (ja) * 2008-05-28 2012-08-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5402482B2 (ja) * 2009-10-01 2014-01-29 パナソニック株式会社 モジュールとモジュールの製造方法
US8304286B2 (en) * 2009-12-11 2012-11-06 Stats Chippac Ltd. Integrated circuit packaging system with shielded package and method of manufacture thereof
US8218337B2 (en) * 2009-12-18 2012-07-10 Intel Corporation Apparatus and method for embedding components in small-form-factor, system-on-packages
JP5565000B2 (ja) * 2010-03-04 2014-08-06 カシオ計算機株式会社 半導体装置の製造方法
US8264849B2 (en) * 2010-06-23 2012-09-11 Intel Corporation Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US20120001339A1 (en) * 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US8754516B2 (en) * 2010-08-26 2014-06-17 Intel Corporation Bumpless build-up layer package with pre-stacked microelectronic devices
US8304913B2 (en) * 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8786066B2 (en) 2010-09-24 2014-07-22 Intel Corporation Die-stacking using through-silicon vias on bumpless build-up layer substrates including embedded-dice, and processes of forming same
JP6144868B2 (ja) * 2010-11-18 2017-06-07 日東電工株式会社 フリップチップ型半導体裏面用フィルム、ダイシングテープ一体型半導体裏面用フィルム、及び、フリップチップ型半導体裏面用フィルムの製造方法
JP2011233915A (ja) * 2011-07-06 2011-11-17 Panasonic Corp 複合配線基板およびその製造方法、ならびに電子部品の実装体および製造方法
US20130093067A1 (en) * 2011-10-13 2013-04-18 Flipchip International, Llc Wafer level applied rf shields
CN102543970A (zh) * 2011-12-26 2012-07-04 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US8890628B2 (en) * 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090184404A1 (en) * 2008-01-17 2009-07-23 En-Min Jow Electromagnetic shilding structure and manufacture method for multi-chip package module
US20100309704A1 (en) * 2009-06-05 2010-12-09 Sriram Dattaguru In-pakage microelectronic apparatus, and methods of using same
KR20120098844A (ko) * 2009-12-29 2012-09-05 인텔 코포레이션 임베디드 다이를 가진 반도체 패키지 및 그 제조 방법
US20120021565A1 (en) * 2010-07-23 2012-01-26 Zhiwei Gong Method of forming a packaged semiconductor device

Also Published As

Publication number Publication date
CN104221146A (zh) 2014-12-17
DE112013000419T5 (de) 2014-09-18
JP6097837B2 (ja) 2017-03-15
JP2015536046A (ja) 2015-12-17
KR101629120B1 (ko) 2016-06-09
KR101709579B1 (ko) 2017-02-23
KR20140098828A (ko) 2014-08-08
WO2014051816A1 (en) 2014-04-03
US20140091440A1 (en) 2014-04-03
DE112013000419B4 (de) 2024-04-11

Similar Documents

Publication Publication Date Title
KR101709579B1 (ko) Rf 패키지 조립체
US9240377B2 (en) X-line routing for dense multi-chip-package interconnects
EP2548225B1 (en) System-in-package using embedded-die coreless substrates, and processes of forming same
US7754530B2 (en) Thermal enhanced low profile package structure and method for fabricating the same
US9041205B2 (en) Reliable microstrip routing for electronics components
US20140124907A1 (en) Semiconductor packages
US10219390B2 (en) Fabrication method of packaging substrate having embedded passive component
KR20140057982A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US20160276288A1 (en) Semiconductor package and semiconductor device including electromagnetic wave shield layer
CN107785277B (zh) 电子封装结构及其制法
TWI553825B (zh) 堆疊式封裝模組與其製造方法
KR20150014568A (ko) 반도체 패키지
KR20140142967A (ko) 반도체 패키지
KR20160029595A (ko) 반도체 패키지
TW201311073A (zh) 半導體封裝結構及其製法
CN112053997A (zh) 半导体设备封装及其制造方法
TWI678772B (zh) 電子封裝件及其製法
JP5354394B2 (ja) 部品内蔵基板及びその製造方法
KR100988511B1 (ko) 반도체 소자가 매립된 지지 기판 적층 구조체 및 그제조방법
WO2018063384A1 (en) Active package substrate having embedded interposer
US20130334675A1 (en) Package structure having lateral connections
US20040125574A1 (en) Multi-chip semiconductor package and method for manufacturing the same
TWI789977B (zh) 電子裝置及其製造方法
KR20140039656A (ko) 플립칩 반도체 패키지 및 그 제조방법
TW202011563A (zh) 電子封裝件

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200129

Year of fee payment: 4