CN104205300A - 改进的用于衬底的脆化的注入的方法 - Google Patents

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Abstract

本发明涉及一种用于将离子或原子核素注入到由半导体材料制成的一批衬底中的方法，其中：-由半导体材料制成的各个衬底被定位于批处理注入机的相应支架上，各个衬底包括在其表面上的电绝缘体的薄层，以及-一剂至少一个离子或原子核素通过所述衬底的绝缘体层注入至所述衬底的整个表面之上，以在各个衬底内形成脆化区，并且以在脆化区结合在绝缘体的所述薄层与所述衬底的所述脆化区之间的半导体材料的薄层，所述注入方法其特征在于，在所述方法期间，衬底被定位于其上的各个支架相对于与所述核素的注入的方向正交的平面具有至少两个单独的倾角，以便于改进所述核素在所述衬底中的注入深度。本发明还涉及通过所述注入方法的实施方式所获得的绝缘体上半导体型的结构。

Description

改进的用于衬底的脆化的注入的方法
技术领域
本发明涉及借助于一个或更多个离子或原子核素(species)的半导体结构的注入，以便于在这样的结构内形成脆化的区域，为的是由所述脆化区所结合的薄层的分离。
本发明可以尤其被应用于绝缘体上半导体型(也由简称SOI表示)的结构的制造，其中绝缘体层被夹在半导体材料的薄层与基底衬底之间。
背景技术
SOI型的结构通常包括夹在薄上层与基底衬底(通常由硅组成)之间的绝缘体的至少一个层。“薄层”被认为是具有通常在与几微米之间的范围内(例如大约一百埃，例如)的厚度的层。
绝缘体层可以是诸如SiO2的氧化物层，其于是由“掩埋氧化物”(换句话说，掩埋在硅的薄层下面的氧化物)的简称“BOX”来表示。
SOI型的结构的制造通常包括以下步骤：
-在由诸如硅的半导体材料制成的衬底的表面上形成氧化物层，
-通过氧化物层将原子或离子核素注入到衬底中，以便在衬底内形成脆化区，并且以便结合在氧化物层与脆化区之间的半导体材料的薄层，
-将衬底结合到第二衬底上，以及
-通过沿着脆化区的分离去除第一衬底的背部，以便仅保存SOI型的结构。
也有可能执行原子或离子核素到衬底中的注入，并且有可能在第二衬底上形成绝缘体层。
然而，通过绝缘体注入核素提供了特定优点。这通过尤其减少称为“沟流(channelling)”的现象允许核素的注入深度变得均匀，在这期间沿着由薄层所形成的晶格的主方向的注入核素传播到比由注入核素所达到的平均深度更大的深度。
此外，如在上文所指示的，由注入核素所定义的脆化区结合待与衬底分离的薄层。使核素的注入深度变得均匀因此允许薄层的厚度变得更均匀，这个厚度经受非常紧密的控制，因为它强烈地影响所获得的SOI结构的质量。
然而，在所开发的最新SOI结构(被称作用于超薄掩埋氧化物的UTBOX)中，其中氧化物层的厚度小于大约50nm(这样的层将被称为“薄氧化物膜”)，发明人已观测到，当所使用的注入机是批处理注入机类型的时，核素的注入的厚度均匀性降低。
在这种注入机中，待注入的多个衬底被定位于布置在绕其对称轴旋转的轮的周长周围的许多支架上，并且进而暴露于维持在恒定方向上的核素的流。
意外地，用于注入UTBOX结构的批处理注入机的使用不允许在注入深度方面的令人满意的结果被获得。此外，在UTBOX型的SOI结构的情况下，关于待与衬底分离的半导体材料的薄层的厚度均匀性的规格甚至比对于常规SOI结构更严格。
因此有必要尤其为UTBOX类型的SOI结构开发新颖解决方案以允许离子或原子核素在衬底中的注入深度的改进的均匀性。
发明内容
本发明的目标在于克服前述问题。具体地，本发明的目标之一是提供一种用于通过绝缘体的薄层将原子或离子核素注入到衬底中、并且允许获得核素的均匀注入深度的新颖方法。
为此目的，本发明提供了一种用于将原子或离子核素注入到由半导体材料制成的一批衬底中的方法，其中：
-由半导体材料制成的各个衬底被定位于批处理注入机的相应支架上，各个衬底包括在其表面上的电绝缘体的薄层，以及
-一剂至少一个离子或原子核素通过所述衬底的绝缘体层注入至所述衬底的整个表面之上，以在各个衬底内形成脆化区，并且以在脆化区结合在绝缘体的所述薄层与所述衬底的所述脆化区之间的半导体材料的薄层，
所述注入方法其特征在于，在所述方法期间，衬底所处于的各个支架相对于与核素的注入的方向正交的平面具有至少两个单独的倾角。
有利地，但是可选地，本发明此外包括以下特征中的至少一个：
-支架的倾角相对于与注入方向正交的所述平面具有在2°到15°之间、优选地在4°到10°之间的范围内的角度。
-在注入步骤期间，预定剂量的原子核素被注入，所述注入包括在所述支架呈现第一倾角时所述剂量的第一部分的注入以及在所述支架呈现第二倾角时所述剂量的第二部分的注入。
-第一倾角和第二倾角相对于与注入的方向正交的平面是相反的。
-剂量的第一部分是在总剂量的25％到75％之间、优选地等于50％，并且剂量的第二部分是剂量的第一部分相对于100％的补集。
-绝缘体的薄层具有在1nm到50nm之间、优选地在15nm到25nm之间的范围内的厚度。
-所注入的核素是氢。
-注入步骤包括氢和氦的共注入。
本发明此外提供了一种用于制造SOI型的异质结构的方法，所述SOI型的异质结构包括夹在称为“受主”的衬底与来自称为“施主”的由半导体材料制成的衬底的薄层之间的绝缘体的薄层，所述方法包括步骤在于：
-在施主衬底上形成绝缘体的至少一个薄层，
-通过施主衬底应用根据本发明的注入方法的注入在施主衬底中形成脆化区，
-结合施主衬底和受主衬底，使得绝缘体层被夹在它们之间，以及
-使薄层与施主衬底在脆化区上的其余部分分离。
根据一个实施方式，薄层通过热处理与施主衬底的其余部分分离。
根据一个实施方式，热处理包括在温度上增加到小于500℃的温度，并且根据小于每分钟7℃的斜坡、优选地小于每分钟5℃。
本发明还涉及一种SOI型的异质结构，包括夹在半导体材料的薄层与基底衬底之间的绝缘体的薄层，该结构通过根据本发明的制造的方法的实施方式直接地获得，并且半导体材料的薄层具有小于的厚度的变化率。
根据本发明的方法的实施方式允许核素到衬底中的注入的深度的均匀性改进，并且即便当衬底仅被绝缘体的薄层覆盖时也允许这种改进。
附图说明
参照通过非限制性示例的方式所呈现的附图，在阅读了以下的具体描述后本发明的其它特征、目标和优点将变得显而易见，并且在附图中：
图1示出了针对SOI结构的制造过程，在这期间根据本发明的方法被实现，
图2示意性地示出了根据本发明的方法的实现的安装，
图3a是衬底在注入期间的顶视图，用于例示针对方法的描述而采用的符号约定，
图3b是呈现根据本发明的方法的应用的结果的图，
图3c示出了紧随衬底对于各种注入角度的破裂之后所获得的薄层表面的外形，
图4是通过根据本发明的方法所注入的衬底的横截面图。
具体实施方式
本发明在绝缘体上半导体或SOI型的结构的制造期间实现，其中绝缘体层被夹在半导体材料的薄层与衬底之间。
半导体材料的薄层具有通常在到几微米之间的范围内的厚度，例如大约一百埃的厚度。这尤其是当薄层用在FDSOI(全耗尽绝缘体上半导体)型的产品中时的情况。这个厚度的可能值是
也被称作BOX的绝缘体层可以优选地但以非限制性方式为薄层，然后被称作UTBOX，其中厚度在1nm到50nm之间优选地在15nm到25nm之间的范围内。本发明仍然可以被应用于较厚的BOX层，例如大约几百纳米的BOX层。
在图1中示出了这样的结构的制造的过程。参照图1a，提供了由半导体材料制成的衬底10(也被称作施主衬底)，从其将取得半导体材料的通常为硅的薄层或有用层12。
衬底10被绝缘体11的例如二氧化硅SiO2的薄层覆盖。
从施主衬底10取得的薄层12将转移到另一衬底20(也被称作受主衬底)上。
此外，衬底20还可以被绝缘体层21覆盖。这个层21仍然是可选的，因为覆盖衬底10的绝缘体的薄层可能足够用于形成掩埋氧化物的薄层。
参照图1b，以在脆化区13与绝缘体层11之间结合待转移的半导体材料的薄层12的这样一种方式在施主衬底10内创建脆化区13。
该脆化在下文中更详细地描述的步骤期间通过离子或原子核素的注入来执行。
参照图1c，在已创建脆化区13后，施主衬底10结合到受主衬底20，使得施主衬底10上的绝缘体层11，并且在它存在的情况下，受主衬底20上的绝缘体层21被夹在薄层12与受主衬底20之间。
最后，在图1d中，以仅让半导体材料的薄层12留在绝缘体层11、21上的这样一种方式通过破裂去除施主衬底10的背部。在这个步骤处，获得了SOI型的结构1。
现将描述各核素的注入深度在用于创建均匀深度的脆化区13的注入步骤期间的控制。
在注入步骤期间，利用根据核素而预定义的能量朝衬底10投射待注入的核素，使得后者通过绝缘体的薄层11在衬底内部穿透至所期望的深度。
本发明优选地通过氢的注入来实现。
然而，还可以设想注入其它核素。例如，允许最后薄层12的质量尤其通过降低其粗糙度而改进的氢和氦的共注入还可以用于这个步骤。
为了执行以核素的受控注入深度的注入，使用了称为“注入机”的装置，其包括用于待注入的核素的投射的系统，和支架，所述支架用于固定待注入的一个或更多个衬底并且使它们保持在所期望的位置。
在“全版(full sheet)”模式下执行注入，换句话说，对于各个衬底，遍及衬底的整个表面执行注入。
核素通常由源32发射然后注射到粒子加速器中，在被投射到轮30上之前由质量分析器进行选择。
在根据本发明的方法中使用的注入机是批处理注入机(batch implanter)3。如图2中所例示的，注入机3包括沿着轮30的外周长布置的多个支架31。
各个支架31能够具有表面区域和基本上相当于表面区域并且相当于被设计成要被承载的衬底的形状的形状。
各个衬底10被定位于支架31上，并且衬底10与支架31之间的接触建立在实质上所述衬底10的表面区域的整体之上。“实质上所述衬底10的表面区域的整体”被理解成意指大于90％优选地大于95％甚至更优选地衬底的表面区域的全体的表面区域。支架31与衬底10之间的接触被设计成均匀地使衬底的温度稳定。使衬底的温度稳定被认为意指使衬底冷却或对衬底加热。
轮30在注入步骤期间轮流地绕其对称轴被驱动。当轮30正在旋转时，衬底10通过槽状的固定装置仅在它们的外边缘周围保持在支架31上。关于本主题，本领域的技术人员将在文献EP 2320454A1(T.BESNARD),2011年5月11日(11.05.2011),第1卷,第[0003]和[0004]段中找到关于允许衬底10保持在支架31上的机制的技术描述。
在注入期间，各个衬底10在恒定方向上暴露于原子或离子核素40的流。注入核素的流往往加热晶片。以已知的方式，为了注入到一批衬底10中，各个衬底10的温度受它正坐在其上的支架控制以便于降低其温度。然而，本申请人已观测到温度在衬底10的整个表面之上是不均匀的。衬底10的温度的这个非均匀性可能是由于衬底10在轮30的旋转期间与它们的支架31的至少部分分离而导致的。衬底10的温度稳定化然后不再是均匀的。因此，注入核素的注入深度的非均匀性可能是由于衬底10的温度的非均匀控制而导致的。
在单晶片注入机的情况下未观察到这个效应。此原因是，在单晶片注入机的情况下，仅一个衬底被定位于支架上的注入机中。静电接触在晶片与支架之间建立。衬底10与其支架之间的接触因此相对地未受影响。换句话说，因为在支架与衬底之间不存在分离，所以衬底的温度的控制是均匀的。
在批处理注入机3中注入核素期间，通过将用于衬底10的各个支架31相对于核素的注入方向倾斜来使各个衬底10倾斜。
在图3a中例示了倾角，图3a示意性地示出了暴露于核素的流的支架31，该支架被从上面看到。
轴x被定义为与核素的注入的流40的方向平行，并且轴y与x一起定义直接正交参考系。因此，轴y被包括在与注入的方向正交的平面中。
支架，并且因此被定位在其上的衬底，相对于流40的方向倾斜了相对于轴y(换句话说相对于与注入的方向正交的平面)的角度α，使得核素的注入的流40相对于晶片10的法线N倾斜了角度α。
有利地，可以以这样一种方式在注入步骤期间修改支架31的倾斜，即衬底在注入步骤期间相对于核素的注入方向呈现至少两个单独的倾角。
例如，可以在数个子步骤(例如两个子步骤)中实现注入步骤，换句话说，在所述数个子步骤之间，倾斜角度α的值被修改。
例如，能够在子步骤之间修改倾斜，使得核素的总剂量的一部分以第一倾角α注入，并且核素的总剂量的补充部分以与α不同的倾角α’注入。
例如，剂量的第一部分可以是在总剂量的25％到75％之间，优选地50％，并且剂量的第二部分是它相对于100％的补集。
注入步骤还可以被划分为三个或四个子步骤，在这期间倾角分别是不同的。当衬底支架的倾角改变时，轮停止。
在两个单独的倾角所被应用于的两个子步骤的情况下，发明人已观测到，意外地，当倾角相对轴y、换句话说相对于与核素的注入的方向正交的平面分别是相反的(α’＝-α)时结果更好。
然而，即使在待注入的剂量的第二部分的倾角α’不与第一部分的倾角α相反的情况下，也同样观测到厚度变化率中的减少。倾角的绝对值可以是不同的。
在图3b中例示了本发明的一个优选实施方式的结果，其中薄层12的厚度变化率被示出为在注入期间所应用的倾斜α的值的函数。这个厚度变化率被表示为在没有倾斜被应用于衬底时所获得的变化率的百分比。因此，对于正百分比，厚度变化率增加，并且结果因此劣化。另一方面，负百分比指示厚度变化率的减少，并且因此指示薄层的表面的质量的改进。
厚度变化率参照图4由在厚度为最大所在的层12上的点与该层为最薄所在的点之间的厚度差来定义。
再次参照图3b，实验测量结果由圆点指示。这些测量结果的平均值M由水平段例示，并且极值E由其基底由水平段形成的三角形的顶点例示。
分别从左向右在该图中例示了四个系列的测量结果：没有倾角的注入、具有等于7°的恒定倾角的注入、具有等于-7°的恒定倾角的注入、和其前一半在倾角等于7°情况下被执行并且后一半在倾角等于-7°情况下被执行的注入。其它注入参数(尤其包括注入核素的能量)对于这些系列的测量结果来说是相同的。
在图3c中，以相同的次序示出了相同的实验结果，这时的形式为在破裂之后所获得的薄层的表面的外形(topography)。
按照惯例在外形上，各个轮廓线示出特定的海拔；给定线越宽，表面展示海拔的变化越小。
意外地，观测到了在7°的角度α下的倾角(在图3b和3c中从左边开始的第二图示)不允许任何有益效果被获得。当衬底在7°的角度下相对于0°的倾角倾斜20％时，这个厚度变化率降低。
在图3c中，注意到海拔轮廓线的增加，这指示薄层12的厚度变化率的增加。
另一方面，观测到了角度为-7°的倾角允许薄层的厚度变化率相对于0°的倾角降低了15％，如在图3b的第三图示中所指示的。能够在图3c中通过更宽的且不太多的海拔轮廓线看到海拔的变化率降低。
在等于7°的绝对值的相反倾角的成功使用情况下，能够在图3b和3c中看到甚至更好的结果，这允许薄层12的厚度变化率相对于0°的倾角40％的减少。所获得的厚度变化率然后小于并且在这个实施方式中，甚至小于
相继地在+7°和-7°下倾角的值是优选的但是非限制性的。实际上，对于在2°到15°之间并且优选地4°到10°之间的范围内的角度的绝对值，已同样观测到了厚度变化率的减少。
本发明不限于正倾角然后负倾角的连续使用；剂量的第一部分能够以负倾角(例如α＝-7°)注入，并且剂量的第二部分能够以正倾角(例如α’＝+7°)注入。
诸如通过直接地应用诸如先前描述的用于SOI结构的制造的方法在本发明中所实现的注入步骤允许在掩埋氧化物层11之上获得具有薄层12的异质结构，其中薄层展示了相对于常规的制造方法降低的厚度变化率。
实际上，核素的注入深度确定衬底10的脆化区，并且因此确定薄层在其分离之后的自由表面。薄层的厚度变化率的改进因此直接地由核素的注入的深度的变化率的改进所产生。
现将对破裂步骤的控制进行描述。
通过热处理步骤来执行在于以仅让半导体材料的薄层12留在绝缘体层11、21上的这样一种方式去除施主衬底10的背部的破裂步骤。
热处理步骤包括在温度上到小于500℃的温度的增加。
以特别有利的方式，根据小于每分钟7℃优选地小于每分钟5℃的斜坡应用温度的增加。
术语“斜坡”在本文意指温度的上升的速率。
本申请人已观测到以下事实：
-不管在破裂步骤期间使用的斜坡如何，并且根据涉及根据仅一个倾角的注入的方法，薄层在破裂之后的厚度变化是基本上相等的。例如，在根据仅一个倾角的注入的条件下，薄层在破裂之后的厚度变化在5℃/min或16℃/min下的斜坡的情况下基本上是相等的。
-相比之下，对于涉及根据两个单独的倾角的注入的方法，薄层在破裂之后的厚度变化对于5℃/min的斜坡来说是然而对于16℃/min的斜坡来说是
当注入步骤涉及仅一个倾角时，斜坡对薄层在破裂之后的厚度变化的影响是非常微不足道的。另一方面，根据两个单独的倾角的注入步骤的和小于7℃的斜坡的关联允许薄层的厚度变化被显著地降低，这不是在斜坡大于7℃/min时的情况。
在注入的模式与破裂热处理的斜坡之间显然存在协同作用(synergy)。
根据与包括根据小于每分钟7℃的斜坡的温度增加的热处理相结合的两个单独的倾角的注入的考虑导致比分别地取得的效果的总和更大的效果。
具体地，根据本发明的方法的应用允许获得小于或甚至小于的薄层的厚度变化率。

Claims (13)

1.用于将原子或离子核素注入到由半导体材料制成的一批衬底(10)中的方法，其中：
-由半导体材料制成的各个衬底(10)被定位于批处理注入机(3)的相应的支架(31)上，各个衬底(10)包括在表面上的电绝缘体的薄层(11)，以及
-一剂至少一个离子或原子核素通过所述衬底(10)的绝缘体层(11)注入至所述衬底(10)的整个表面上，以在各个衬底(10)内形成脆化区(13)，并且在所述脆化区(13)结合在绝缘体的所述薄层(11)与所述衬底的所述脆化区(13)之间的半导体材料的薄层(12)，
所述注入方法的特征在于，在所述方法期间，衬底(10)所处于的各个支架(31)相对于与所述核素的注入的方向正交的平面具有至少两个单独的倾角，以使所述核素在所述衬底(10)中的注入深度均匀。
2.根据前述权利要求所述的注入方法，其中，所述支架(31)的倾角相对于与注入的方向正交的所述平面具有在2°到15°之间、优选地在4°到10°之间的范围内的角度。
3.根据权利要求1所述的注入方法，其中，在所述注入步骤期间，预定剂量的原子核素被注入，所述注入包括在所述支架(31)呈现第一倾角时所述剂量的第一部分的注入以及在所述支架(31)呈现第二倾角时所述剂量的第二部分的注入。
4.根据前述权利要求所述的注入方法，其中，所述第一倾角和所述第二倾角针对与所述注入的方向正交的平面是相反的。
5.根据权利要求4所述的注入方法，其中，所述剂量的第一部分是在总剂量的25％到75％之间的范围内、优选地等于50％，并且所述剂量的第二部分是所述剂量的第一部分相对于100％的补集。
6.根据前述权利要求中任一项所述的注入方法，其中，所述绝缘体的薄层(11)具有在1nm到50nm之间、优选地在15nm到25nm之间的范围内的厚度。
7.根据前述权利要求中任一项所述的注入方法，其中，所注入的核素是氢。
8.根据权利要求1至6中任一项所述的注入方法，其中，所述注入步骤包括氢和氦的共注入。
9.一种用于制造SOI型的异质结构的方法，所述SOI型的异质结构包括夹在称为“受主”的衬底(20)与来自称为“施主”的由半导体材料制成的衬底(10)的薄层(12)之间的绝缘体的薄层(11)，所述方法包括以下步骤：
-在施主衬底(10)上形成绝缘体的至少一个薄层(11)，
-由所述施主衬底(10)根据前述权利要求中任一项的注入在所述施主衬底(10)中形成脆化区(13)，
-结合所述施主衬底(10)和所述受主衬底(20)，使得所述绝缘体层(11)被夹在所述施主衬底(10)和所述受主衬底(20)之间，以及
-使所述薄层(12)与所述施主衬底(10)在所述脆化区(13)上的其余部分分离。
10.根据权利要求9所述的制造方法，其中，所述薄层(12)通过热处理与所述施主衬底(10)的其余部分分离。
11.根据权利要求10所述的制造方法，其中，所述热处理包括在温度上增加到小于500℃的温度，并且根据小于每分钟7℃的斜坡、优选地小于每分钟5℃。
12.一种SOI型的异质结构，包括夹在半导体材料的薄层(12)与基底衬底(20)之间的绝缘体的薄层(11)，该结构通过根据前述权利要求中任一项所述的方法的实施方式直接地获得，并且所述半导体材料的薄层(12)具有小于的厚度的变化率。
13.根据前述权利要求所述的SOI型的异质结构，其中，所述半导体材料的薄层(12)具有小于的厚度的变化率。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110291626A (zh) * 2017-02-17 2019-09-27 索泰克公司 在离子注入步骤期间掩蔽供体衬底的边缘处的区

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016081367A1 (en) 2014-11-18 2016-05-26 Sunedison Semiconductor Limited HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION
CN108780776B (zh) 2015-11-20 2023-09-29 环球晶圆股份有限公司 使半导体表面平整的制造方法
JP6686962B2 (ja) * 2017-04-25 2020-04-22 信越半導体株式会社 貼り合わせウェーハの製造方法
SG11202011553SA (en) 2018-06-08 2020-12-30 Globalwafers Co Ltd Method for transfer of a thin layer of silicon

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6806479B1 (en) * 2003-08-13 2004-10-19 Advanced Ion Beam Technology, Inc. Apparatus and method for reducing implant angle variations across a large wafer for a batch disk
US20050148163A1 (en) * 2003-12-19 2005-07-07 Nguyet-Phuong Nguyen Method of catastrophic transfer of a thin film after co-implantation
CN101236895A (zh) * 2007-01-29 2008-08-06 硅源公司 利用一个或多个半导体衬底制造材料的独立式厚度的方法
US20110244653A1 (en) * 2010-03-31 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100741541B1 (ko) * 2000-05-30 2007-07-20 신에쯔 한도타이 가부시키가이샤 접합웨이퍼의 제조방법 및 접합웨이퍼
FR2847075B1 (fr) * 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
EP2320454A1 (en) 2009-11-05 2011-05-11 S.O.I.Tec Silicon on Insulator Technologies Substrate holder and clipping device
US8357974B2 (en) 2010-06-30 2013-01-22 Corning Incorporated Semiconductor on glass substrate with stiffening layer and process of making the same
US20120043712A1 (en) * 2010-08-17 2012-02-23 Varian Semiconductor Equipment Associates, Inc. Mechanism and method for aligning a workpiece to a shadow mask

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6806479B1 (en) * 2003-08-13 2004-10-19 Advanced Ion Beam Technology, Inc. Apparatus and method for reducing implant angle variations across a large wafer for a batch disk
US20050148163A1 (en) * 2003-12-19 2005-07-07 Nguyet-Phuong Nguyen Method of catastrophic transfer of a thin film after co-implantation
CN101236895A (zh) * 2007-01-29 2008-08-06 硅源公司 利用一个或多个半导体衬底制造材料的独立式厚度的方法
US20110244653A1 (en) * 2010-03-31 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110291626A (zh) * 2017-02-17 2019-09-27 索泰克公司 在离子注入步骤期间掩蔽供体衬底的边缘处的区
CN110291626B (zh) * 2017-02-17 2023-05-05 索泰克公司 在离子注入步骤期间掩蔽供体衬底的边缘处的区

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