CN104201116A - 指纹识别芯片封装方法和封装结构 - Google Patents

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Abstract

一种指纹识别芯片封装方法和封装结构，其中封装方法包括：提供基板；在所述基板表面耦合感应芯片，所述感应芯片具有第一表面、以及与第一表面相对的第二表面，所述感应芯片的第一表面包括感应区，所述感应芯片的第二表面位于基板表面；在所述基板表面形成塑封层，所述塑封层包围所述感应芯片，且所述塑封层的表面与所述感应芯片的第一表面齐平；在所述塑封层和感应芯片的第一表面形成覆盖层，所述覆盖层的厚度小于100微米。所述封装方法所形成的指纹识别芯片的封装结构简化，能降低对感应芯片灵敏度的要求，使所述封装方法和封装结构应用更为广泛。

Description

指纹识别芯片封装方法和封装结构
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种指纹识别芯片封装方法和封装结构。
背景技术
随着现代社会的进步，个人身份识别以及个人信息安全的重要性逐步受到人们的关注。由于人体指纹具有唯一性和不变性，使得指纹识别技术具有安全性好，可靠性高，使用简单方便的特点，使得指纹识别技术被广泛应用于保护个人信息安全的各种领域。而随着科学技术的不断发展，各类电子产品的信息安全问题始终是技术发展的关注要点之一。尤其是对于移动终端，例如手机、笔记本电脑、平板的电脑、数码相机等，对于信息安全性的需求更为突出。
现有的指纹识别器件的感测方式包括电容式(电场式)和电感式，指纹识别器件通过提取用户指纹，并将用户指纹转换为电信号输出，从而获取用户的指纹信息。具体的，如图1所示，图1是现有技术的一种指纹识别器件的剖面结构示意图，包括：基板100；耦合于基板100表面的指纹识别芯片101；覆盖于所述指纹识别芯片101表面的玻璃基板102。
以电容式指纹识别芯片为例，所述指纹识别芯片101内具有一个或多个电容极板。由于用户手指的表皮或皮下层具有凸起的脊和凹陷的谷，当用户手指103接触所述玻璃基板102表面时，所述脊与谷到指纹识别芯片101的距离不同，因此，用户手指103脊或谷与电容极板之间的电容值不同，而指纹识别芯片101能够获取所述不同的电容值，并将其转化为相应的电信号输出，而指纹识别器件汇总所受到的电信号之后，能够获取用户的指纹信息。
然而，在现有的指纹识别器件中，对指纹识别芯片的灵敏度要求较高，使得指纹识别器件的制造及应用受到限制。
发明内容
本发明解决的问题是使指纹识别芯片的封装方法简化，使所形成的指纹识别芯片的封装结构简化，而且降低对感应芯片灵敏度的要求，使所述封装方法和封装结构应用更为广泛。
为解决上述问题，本发明提供一种指纹识别芯片封装方法，包括：提供基板；在所述基板表面耦合感应芯片，所述感应芯片具有第一表面、以及与第一表面相对的第二表面，所述感应芯片的第一表面包括感应区，所述感应芯片的第二表面位于基板表面；在所述基板表面形成塑封层，所述塑封层包围所述感应芯片，且所述塑封层的表面与所述感应芯片的第一表面齐平；在所述塑封层和感应芯片的第一表面形成覆盖层，所述覆盖层的厚度小于100微米。
可选的，所述覆盖层的厚度为20微米～100微米；所述覆盖层的莫氏硬度大于或等于8H；所述覆盖层的介电常数大于或等于7。
可选的，所述覆盖层的材料为无机纳米材料或聚合物材料。
可选的，所述覆盖层的形成工艺为丝网印刷工艺、旋涂工艺或喷涂工艺。
可选的，所述聚合物材料为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇。
可选的，所述无机纳米材料为氧化铝或氧化钴。
可选的，所述覆盖层的形成工艺为化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、丝网印刷工艺、旋涂工艺或喷涂工艺。
可选的，所述覆盖层的颜色包括黑色或白色。
可选的，所述塑封层的材料为聚合物材料。
可选的，所述塑封层的形成工艺为转注工艺、丝网印刷工艺、旋涂工艺或喷涂工艺。
可选的，所述感应芯片的第一表面还包括包围所述感应区的外围区。
可选的，还包括：在形成所述塑封层之前，在所述感应芯片的外围区内形成边缘凹槽，所述感应芯片的侧壁暴露出所述边缘凹槽；在所述感应芯片的外围区表面、以及边缘凹槽的侧壁和底部表面形成芯片电路。
可选的，所述边缘凹槽为包围感应区的连续凹槽，或者所述边缘凹槽为包围感应区的若干分立凹槽。
可选的，所述塑封层还形成于所述边缘凹槽内，且所述塑封层与感应芯片的感应区表面齐平。
可选的，还包括：在所述边缘凹槽底部形成第一焊垫，所述芯片电路与所述第一焊垫连接。
可选的，所述基板具有第一表面，所述感应芯片耦合于基板的第一表面，所述基板的第一表面具有第二焊垫。
可选的，还包括：在形成所述塑封层之前，形成导电线，所述导电线两端分别与第一焊垫与第二焊垫连接。
可选的，所述导电线上到基板第一表面距离最大的点为顶点，所述顶点低于所述塑封层表面。
可选的，还包括：在所述感应芯片侧壁表面、基板第一表面、以及边缘凹槽内形成导电层，所述导电层两端分别与第一焊垫和第二焊垫连接。
可选的，还包括：在所述基板的第一表面耦合感应芯片之前，在所述基板的第一表面或感应芯片的第二表面形成第一粘结层；通过所述第一粘结层使所述感应芯片固定于所述基板的第一表面。
可选的，还包括：在所述塑封层和感应芯片第一表面形成第二粘结层；在所述第二粘结层表面形成覆盖层。
可选的，所述覆盖层为玻璃基板，所述玻璃基板的介电常数为6～10，厚度为100微米～300微米；或者，所述覆盖层为陶瓷基板，所述陶瓷基板的介电常数为20～100，厚度为100微米～200微米。
可选的，所述第二粘结层的颜色包括黑色或白色。
可选的，在所述第二粘结层表面形成颜色图层，所述覆盖层形成于所述颜色图层表面，所述颜色图层的颜色包括黑色或白色。
可选的，还包括：在基板表面形成保护环，所述保护环包围所述感应芯片、塑封层和覆盖层。
可选的，还包括：形成包围所述塑封层、感应芯片、覆盖层和保护环的外壳，所述外壳暴露出感应区表面的覆盖层。
可选的，还包括：形成包围所述塑封层、感应芯片和覆盖层的外壳，所述外壳暴露出感应区表面的覆盖层。
可选的，在所述基板的一端形成连接部，所述连接部用于使感应芯片与外部电路电连接。
相应的，本发明还提供一种指纹识别芯片封装结构，包括：基板；耦合于基板表面的感应芯片，所述感应芯片具有第一表面、以及与第一表面相对的第二表面，所述感应芯片的第一表面包括感应区，所述感应芯片的第二表面位于基板表面；位于基板表面的塑封层，所述塑封层包围所述感应芯片，且所述塑封层的表面与所述感应芯片的第一表面齐平；位于所述塑封层和感应芯片第一表面的覆盖层，所述覆盖层的厚度小于100微米。
可选的，所述感应芯片的第一表面还包括包围所述感应区的外围区。
可选的，所述感应芯片还包括位于所述外围区内的边缘凹槽，所述感应芯片的侧壁暴露出所述边缘凹槽；位于感应芯片外围区的芯片电路，所述芯片电路位于感应芯片的外围区表面、以及边缘凹槽的侧壁和底部表面。
可选的，所述边缘凹槽为包围感应区的连续凹槽；或者，所述边缘凹槽为包围感应区的若干分立凹槽。
可选的，所述塑封层还位于所述边缘凹槽内，且所述塑封层与感应芯片的感应区表面齐平。
可选的，还包括：位于所述边缘凹槽底部的第一焊垫，所述芯片电路与所述第一焊垫连接。
可选的，所述基板具有第一表面，所述感应芯片耦合于基板的第一表面，所述基板的第一表面具有第二焊垫。
可选的，还包括：导电线，所述导电线两端分别与第一焊垫与第二焊垫连接。
可选的，所述导电线上到基板第一表面距离最大的点为顶点，所述顶点低于所述塑封层表面。
可选的，还包括：位于感应芯片侧壁表面、基板第一表面、以及边缘凹槽内的导电层，所述导电层两端分别与第一焊垫和第二焊垫连接。
可选的，其特征在于，还包括：位于感应芯片和基板之间的第一粘结层。
可选的，所述覆盖层的厚度为20微米～100微米；所述覆盖层的厚度为20微米～100微米；所述覆盖层的莫氏硬度大于或等于8H；所述覆盖层的介电常数大于或等于7；所述覆盖层的材料为无机纳米材料或聚合物材料；所述聚合物材料为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇；所述无机纳米材料为氧化铝或氧化钴；所述覆盖层的颜色包括黑色或白色。
可选的，位于所述覆盖层与所述塑封层和感应芯片第一表面之间的第二粘结层。
可选的，所述覆盖层为玻璃基板，所述玻璃基板的介电常数为6～10，厚度为100微米～300微米；或者，所述覆盖层为陶瓷基板，所述陶瓷基板的介电常数为20～100，厚度为100微米～200微米。
可选的，所述第二粘结层的颜色包括黑色或白色。
可选的，位于所述第二粘结层表面的颜色图层，所述覆盖层位于所述颜色图层表面，所述颜色图层的颜色包括黑色或白色。
可选的，还包括：位于基板表面的保护环，所述保护环包围所述感应芯片、塑封层和覆盖层。
可选的，还包括：包围所述塑封层、感应芯片、覆盖层和保护环的外壳，所述外壳暴露出感应区表面的覆盖层。
可选的，还包括：包围所述塑封层、感应芯片和覆盖层的外壳，所述外壳暴露出感应区表面的覆盖层。
可选的，所述基板的一端具有连接部，所述连接部用于使感应芯片与外部电路电连接。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的封装方法中，使形成于基板表面的塑封层表面与感应芯片的第一表面齐平，所述塑封层用于保护所述感应芯片，并使所述感应芯片与外部环境电隔离。由于所述塑封层的表面齐平于感应芯片的第一表面，因此，能够直接在所述塑封层和感应芯片的第一表面形成覆盖层，无需额外对所述覆盖层进行图形化工艺，不仅使得形成所述覆盖层的工艺简化，还能够避免在形成覆盖层的过程中，对感应芯片的感应区造成不必要的损伤，保证了感应区获得的指纹数据精确。而且，所述覆盖层替代了传统的玻璃基板，能够直接与用户手指接触，用于保护感应芯片。而且，相较于传统的玻璃基板，所述覆盖层能够选用厚度较薄的材料，采用所述覆盖层能够减小感应芯片的第一表面到覆盖层表面的距离，使感应芯片易于检测到用户指纹，相应地，所述封装结构降低了对感应芯片灵敏度的要求，使得指纹识别芯片的封装结构的应用更为广泛。
进一步，所述覆盖层的厚度为20微米～100微米。所述覆盖层的厚度较薄，使所述感应芯片的感应区更易检测到置于覆盖层表面的用户指纹，降低了对感应芯片灵敏度的要求；当所述覆盖层的材料硬度较大时，即使所述覆盖层的厚度较薄，也具有足以保护感应芯片的第一表面。
进一步，所述覆盖层的莫氏硬度大于或等于8H，所述覆盖层的硬度较高，即使位于感应区表面的覆盖层厚度较薄，所述覆盖层依旧具有足够的强度以保护所述感应区，当用户手指置于感应区上的覆盖层表面时，所述覆盖层不易发生变形或磨损，从而对用户指纹的提取结果更精确。
进一步，所述覆盖层的介电常数为7～9。所述覆盖层的介电常数较大，使所述覆盖层的电隔离性能更佳，则所述覆盖层对感应区的保护能力更佳，即使位于感应区表面的覆盖层厚度较薄，也能够使用户手指与感应区之间的电隔离能力较强，用户手指与感应区之间构成的电容值较大，处于能够被检测到的范围内。
进一步，基板表面具有保护环，所述保护环包围所述感应芯片和覆盖层。所述保护环用于对所述感应芯片进行静电防护，避免感应区检测到的用户指纹数据精确度下降；所述保护环还能够消除感应芯片输出的信号噪声，使感应芯片检测到的数据、以及输出的信号更精确。
本发明的封装结构中，基底表面包围感应芯片的塑封层，所述塑封层和感应芯片的第一表面具有覆盖层。所述塑封层用于固定所述覆盖层，使所述覆盖层能够直接贴合于所述感应芯片的第一表面，所述覆盖层替代了传统的玻璃基板，能够直接与用户手指接触，用于保护感应芯片。而且，相较于传统的玻璃基板，所述覆盖层的厚度较薄、且硬度较高；所述覆盖层的硬度较高，使得在所述覆盖层厚度较薄的情况下，也能够使所述覆盖层具有足够大的硬度以保护感应芯片的第一表面；而采用所述覆盖层能够减小感应芯片的第一表面到覆盖层表面的距离，使感应芯片易于检测到用户指纹，相应地，所述封装结构降低了对感应芯片灵敏度的要求，使得指纹识别芯片封装结构的应用更为广泛，而且，结构简单、更易于组装，能够减少生产成本。
附图说明
图1是现有技术的一种指纹识别器件的剖面结构示意图；
图2至图6是本发明实施例的指纹识别芯片封装结构的形成过程的剖面结构示意图；
图7至图11是本发明其它实施例的指纹识别芯片封装结构的剖面结构示意图。
具体实施方式
如背景技术所述，在现有的指纹识别器件中，对指纹识别芯片的灵敏度要求较高，使得指纹识别器件的制造及应用受到限制。
经过研究发现，请继续参考图1，指纹识别芯片101表面覆盖有玻璃基板102，所述玻璃基板102用于保护指纹识别芯片101，而用户的手指103直接与所述玻璃基板102相接触，因此，为了保证所述玻璃基板102具有足够的保护能力，所述玻璃基板102的厚度较厚。然而，由于所述玻璃基板102的厚度较厚，因此要求指纹识别芯片101具有较高的灵敏度，以保证能够精确提取到用户指纹。然而，高灵敏度的指纹识别芯片制造难度较大、制造成本较高，继而造成指纹识别芯片的应用和推广受到限制。
具体的，继续以电容式指纹识别器件为例，当用户手指置103于玻璃基板102表面时，用户手指103、与指纹识别芯片101中的电容极板之间能够构成电容；其中，所述用户手指103和电容极板为电容的两极，所述玻璃基板102为电容两极之间的电介质。然而，由于所述玻璃基板102的厚度较厚，使得用户手指103与电容基板之间的电容值较大，而用户手指103的脊与谷之间的高度差异较小，因此，所述脊与电容极板之间的电容值、相对于所述谷与电容极板之间的电容值之间的差值极小，为了能够精确检测到所述电容值的差异，要求所述指纹识别芯片101具有较高的灵敏度。
为了解决上述问题，本发明提出一种指纹识别芯片封装方法和封装结构。其中，在所述封装方法中，使形成于基板表面的塑封层表面与感应芯片的第一表面齐平，所述塑封层用于保护所述感应芯片，并使所述感应芯片与外部环境电隔离。由于所述塑封层的表面齐平于感应芯片的第一表面，因此，能够直接在所述塑封层和感应芯片的第一表面形成覆盖层，无需额外对所述覆盖层进行图形化工艺，不仅使得形成所述覆盖层的工艺简化，还能够避免在形成覆盖层的过程中，对感应芯片的感应区造成不必要的损伤，保证了感应区获得的指纹数据精确。而且，所述覆盖层替代了传统的玻璃基板，能够直接与用户手指接触，用于保护感应芯片。而且，相较于传统的玻璃基板，所述覆盖层能够厚度较薄，采用所述覆盖层能够减小感应芯片的第一表面到覆盖层表面的距离，使感应芯片易于检测到用户指纹，相应地，所述封装结构降低了对感应芯片灵敏度的要求，使得指纹识别芯片的封装结构的应用更为广泛。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图6是本发明实施例的指纹识别芯片封装结构的形成过程的剖面结构示意图。
请参考图2，提供基板200。
所述基板200为硬性基板或软性基板，能够根据需要设置所述感应芯片201的器件或终端进行调整；在本实施例中，所述基板200为硬性基板，所述硬性基板为PCB基板、玻璃基板、金属基板、半导体基板或聚合物基板。
本实施例中，所述基板200具有第一表面230，所述基板200的第一表面230用于耦合感应芯片。所述基板200的第一表面230具有布线层(未示出)和第二焊垫206，所述布线层与所述第二焊垫206连接，而所述第二焊垫206用于与感应芯片表面的芯片电路连接。
本实施例中，在所述基板200的一端形成连接部240，所述连接部240用于使感应芯片与外部电路电连接。所述连接部240的材料包括导电材料，所述连接部240与所述布线层电连接，使所述感应芯片上的芯片电路能够通过基板200第一表面230的布线层和连接部240、与外部电路或器件实现电连接，以此传递电信号。
请参考图3，在所述基板200表面固定感应芯片201，所述感应芯片201具有第一表面210、以及与第一表面210相对的第二表面220，所述感应芯片201的第一表面210包括感应区211，所述感应芯片201的第二表面220位于基板200表面。
在本实施例中，在所述感应芯片201的第二表面220粘附第一粘结层208，并将所述第一粘附层208粘贴于所述基板200的第一表面230，从而使所述感应芯片201固定于基板200的第一表面230。后续通过打线工艺，能够使所述感应芯片201与所述基板200耦合，即使所述感应芯片201与基板200表面的布线层之间实现电连接。
在另一实施例中，还能够在所述基板200的第一表面230需要固定感应芯片201的对应位置形成第一粘附层208，将感应芯片201粘贴于所述第一粘附层208表面，使感应芯片201固定于基板200表面。
在所述感应区211内形成用于获取用户指纹信息的电容结构、或者电感结构，使所述感应区211能够检测和接收用户的指纹信息。本实施例中，所述感应芯片201的第一表面210还包括包围所述感应区211的外围区212，在所述感应芯片201第一表面210的外围区212形成芯片电路215，所述芯片电路215与感应区211内的电容结构或电感结构电连接，用于对电容结构或电感结构输出的电信号进行处理。
在本实施例中，在所述感应区211内形成至少一个电容极板，当用户手指置于后续形成的覆盖层表面时，所述电容极板、覆盖层和用户手指构成电容结构，而所述感应区211能够获取用户手指表面脊与谷与电容极板之间的电容值差异，并将所述电容值差异通过芯片电路215进行处理之后输出，以此获取用户指纹数据。
在本实施例中，所述感应芯片201还包括：位于所述外围区212内的边缘凹槽204，所述感应芯片201的侧壁暴露出所述边缘凹槽204，所述边缘凹槽204的底部形成有第一焊垫205。所述边缘凹槽204用于形成芯片电路215的输出端，即所述第一焊垫205，后续通过打线工艺，能够使第一焊垫205与基板200表面的布线层实现电连接。
本实施例中，位于感应芯片201外围区212的芯片电路215覆盖于所述边缘凹槽204的侧壁和底部表面，而位于所述边缘凹槽204底部的芯片电路215与所述第一焊垫205连接。
在一实施例中，所述边缘凹槽204为包围感应区211的连续凹槽，所述连续的边缘凹槽204底部表面具有一个或若干第一焊垫205。在另一实施例中，所述边缘凹槽204为包围感应区211的若干分立凹槽，且每一边缘凹槽204内具有一个或若干第一焊垫205。所述第一焊垫205的数量和分布状态根据芯片电路215的具体电路布线需要设计。
在本实施例中，所述边缘凹槽204的侧壁相对于感应芯片201的表面倾斜，且所述边缘凹槽204的侧壁与底部之间的夹角呈钝角。所述倾斜的边缘凹槽204侧壁有利于进行芯片电路215的形成工艺，易于在所述边缘凹槽204的侧壁表面进行形成所述芯片电路215的沉积或刻蚀工艺。
请参考图4，使所述感应芯片201与基板200耦合。
使所述感应芯片201与基板200耦合即是使所述感应芯片201与所述基板200能够实现电互连。
在本实施例中，通过打线工艺形成导电线207，所述导电线207两端分别与第一焊垫205与第二焊垫206连接，使所述感应芯片201与基板200之间电互连。所述导电线207能够使芯片电路215与基板200表面的布线层电连接，而所述布线层与连接部240电连接，从而使感应芯片201表面的芯片电路215和感应区211能够与外部电路或器件进行电信号的传输。所述导电线207的材料为金属，所述金属为铜、钨、铝、金或银。采用打线工艺使感应芯片201与基板200电连接的工艺简单，且工艺成本低廉。
所述打线工艺包括：提供导电线207；将所述导电线207两端通过焊接工艺分别与第一焊垫205与第二焊垫206连接。所述导电线207的材料为金属，所述金属为铜、钨、铝、金或银。
而所述导电线207由所述塑封层包裹，使得所述导电线207与感应芯片201之间、以及导电线207与外部环境之间电隔离。由于所述导电线207连接于第一焊垫205与第二焊垫206之间，因此所述导电线207弯曲，所述导电线207上到基板200第一表面230距离最大的点为顶点，所述顶点还高于所述边缘凹槽204的底部表面，且所述顶点低于所述感应芯片201的第一表面210，由于后续形成的塑封层的表面与所述感应芯片201的第一表面210齐平，因此，所述顶点能够低于后续形成的塑封层表面，使后续形成的塑封层能够完全包裹所述导电线207，使导电线207能够与感应芯片201之间电隔离，并且避免所述导电线207裸露。
在另一实施例中，在所述感应芯片201侧壁表面、基板200第一表面230、以及边缘凹槽204内形成导电层211(如图8所示)，所述导电层211两端分别与第一焊垫205和第二焊垫206连接。所述导电层211的形成工艺包括：以沉积工艺、电镀工艺或化学镀工艺形成导电膜；刻蚀部分所述导电膜以形成导电层211。所述导电层211的材料为金属，所述金属为铜、钨、铝、银、金、钛、钽、镍、氮化钛、氮化钽中的一种或多种。
请参考图5，在所述基板200表面形成塑封层202，所述塑封层202包围所述感应芯片201，且所述塑封层202的表面与所述感应芯片201的第一表面210齐平。
所述塑封层202用于固定并保护所述感应芯片201和导电线207，并且使所述导电线207与感应芯片201之间、所述导电线207与外部环境之间、以及所述感应芯片与外部环境之间电隔离。
在本实施例中，所述导电线207的顶点低于所述感应芯片201的第一表面210，而所述塑封层202的表面与所述感应芯片201的第一表面210齐平，因此所述塑封层202能够完全包围所述导电线207。
所述塑封层202的材料为聚合物材料，所述聚合物材料具有良好的柔韧性、延展性以及覆盖能力，所述聚合物材料为环氧树脂、聚乙烯、聚丙烯、聚烯烃、聚酰胺、聚亚氨酯，所述塑封层202还可以采用其它合适的塑封材料。
所述塑封层202的能够以注塑工艺(injection molding)、转塑工艺(transfermolding)或丝网印刷工艺形成。由于所述注塑工艺、转塑工艺或丝网印刷工艺能够形成具有预设形状的塑封层202，因此能够使所形成的塑封层202表面与感应芯片201的第一表面210齐平，而无需对所述塑封层202进行额外的刻蚀或抛光工艺，因此对所述感应芯片201的第一表面210的损伤较少，能够使感应区211获取的指纹信息更为准确。
而且，由于所述塑封层202的表面与感应芯片201的第一表面210齐平，使后续形成的覆盖层能够紧密贴合于所述塑封层202和感应芯片201的第一表面210，无需对所述覆盖层进行额外的刻蚀工艺，因此，不会对所述感应芯片201的第一表面210造成损伤，使得感应芯片201的感应区211获取的检测结果更为准确。
此外，能够使所述塑封层202的材料选用具有粘性的材料，而后续形成的覆盖层部分位于所述塑封层202的表面，从而能够通过所述塑封层202固定所述覆盖层，使得形成封装结构的工艺更简单，而且有利于缩小所形成的封装结构的尺寸。
在本实施例中，由于所述感应芯片201的外围区212内还具有边缘凹槽204，所述塑封层202还位于所述边缘凹槽204内，且所述塑封层202与感应芯片201的感应区211表面齐平。
请参考图6，在所述塑封层202和感应芯片201的第一表面210形成覆盖层203。
所述覆盖层203用于保护感应区211，当用户的手指置于所述感应区211上的覆盖层203表面时，所述感应区211能够获取用户的指纹信息。
所述覆盖层203的莫氏硬度大于或等于8H。所述覆盖层203的硬度较高，因此，即使所述覆盖层203的厚度较薄，所述覆盖层203也足以保护感应芯片201的感应区211，当用户手指在所述覆盖层203表面移动时，不会对感应芯片201表面造成损伤。而且，由于所述覆盖层203的硬度较高，因此所述覆盖层203难以发生形变，即使用户手指按压于所述覆盖层203表面，所述覆盖层203的厚度也难以发生变化，从而保证了感应区211的检测结果精确度。
所述覆盖层203的介电常数大于或等于7。由于所述覆盖层203的介电常数较大，使得所述覆盖层203的电隔离能力较强，则所述覆盖层203对感应区211的保护能力较强。
所述覆盖层203的厚度为20微米～100微米。所述覆盖层203的厚度较薄，当用户手指置于所述覆盖层203表面时，所述手指到感应区211的距离减少，因此，所述感应区211更容易检测到用户手指的指纹，从而降低了对感应芯片201高灵敏度的要求。
由于覆盖层203的厚度较薄，而用户手指与电容极板之间的电容值与覆盖层203的厚度成反比，与覆盖层203的介电常数成正比，因此，当覆盖层203的厚度较薄，而介电常数较大时，能够使用户手指与电容极板之间的电容值在感应区211能够检测的范围内，避免电容值过大或过小而使感应区211的检测失效。
而且，当覆盖层203的厚度在20微米～100微米的范围内，而介电常数在大于或等于7的范围内时，使所述覆盖层203的厚度增大，则所述覆盖层203的介电常数也相应增大，能够使用户手指与电容极板之间的电容值较大，则所述电容值更易于被感应区211检测到。
所述覆盖层203的材料为聚合物材料、无机纳米材料或陶瓷材料。在本实施例中，所述覆盖层203的材料为无机纳米材料，所述无机纳米材料包括氧化铝或氧化钴，形成工艺包括：化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、丝网印刷工艺、喷涂工艺或旋涂工艺形成。
在本实施例中，所述覆盖层203的材料为无机纳米材料，所述无机纳米材料能够以喷涂工艺或旋涂工艺形成，以无机纳米材料形成覆盖层203能够使所述覆盖层203的厚度较薄，能够增强感应芯片201对用户手指指纹的感应能力，相应降低了对感应芯片201检测灵敏度的要求。
在另一实施例中，所述覆盖层203的材料为聚合物材料，所述聚合物材料为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物、聚乙烯醇或其他合适的聚合物材料。所述覆盖层203能够以印刷工艺、喷涂工艺或旋涂工艺形成。
在本实施例中，在采用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、丝网印刷工艺、喷涂工艺或旋涂工艺形成覆盖层203之后，对所述覆盖层203进行刻蚀，去除基板200表面的部分覆盖层203，使覆盖层仅位于塑封层202和感应芯片201表面。
所述覆盖层203的颜色能够与后续设置的保护环或外壳的颜色相一致，使得所形成的封装结构的外形美观、颜色统一。在本实施例中，所述覆盖层203的颜色包括黑色或白色；其它实施例中，所述覆盖层203还能够为其它颜色。
在另一实施例中，还能够不进行上述刻蚀基板200表面覆盖层的工艺，使所形成的覆盖层还位于基板200的第一表面230和塑封层202的侧壁表面，使得形成覆盖层的工艺更为简化。
在另一实施例中，在所述塑封层202和感应芯片201第一表面形成第二粘结层209(如图7所示)；在所述第二粘结层209表面形成覆盖层203。所述第二粘结层209用于将所述覆盖层203固定于所述塑封层202和感应芯片201的第一表面210。在该实施例中，所述覆盖层203为延展性和柔韧度较差的材料，例如陶瓷基板或玻璃基板，而所述第二粘结层209表面具有粘性，通过在所述覆盖层203表面粘附所述第二粘结层209，能够将所述覆盖层203粘贴于塑封层202和感应芯片201表面。
当所述覆盖层203为玻璃基板，所述玻璃基板的介电常数为6～10；当所述覆盖层203为陶瓷基板，所述陶瓷基板的介电常数为20～100，厚度为100～200微米。
此外，所述第二粘结层209的颜色包括黑色或白色。在其它实施例中，还能够在所述第二粘结层表面形成颜色图层，所述覆盖层形成于所述颜色图层表面，所述颜色图层的颜色包括黑色或白色；其它实施例中，所述颜色图层还能够为其它颜色。
在另一实施例中，请参考图9，还包括：在基板200表面形成保护环212，所述保护环212包围所述感应芯片201、塑封层202和覆盖层203。所述保护环212的材料为金属，且所述保护环212通过所述基板200接地，所述保护环212固定于基板200的第一表面230。
在该实施例中，所述保护环212位于所述感应芯片201、覆盖层203和塑封层202周围，且部分保护环212还延伸至所述覆盖层203上方、并暴露出位于感应区211上的部分覆盖层203表面。在另一实施例中，保护环仅位于感应芯片201和塑封层202的周围，且完全暴露出所述覆盖层203表面。
所述保护环212的材料为金属，所述金属为铜、钨、铝、银或金。所述保护环212用于对所述感应芯片201进行静电防护；由于所述保护环212为金属，所述保护环212能够导电，当用户手指在接触覆盖层203时产生静电，则静电电荷会首先自所述保护环212传至基板200，从而避免覆盖层203被过大的静电电压击穿，以此保护感应芯片201，提高指纹检测的精确度，消除感应芯片输出的信号噪声，使感应芯片输出的信号更精确。
在另一实施例中，请参考图10，还包括：形成包围所述塑封层202、感应芯片201、覆盖层203和保护环212的外壳213，所述外壳213暴露出感应区201表面的覆盖层203。所述外壳213能够是需要设置指纹识别芯片的器件或终端的外壳，还能够是所述指纹识别芯片的封装结构的外壳。
在另一实施例中，请参考图11，还包括：形成包围所述塑封层202、感应芯片201和覆盖层203的外壳213，所述外壳213暴露出感应区211表面的覆盖层203。
综上，在本实施例的封装方法中，使形成于基板表面的塑封层表面与感应芯片的第一表面齐平，所述塑封层用于保护所述感应芯片，并使所述感应芯片与外部环境电隔离。由于所述塑封层的表面齐平于感应芯片的第一表面，因此，能够直接在所述塑封层和感应芯片的第一表面形成覆盖层，无需额外对所述覆盖层进行图形化工艺，不仅使得形成所述覆盖层的工艺简化，还能够避免在形成覆盖层的过程中，对感应芯片的感应区造成不必要的损伤，保证了感应区获得的指纹数据精确。而且，所述覆盖层替代了传统的玻璃基板，能够直接与用户手指接触，用于保护感应芯片。而且，相较于传统的玻璃基板，所述覆盖层能够选用厚度较薄的材料，采用所述覆盖层能够减小感应芯片的第一表面到覆盖层表面的距离，使感应芯片易于检测到用户指纹，相应地，所述封装结构降低了对感应芯片灵敏度的要求，使得指纹识别芯片的封装结构的应用更为广泛。
相应的，本发明实施例还提供一种采用上述方法所形成的封装结构，请继续参考图6，包括：基板200；耦合于基板200表面的感应芯片201，所述感应芯片201具有第一表面210、以及与第一表面210相对的第二表面220，所述感应芯片201的第一表面210包括感应区211，所述感应芯片201的第二表面220位于基板200表面；位于基板200表面的塑封层202，所述塑封层202包围所述感应芯片201，且所述塑封层202的表面与所述感应芯片201的第一表面210齐平；位于所述塑封层202和感应芯片201第一表面210的覆盖层203，所述覆盖层203的厚度小于100微米。
以下将对上述指纹识别芯片的封装结构进行详细说明。
位于感应芯片201第一表面210的感应区211用于检测和接收用户的指纹信息，所述感应区211内具有用于获取用户指纹信息的电容结构、或者电感结构。
本实施例中，所述感应芯片201的第一表面210还包括包围所述感应区211的外围区212，所述感应芯片201第一表面210的外围区212具有芯片电路215，所述芯片电路215与感应区211内的电容结构或电感结构电连接，用于对电容结构或电感结构输出的电信号进行处理。
在本实施例中，所述感应区211内具有至少一个电容极板，当用户手指置于覆盖层203表面时，所述电容极板、覆盖层203和用户手指构成电容结构，而所述感应区211能够获取用户手指表面脊与谷与电容极板之间的电容值差异，并将所述电容值差异通过芯片电路215进行处理之后输出，以此获取用户指纹数据。
所述感应芯片201还包括：位于所述外围区212内的边缘凹槽204，所述感应芯片201的侧壁暴露出所述边缘凹槽204；所述边缘凹槽204的底部具有第一焊垫205。所述边缘凹槽204用于形成芯片电路215的输出端，即所述第一焊垫205，通过将第一焊垫205与基板200表面电连接，能够实现感应芯片201与基板200的耦合。
本实施例中，位于感应芯片201外围区212的芯片电路215覆盖于所述边缘凹槽204的侧壁和底部表面，而位于所述边缘凹槽204底部的芯片电路215与所述第一焊垫205连接。
在一实施例中，所述边缘凹槽204为包围感应区211的连续凹槽，所述连续的边缘凹槽204底部表面具有一个或若干第一焊垫205。在另一实施例中，所述边缘凹槽204为包围感应区211的若干分立凹槽，且每一边缘凹槽204内具有一个或若干第一焊垫205。所述第一焊垫205的数量和分布状态根据芯片电路215的具体电路布线需要设计。
在本实施例中，所述边缘凹槽204的侧壁相对于感应芯片201的表面倾斜，且所述边缘凹槽204的侧壁与底部之间的夹角呈钝角。所述倾斜的边缘凹槽204侧壁表面有利于形成芯片电路215，使的形成芯片电路215的沉积和刻蚀工艺易于进行。
所述基板200用于固定所述感应芯片201，并使所述感应芯片201与其它器件或电路电连接。在本实施例中，所述指纹识别芯片封装结构还包括位于感应芯片201和基板200之间的第一粘结层208，所述感应芯片201通过所述第一粘结层208固定于所述基板200表面。
所述基板200为硬性基板或软性基板，能够根据设置有感应芯片201的器件或终端的需求，调整所述基板200为硬性基板或软性基板。在本实施例中，所述基板200为硬性基板，所述硬性基板为PCB基板、玻璃基板、金属基板、半导体基板或聚合物基板。
所述基板200具有第一表面230，而所述感应芯片201耦合于基板200的第一表面230。所述基板200的第一表面230具有布线层(未示出)和第二焊垫206，所述布线层与所述第二焊垫206连接，而所述第二焊垫206用于与感应芯片201第一表面210的芯片电路215连接。
本实施例中，所述基板200的一端具有连接部240，所述基板200的一端具有连接部240，所述连接部240的材料包括导电材料，连接部240与所述布线层电连接，使所述感应芯片201上的芯片电路215能够通过基板200第一表面230的布线层和连接部240、与外部电路或器件电连接，从而实现电信号的传输。
本实施例中，所述指纹识别芯片封装结构还包括导电线207，所述导电线207端分别与第一焊垫205与第二焊垫206连接，使芯片电路215与基板200表面的布线层电连接，而所述布线层与连接部240电连接，从而使感应芯片201表面的芯片电路和感应区211能够与外部电路或器件进行电信号的传输。所述导电线207的材料为金属，所述金属为铜、钨、铝、金或银。
而所述导电线207由所述塑封层包裹，使得所述导电线207与感应芯片201之间、以及导电线207与外部环境之间电隔离。由于所述导电线207连接于第一焊垫205与第二焊垫206之间，因此所述导电线207弯曲，所述导电线207上到基板200第一表面230距离最大的点为顶点，所述顶点还高于所述边缘凹槽204的底部表面，且所述顶点低于所述感应芯片201的第一表面210，由于所述塑封层202的表面与所述感应芯片201的第一表面210齐平，因此所述塑封层202能够完全包围所述导电线207，避免所述导电线207裸露。
所述塑封层202位于基板200表面，并包围所述感应芯片201和导电线207，所述塑封层202用于使感应芯片201固定于基板200的第一表面230，还能够用于使所述导电线207与所述感应芯片201之间、所述导电线207与外部环境之间电隔离。
所述塑封层202的材料为聚合物材料，所述聚合物材料具有良好的柔韧性、延展性以及覆盖能力，所述聚合物材料为环氧树脂、聚乙烯、聚丙烯、聚烯烃、聚酰胺、聚亚氨酯，所述塑封层202还可以采用其它合适的塑封材料。所述塑封层202的能够以注塑工艺(injection molding)、转塑工艺(transfermolding)或丝网印刷工艺形成。
在本实施例中，所述塑封层202的表面与感应芯片201的第一表面210齐平，使得所述覆盖层203能够直接覆盖于所述塑封层202和感应芯片201的第一表面210，使得所形成的指纹识别芯片的结构简单，且易于组装。
而且，由于部分覆盖层203位于所述塑封层202表面，所述塑封层202能够用于固定所述覆盖层203，使所述覆盖层203能够紧密贴合于所述感应芯片201的第一表面210，而且不会对所述感应芯片201的第一表面210造成损伤，使得感应芯片201的感应区211获取的检测结果更为准确。
在本实施例中，由于所述感应芯片201的外围区212内还具有边缘凹槽204，所述塑封层202还位于所述边缘凹槽204内，且所述塑封层202与感应芯片201的感应区211表面齐平。
所述覆盖层203的材料为聚合物材料、无机纳米材料或陶瓷材料。在本实施例中，所述覆盖层203的材料为无机纳米材料，所述无机纳米材料包括氧化铝或氧化钴；所述覆盖层203能够以印刷工艺、喷涂工艺或旋涂工艺形成。
在另一实施例中，所述覆盖层203的材料为聚合物材料，所述聚合物材料为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物、聚乙烯醇或其他合适的聚合物材料；所述覆盖层203能够以印刷工艺、喷涂工艺或旋涂工艺形成。
所述覆盖层203的莫氏硬度大于或等于8H。所述覆盖层203的硬度较高，因此，即使所述覆盖层203的厚度较薄，所述覆盖层203也足以保护感应芯片201的感应区211，当用户手指在所述覆盖层203表面移动时，不会对感应芯片201表面造成损伤。而且，由于所述覆盖层203的硬度较高，因此所述覆盖层203难以发生形变，即使用户手指按压于所述覆盖层203表面，所述覆盖层203的厚度也难以发生变化，从而保证了感应区211的检测结果精确度。
所述覆盖层203的介电常数大于或等于7。由于所述覆盖层203的介电常数较大，使得所述覆盖层203的电隔离能力较强，则所述覆盖层203对感应区211的保护能力较强。
所述覆盖层203的厚度为20微米～100微米。所述覆盖层203的厚度较薄，当用户手指置于所述覆盖层203表面时，所述手指到感应区211的距离减少，因此，所述感应区211更容易检测到用户手指的指纹，从而降低了对感应芯片201高灵敏度的要求。
由于覆盖层203的厚度较薄，而用户手指与电容极板之间的电容值与覆盖层203的厚度成反比，与覆盖层203的介电常数成正比，因此，当覆盖层203的厚度较薄，而介电常数较大时，能够使用户手指与电容极板之间的电容值在感应区211能够检测的范围内，避免电容值过大或过小而使感应区211的检测失效。
而且，当覆盖层203的厚度在20微米～100微米的范围内，而介电常数在大于或等于7的范围内时，使所述覆盖层203的厚度增大，则所述覆盖层203的介电常数也相应增大，能够使用户手指与电容极板之间的电容值较大，则所述电容值更易于被感应区211检测到。
所述覆盖层203的颜色能够与后续设置的保护环或外壳的颜色相一致，使得所形成的封装结构的外形美观、颜色统一。在本实施例中，所述覆盖层203的颜色包括黑色或白色；其它实施例中，所述覆盖层203还能够为其它颜色。
在另一实施例中，请参考图7，所述指纹识别芯片封装结构还包括：位于所述覆盖层203与所述塑封层202和感应芯片201第一表面210之间的第二粘结层209。在该实施例中，所述覆盖层203为延展性和柔韧度较差的材料，例如陶瓷基板或玻璃基板，而所述第二粘结层209用于将所述覆盖层203固定于所述塑封层202和感应芯片201的第一表面210。
当所述覆盖层203为玻璃基板，所述玻璃基板的介电常数为6～10，厚度为100微米～300微米；当所述覆盖层203为陶瓷基板，所述陶瓷基板的介电常数为20～100，厚度为100微米～200微米。
此外，所述第二粘结层209的颜色包括黑色或白色。在其它实施例中，还能够在所述第二粘结层表面形成颜色图层，所述覆盖层形成于所述颜色图层表面，所述颜色图层的颜色包括黑色或白色；其它实施例中，所述颜色图层还能够为其它颜色。
在另一实施例中，请参考图8，指纹识别芯片的封装结构还包括：位于感应芯片201侧壁表面、基板200第一表面230、以及边缘凹槽204内的导电层211，所述导电层211两端分别与第一焊垫205和第二焊垫206连接，以实现感应区211和芯片电路215与基板200表面布线层之间的电连接。
在另一实施例中，请参考图9，指纹识别芯片的封装结构还包括：位于基板200表面的保护环212，所述保护环212包围所述感应芯片201、塑封层202和覆盖层203。
所述保护环212的材料为金属，且所述保护环212通过所述基板200接地，所述保护环212固定于基板200的第一表面230。
在本实施例中，所述保护环212位于所述感应芯片201、覆盖层203和塑封层202周围，且部分保护环212还延伸至所述覆盖层203上方、并暴露出位于感应区211上的部分覆盖层203表面。在另一实施例中，保护环仅位于感应芯片201和塑封层202的周围，且完全暴露出所述覆盖层203表面。
所述保护环212的材料为金属，所述金属为铜、钨、铝、银或金。所述保护环212用于对所述感应芯片201进行静电防护；由于所述保护环212为金属，所述保护环212能够导电，当用户手指在接触覆盖层203时产生静电，则静电电荷会首先自所述保护环212传至基板200，从而避免覆盖层203被过大的静电电压击穿，以此保护感应芯片201，提高指纹检测的精确度，消除感应芯片输出的信号噪声，使感应芯片输出的信号更精确。
在另一实施例中，请参考图10，指纹识别芯片的封装结构还包括：包围所述塑封层202、感应芯片201、覆盖层203和保护环212的外壳213，所述外壳213暴露出感应区211表面的覆盖层203。所述外壳213能够为设置有所述指纹识别芯片的器件或终端的外壳，还能够为所述指纹识别芯片的封装结构的外壳。
在另一实施例中，请参考图11，指纹识别芯片的封装结构还包括：包围所述塑封层202、感应芯片201和覆盖层203的外壳213，所述外壳213暴露出感应区211表面的覆盖层203。
综上，在本实施例的封装结构中，基底表面包围感应芯片的塑封层，所述塑封层和感应芯片的第一表面具有覆盖层。所述塑封层用于固定所述覆盖层，使所述覆盖层能够直接贴合于所述感应芯片的第一表面，所述覆盖层替代了传统的玻璃基板，能够直接与用户手指接触，用于保护感应芯片。而且，相较于传统的玻璃基板，所述覆盖层的厚度较薄、且硬度较高；所述覆盖层的硬度较高，使得在所述覆盖层厚度较薄的情况下，也能够使所述覆盖层具有足够大的硬度以保护感应芯片的第一表面；而采用所述覆盖层能够减小感应芯片的第一表面到覆盖层表面的距离，使感应芯片易于检测到用户指纹，相应地，所述封装结构降低了对感应芯片灵敏度的要求，使得指纹识别芯片封装结构的应用更为广泛，而且，结构简单、更易于组装，能够减少生产成本。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (48)

1.一种指纹识别芯片封装方法，其特征在于，包括：
提供基板；
在所述基板表面耦合感应芯片，所述感应芯片具有第一表面、以及与第一表面相对的第二表面，所述感应芯片的第一表面包括感应区，所述感应芯片的第二表面位于基板表面；
在所述基板表面形成塑封层，所述塑封层包围所述感应芯片，且所述塑封层的表面与所述感应芯片的第一表面齐平；
在所述塑封层和感应芯片的第一表面形成覆盖层，所述覆盖层的厚度小于100微米。
2.如权利要求1所述的指纹识别芯片封装方法，其特征在于，所述覆盖层的厚度为20微米～100微米；所述覆盖层的莫氏硬度大于或等于8H；所述覆盖层的介电常数大于或等于7。
3.如权利要求1所述的指纹识别芯片封装方法，其特征在于，所述覆盖层的材料为无机纳米材料或聚合物材料。
4.如权利要求3所述的指纹识别芯片封装方法，其特征在于，所述聚合物材料为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇。
5.如权利要求4所述的指纹识别芯片封装方法，其特征在于，所述覆盖层的形成工艺为丝网印刷工艺、旋涂工艺或喷涂工艺。
6.如权利要求3所述的指纹识别芯片封装方法，其特征在于，所述无机纳米材料为氧化铝或氧化钴。
7.如权利要求6所述的指纹识别芯片封装方法，其特征在于，所述覆盖层的形成工艺为化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、丝网印刷工艺、旋涂工艺或喷涂工艺。
8.如权利要求1所述的指纹识别芯片封装方法，其特征在于，所述覆盖层的颜色包括黑色或白色。
9.如权利要求1所述的指纹识别芯片封装方法，其特征在于，所述塑封层的材料为聚合物材料。
10.如权利要求1所述的指纹识别芯片封装方法，其特征在于，所述塑封层的形成工艺为转注工艺、丝网印刷工艺、旋涂工艺或喷涂工艺。
11.如权利要求1所述的指纹识别芯片封装方法，其特征在于，所述感应芯片的第一表面还包括包围所述感应区的外围区。
12.如权利要求11所述的指纹识别芯片封装方法，其特征在于，还包括：在形成所述塑封层之前，在所述感应芯片的外围区内形成边缘凹槽，所述感应芯片的侧壁暴露出所述边缘凹槽；在所述感应芯片的外围区表面、以及边缘凹槽的侧壁和底部表面形成芯片电路。
13.如权利要求12所述的指纹识别芯片封装方法，其特征在于，所述边缘凹槽为包围感应区的连续凹槽，或者所述边缘凹槽为包围感应区的若干分立凹槽。
14.如权利要求12所述的指纹识别芯片封装方法，其特征在于，所述塑封层还形成于所述边缘凹槽内，且所述塑封层与感应芯片的感应区表面齐平。
15.如权利要求12所述的指纹识别芯片封装方法，其特征在于，还包括：在所述边缘凹槽底部形成第一焊垫，所述芯片电路与所述第一焊垫连接。
16.如权利要求15所述的指纹识别芯片封装方法，其特征在于，所述基板具有第一表面，所述感应芯片耦合于基板的第一表面，所述基板的第一表面具有第二焊垫。
17.如权利要求16所述的指纹识别芯片封装方法，其特征在于，还包括：在形成所述塑封层之前，形成导电线，所述导电线两端分别与第一焊垫与第二焊垫连接。
18.如权利要求17所述的指纹识别芯片封装方法，其特征在于，所述导电线上到基板第一表面距离最大的点为顶点，所述顶点低于所述塑封层表面。
19.如权利要求16所述的指纹识别芯片封装方法，其特征在于，还包括：在所述感应芯片侧壁表面、基板第一表面、以及边缘凹槽内形成导电层，所述导电层两端分别与第一焊垫和第二焊垫连接。
20.如权利要求17或19所述的指纹识别芯片封装方法，其特征在于，还包括：在所述基板的第一表面耦合感应芯片之前，在所述基板的第一表面或感应芯片的第二表面形成第一粘结层；通过所述第一粘结层使所述感应芯片固定于所述基板的第一表面。
21.如权利要求1所述的指纹识别芯片封装方法，其特征在于，还包括：在所述塑封层和感应芯片第一表面形成第二粘结层；在所述第二粘结层表面形成覆盖层。
22.如权利要求21所述的指纹识别芯片封装方法，其特征在于，所述覆盖层为玻璃基板，所述玻璃基板的介电常数为6～10，厚度为100微米～300微米；或者，所述覆盖层为陶瓷基板，所述陶瓷基板的介电常数为20～100，厚度为100微米～200微米。
23.如权利要求21所述的指纹识别芯片封装方法，其特征在于，所述第二粘结层的颜色包括黑色或白色。
24.如权利要求21所述的指纹识别芯片封装方法，其特征在于，在所述第二粘结层表面形成颜色图层，所述覆盖层形成于所述颜色图层表面，所述颜色图层的颜色包括黑色或白色。
25.如权利要求1所述的指纹识别芯片封装方法，其特征在于，还包括：在基板表面形成保护环，所述保护环包围所述感应芯片、塑封层和覆盖层。
26.如权利要求25所述的指纹识别芯片封装方法，其特征在于，还包括：形成包围所述塑封层、感应芯片、覆盖层和保护环的外壳，所述外壳暴露出感应区表面的覆盖层。
27.如权利要求1所述的指纹识别芯片封装方法，其特征在于，还包括：形成包围所述塑封层、感应芯片和覆盖层的外壳，所述外壳暴露出感应区表面的覆盖层。
28.如权利要求1所述的指纹识别芯片封装方法，其特征在于，在所述基板的一端形成连接部，所述连接部用于使感应芯片与外部电路电连接。
29.一种指纹识别芯片封装结构，其特征在于，包括：
基板；
耦合于基板表面的感应芯片，所述感应芯片具有第一表面、以及与第一表面相对的第二表面，所述感应芯片的第一表面包括感应区，所述感应芯片的第二表面位于基板表面；
位于基板表面的塑封层，所述塑封层包围所述感应芯片，且所述塑封层的表面与所述感应芯片的第一表面齐平；
位于所述塑封层和感应芯片第一表面的覆盖层，所述覆盖层的厚度小于100微米。
30.如权利要求29所述的指纹识别芯片封装结构，其特征在于，所述感应芯片的第一表面还包括包围所述感应区的外围区。
31.如权利要求30所述的指纹识别芯片封装结构，其特征在于，所述感应芯片还包括位于所述外围区内的边缘凹槽，所述感应芯片的侧壁暴露出所述边缘凹槽；位于感应芯片外围区的芯片电路，所述芯片电路位于感应芯片的外围区表面、以及边缘凹槽的侧壁和底部表面。
32.如权利要求31所述的指纹识别芯片封装结构，其特征在于，所述边缘凹槽为包围感应区的连续凹槽；或者，所述边缘凹槽为包围感应区的若干分立凹槽。
33.如权利要求31所述的指纹识别芯片封装结构，其特征在于，所述塑封层还位于所述边缘凹槽内，且所述塑封层与感应芯片的感应区表面齐平。
34.如权利要求31所述的指纹识别芯片封装结构，其特征在于，还包括：位于所述边缘凹槽底部的第一焊垫，所述芯片电路与所述第一焊垫连接。
35.如权利要求34所述的指纹识别芯片封装结构，其特征在于，所述基板具有第一表面，所述感应芯片耦合于基板的第一表面，所述基板的第一表面具有第二焊垫。
36.如权利要求35所述的指纹识别芯片封装结构，其特征在于，还包括：导电线，所述导电线两端分别与第一焊垫与第二焊垫连接。
37.如权利要求36所述的指纹识别芯片封装结构，其特征在于，所述导电线上到基板第一表面距离最大的点为顶点，所述顶点低于所述塑封层表面。
38.如权利要求35所述的指纹识别芯片封装结构，其特征在于，还包括：位于感应芯片侧壁表面、基板第一表面、以及边缘凹槽内的导电层，所述导电层两端分别与第一焊垫和第二焊垫连接。
39.如权利要求36或38所述的指纹识别芯片封装结构，其特征在于，还包括：位于感应芯片和基板之间的第一粘结层。
40.如权利要求29所述的指纹识别芯片封装结构，其特征在于，所述覆盖层的厚度为20微米～100微米；所述覆盖层的厚度为20微米～100微米；所述覆盖层的莫氏硬度大于或等于8H；所述覆盖层的介电常数大于或等于7；所述覆盖层的材料为无机纳米材料或聚合物材料；所述聚合物材料为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇；所述无机纳米材料为氧化铝或氧化钴；所述覆盖层的颜色包括黑色或白色。
41.如权利要求29所述的指纹识别芯片封装结构，其特征在于，位于所述覆盖层与所述塑封层和感应芯片第一表面之间的第二粘结层。
42.如权利要求41所述的指纹识别芯片封装结构，其特征在于，所述覆盖层为玻璃基板，所述玻璃基板的介电常数为6～10，厚度为100微米～300微米；或者，所述覆盖层为陶瓷基板，所述陶瓷基板的介电常数为20～100，厚度为100微米～200微米。
43.如权利要求41所述的指纹识别芯片封装结构，其特征在于，所述第二粘结层的颜色包括黑色或白色。
44.如权利要求41所述的指纹识别芯片封装结构，其特征在于，位于所述第二粘结层表面形成颜色图层，所述覆盖层位于所述颜色图层表面，所述颜色图层的颜色包括黑色或白色。
45.如权利要求29所述的指纹识别芯片封装结构，其特征在于，还包括：位于基板表面的保护环，所述保护环包围所述感应芯片、塑封层和覆盖层。
46.如权利要求45所述的指纹识别芯片封装结构，其特征在于，还包括：包围所述塑封层、感应芯片、覆盖层和保护环的外壳，所述外壳暴露出感应区表面的覆盖层。
47.如权利要求29所述的指纹识别芯片封装结构，其特征在于，还包括：包围所述塑封层、感应芯片和覆盖层的外壳，所述外壳暴露出感应区表面的覆盖层。
48.如权利要求29所述的指纹识别芯片封装结构，其特征在于，所述基板的一端具有连接部，所述连接部用于使感应芯片与外部电路电连接。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104637892A (zh) * 2015-01-27 2015-05-20 华进半导体封装先导技术研发中心有限公司 指纹识别模组的封装结构及其封装方法
CN104779222A (zh) * 2015-04-10 2015-07-15 华进半导体封装先导技术研发中心有限公司 生物识别模组结构与制作方法
CN104851853A (zh) * 2015-05-19 2015-08-19 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装结构及封装方法
WO2016037574A1 (zh) * 2014-09-12 2016-03-17 苏州晶方半导体科技股份有限公司 芯片封装方法和封装结构
CN105428339A (zh) * 2015-12-01 2016-03-23 华天科技（西安）有限公司 一种防静电的指纹传感芯片封装结构及制造方法
WO2016183979A1 (zh) * 2015-05-19 2016-11-24 苏州晶方半导体科技股份有限公司 芯片封装方法和芯片封装结构
CN106653707A (zh) * 2016-12-12 2017-05-10 苏州科阳光电科技有限公司 一种指纹识别模组及其封装方法
CN106653708A (zh) * 2016-12-12 2017-05-10 苏州科阳光电科技有限公司 一种指纹识别模组及其封装方法
CN106650552A (zh) * 2015-10-30 2017-05-10 深圳指芯智能科技有限公司 一种指纹识别传感器用金属环及其制备方法和应用
CN106897712A (zh) * 2017-03-13 2017-06-27 广东欧珀移动通信有限公司 指纹模组、显示屏和移动终端
CN107103273A (zh) * 2016-02-19 2017-08-29 致伸科技股份有限公司 指纹辨识模块及其制造方法
CN107423660A (zh) * 2016-05-24 2017-12-01 比亚迪股份有限公司 指纹识别装置、指纹识别方法和终端设备
WO2018000429A1 (zh) * 2016-07-01 2018-01-04 华为技术有限公司 一种防水指纹识别模组和电子设备
CN107636687A (zh) * 2017-01-19 2018-01-26 深圳市汇顶科技股份有限公司 一种指纹识别装置
WO2018082087A1 (zh) * 2016-11-07 2018-05-11 深圳市汇顶科技股份有限公司 指纹识别模组及指纹识别芯片封装结构
WO2018145305A1 (zh) * 2017-02-10 2018-08-16 深圳市汇顶科技股份有限公司 生物传感器
EP3385984A4 (en) * 2015-12-04 2019-08-07 Microarray Microelectronics Corp., Ltd. SENSOR PACKAGING STRUCTURE AND METHOD FOR THE PRODUCTION THEREOF

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102070665B1 (ko) * 2015-09-02 2020-01-29 차이나 와퍼 레벨 씨에스피 씨오., 엘티디. 패키지 구조 및 패키징 방법
TWI582678B (zh) * 2015-12-30 2017-05-11 晨星半導體股份有限公司 電容感測裝置、指紋感測裝置與電容感測裝置製造方法
TWI622937B (zh) * 2016-06-22 2018-05-01 致伸科技股份有限公司 電容式指紋辨識模組
CN106653616A (zh) * 2016-11-22 2017-05-10 苏州晶方半导体科技股份有限公司 指纹传感芯片的封装方法以及封装结构
CN106972007A (zh) * 2016-12-23 2017-07-21 创智能科技股份有限公司 具有抗静电结构的指纹感测辨识装置
TWI642158B (zh) * 2017-07-21 2018-11-21 致伸科技股份有限公司 指紋感測晶片封裝結構
TWI627720B (zh) * 2017-08-25 2018-06-21 致伸科技股份有限公司 指紋感測晶片封裝結構
WO2019103676A1 (en) * 2017-11-24 2019-05-31 Fingerprint Cards Ab Ultra-thin fingerprint sensor component and manufacturing method
CN110770746B (zh) * 2019-05-29 2021-06-11 深圳市汇顶科技股份有限公司 指纹识别装置和电子设备

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4160851B2 (ja) * 2003-03-31 2008-10-08 富士通株式会社 指紋認識用半導体装置
KR101011572B1 (ko) * 2005-10-18 2011-01-27 오쎈테크, 인코포레이티드 유연회로를 포함하는 핑거 센서 및 관련 방법
CN101047153A (zh) 2006-03-29 2007-10-03 祥群科技股份有限公司 半导体集成电路芯片及其形成方法
CN101188202A (zh) 2006-11-15 2008-05-28 矽品精密工业股份有限公司 感测式封装件及其制造方法
TWI368282B (en) * 2007-05-07 2012-07-11 Siliconware Precision Industries Co Ltd Sensor-type semiconductor device and manufacturing method thereof
JP4450031B2 (ja) * 2007-08-22 2010-04-14 株式会社デンソー 半導体部品
TW200950017A (en) 2008-05-19 2009-12-01 Lightuning Tech Inc Sensing apparatus with packaging material as sensing protection layer and method of manufacturing the same
KR20100088514A (ko) * 2009-01-30 2010-08-09 주식회사 하이닉스반도체 반도체 패키지
US20110156240A1 (en) * 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte. Ltd. Reliable large die fan-out wafer level package and method of manufacture
EP2583218A1 (en) * 2010-06-18 2013-04-24 Authentec, Inc. Finger sensor including encapsulating layer over sensing area and related methods
US8409922B2 (en) 2010-09-14 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming leadframe interposer over semiconductor die and TSV substrate for vertical electrical interconnect
JP5602095B2 (ja) 2011-06-09 2014-10-08 三菱電機株式会社 半導体装置
EP2573804A1 (en) * 2011-09-21 2013-03-27 Nxp B.V. Integrated circuit with sensor and manufacturing method thereof
US9257980B2 (en) * 2011-10-06 2016-02-09 Microchip Technology Incorporated Measuring capacitance of a capacitive sensor with a microcontroller having digital outputs for driving a guard ring
US9030440B2 (en) * 2012-05-18 2015-05-12 Apple Inc. Capacitive sensor packaging
US9190379B2 (en) * 2012-09-27 2015-11-17 Apple Inc. Perimeter trench sensor array package
KR101301063B1 (ko) * 2013-07-05 2013-08-28 (주)드림텍 고유전율 재료를 이용한 지문인식 홈키 제조방법 및 지문인식 홈키 구조
CN203521394U (zh) 2013-09-18 2014-04-02 苏州晶方半导体科技股份有限公司 芯片封装结构
CN103793689B (zh) * 2014-01-27 2017-06-06 南昌欧菲光科技有限公司 指纹识别传感器封装结构、电子设备及指纹识别传感器的制备方法
CN104051366B (zh) * 2014-07-01 2017-06-20 苏州晶方半导体科技股份有限公司 指纹识别芯片封装结构和封装方法
CN104051368A (zh) * 2014-07-01 2014-09-17 苏州晶方半导体科技股份有限公司 指纹识别芯片封装结构和封装方法
CN204179070U (zh) 2014-09-12 2015-02-25 苏州晶方半导体科技股份有限公司 指纹识别芯片封装结构
CN104201116B (zh) * 2014-09-12 2018-04-20 苏州晶方半导体科技股份有限公司 指纹识别芯片封装方法和封装结构
CN104600055A (zh) * 2014-12-30 2015-05-06 华天科技（西安）有限公司 一种指纹识别传感器件
CN104850840A (zh) 2015-05-19 2015-08-19 苏州晶方半导体科技股份有限公司 芯片封装方法和芯片封装结构

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090217B2 (en) 2014-09-12 2018-10-02 China Wafer Level Csp Co., Ltd. Chip packaging method and package structure
WO2016037574A1 (zh) * 2014-09-12 2016-03-17 苏州晶方半导体科技股份有限公司 芯片封装方法和封装结构
CN104637892A (zh) * 2015-01-27 2015-05-20 华进半导体封装先导技术研发中心有限公司 指纹识别模组的封装结构及其封装方法
CN104779222A (zh) * 2015-04-10 2015-07-15 华进半导体封装先导技术研发中心有限公司 生物识别模组结构与制作方法
CN104779222B (zh) * 2015-04-10 2017-11-03 华进半导体封装先导技术研发中心有限公司 生物识别模组结构与制作方法
TWI575668B (zh) * 2015-05-19 2017-03-21 Chip package structure and wafer packaging method
WO2016183978A1 (zh) * 2015-05-19 2016-11-24 苏州晶方半导体科技股份有限公司 芯片的封装结构及封装方法
WO2016183979A1 (zh) * 2015-05-19 2016-11-24 苏州晶方半导体科技股份有限公司 芯片封装方法和芯片封装结构
TWI585913B (zh) * 2015-05-19 2017-06-01 Fingerprint identification chip packaging structure and packaging method
CN104851853A (zh) * 2015-05-19 2015-08-19 苏州晶方半导体科技股份有限公司 指纹识别芯片的封装结构及封装方法
CN106650552B (zh) * 2015-10-30 2019-09-13 深圳指芯智能科技有限公司 一种指纹识别传感器用金属环及其制备方法和应用
CN106650552A (zh) * 2015-10-30 2017-05-10 深圳指芯智能科技有限公司 一种指纹识别传感器用金属环及其制备方法和应用
CN105428339A (zh) * 2015-12-01 2016-03-23 华天科技（西安）有限公司 一种防静电的指纹传感芯片封装结构及制造方法
EP3385984A4 (en) * 2015-12-04 2019-08-07 Microarray Microelectronics Corp., Ltd. SENSOR PACKAGING STRUCTURE AND METHOD FOR THE PRODUCTION THEREOF
CN107103273A (zh) * 2016-02-19 2017-08-29 致伸科技股份有限公司 指纹辨识模块及其制造方法
CN107423660A (zh) * 2016-05-24 2017-12-01 比亚迪股份有限公司 指纹识别装置、指纹识别方法和终端设备
WO2018000429A1 (zh) * 2016-07-01 2018-01-04 华为技术有限公司 一种防水指纹识别模组和电子设备
CN109416746A (zh) * 2016-07-01 2019-03-01 华为技术有限公司 一种防水指纹识别模组和电子设备
US10536568B2 (en) 2016-07-01 2020-01-14 Huawei Technologies Co., Ltd. Waterproof fingerprint recognition module and electronic device
CN109416746B (zh) * 2016-07-01 2022-04-05 华为技术有限公司 一种防水指纹识别模组和电子设备
WO2018082087A1 (zh) * 2016-11-07 2018-05-11 深圳市汇顶科技股份有限公司 指纹识别模组及指纹识别芯片封装结构
US10810400B2 (en) 2016-11-07 2020-10-20 Shenzhen GOODIX Technology Co., Ltd. Fingerprint identification module and package structure of fingerprint identification chip
CN106653708A (zh) * 2016-12-12 2017-05-10 苏州科阳光电科技有限公司 一种指纹识别模组及其封装方法
CN106653707A (zh) * 2016-12-12 2017-05-10 苏州科阳光电科技有限公司 一种指纹识别模组及其封装方法
CN107636687A (zh) * 2017-01-19 2018-01-26 深圳市汇顶科技股份有限公司 一种指纹识别装置
CN107636687B (zh) * 2017-01-19 2021-09-07 深圳市汇顶科技股份有限公司 一种指纹识别装置
WO2018145305A1 (zh) * 2017-02-10 2018-08-16 深圳市汇顶科技股份有限公司 生物传感器
CN106897712A (zh) * 2017-03-13 2017-06-27 广东欧珀移动通信有限公司 指纹模组、显示屏和移动终端

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