CN101188202A - 感测式封装件及其制造方法 - Google Patents

感测式封装件及其制造方法 Download PDF

Info

Publication number
CN101188202A
CN101188202A CNA2006101465285A CN200610146528A CN101188202A CN 101188202 A CN101188202 A CN 101188202A CN A2006101465285 A CNA2006101465285 A CN A2006101465285A CN 200610146528 A CN200610146528 A CN 200610146528A CN 101188202 A CN101188202 A CN 101188202A
Authority
CN
China
Prior art keywords
light penetrating
sensor chip
penetrating object
encapsulation part
inductance measuring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006101465285A
Other languages
English (en)
Inventor
张泽文
詹长岳
黄致明
萧承旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CNA2006101465285A priority Critical patent/CN101188202A/zh
Publication of CN101188202A publication Critical patent/CN101188202A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16235—Connecting to a semiconductor or solid-state bodies, i.e. cap-to-chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Transmission And Conversion Of Sensor Element Output (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Measurement Of Resistance Or Impedance (AREA)

Abstract

一种感测式封装件及其制造方法，是将感测芯片接置并通过焊线电性连接至芯片承载件上，以供透光体间隔一粘着层而接着于该感测芯片上，其中该透光体的起始平面尺寸大于预定完成的感测式封装件尺寸，再于该芯片承载件上形成一胶封层，以包覆该感测芯片及焊线，且露出该透光体上表面，之后沿感测式封装件预定完成的平面尺寸进行切割，从而形成与透光体同尺寸的感测式封装件，进而增加透光体与胶封层的接触面积，以强化该透光体的接合性。

Description

感测式封装件及其制造方法
技术领域
本发明涉及一种半导体封装件及其制造方法，尤指一种感测式封装件及其制造方法。
背景技术
传统影像感测式封装件(Image sensor package)主要是将感测芯片(Sensor chip)接置于一芯片承载件上，并通过焊线加以电性连接该感测芯片及芯片承载件后，再于该感测芯片上方封盖住一玻璃，以供影像光线能为该感测芯片所获取。如此，该完成结构的影像感测式封装件即可供系统厂商进行整体安置到如印刷电路板(PCB)等外部装置上，以供如数字相机(DSC)、数字摄影机(DV)、光学鼠标、移动电话、指纹辨识器等各式电子产品的应用。
现有如美国专利第6,060,340、6,262,479、及6,590,269号案所披露的感测式封装件，预先制备拦坝结构于芯片承载件上，再将感测芯片接着及打线至该芯片承载件上，并粘置一透光玻璃于拦坝结构上以封盖住该空间，但是此感测式封装件受限于芯片承载件至少必须预留足够的空间来放置拦坝结构，使得该感测式封装件的大小受到限制，无法进一步缩小。
请参阅图1A，鉴于前述缺陷，美国专利第6,995,462揭示出一种无需使用拦坝结构的感测式封装件，其主要是将玻璃15预先粘置在感测芯片10上，其中该感测芯片10的主动面设有感测区103及电极垫104，并使该玻璃15借一粘着层14接置于感测芯片10上，以覆盖且密封该感测区103，避免外界环境的污染颗粒(particle)污染该感测芯片10，接着再将该感测芯片10接置于基板11上，并利用焊线12电性连接该感测芯片10及基板11，之后于该基板11上形成包覆感测芯片10及焊线12的封装材料16。
但是前述的感测式封装件中，由于该玻璃15与感测芯片10是通过粘着层14及部分的封装材料16接合，其中常因附着力不佳而在使用环境的温度变化时造成在该玻璃15侧边与封装材料16接合处发生裂损C，如图1B所示，甚而导致外在水气或污染物入侵至该感测芯片10，严重影响产品寿命。
因此，如何提供一种感测式封装件及其制造方法，得以避免受限于芯片承载件至少必须预留足够的空间来置放拦坝结构，使得该感测式封装件的大小受到限制，同时因透光玻璃与封装材料接合处因附着力不佳所发生裂损，甚而导致外在水气或污染物入侵至封装件等问题，确为相关领域上所需迫切面对的课题。
发明内容
鉴于以上所述现有技术的缺点，本发明的主要目的在于提供一种感测式封装件及其制造方法，得以避免用以覆盖感测芯片的玻璃与封装胶体接合处因接合不佳发生裂损，导致外在水气或污染物入侵至封装件中而影响产品寿命等问题
本发明的另一目的在于提供一种感测式封装件及其制造方法，得以避免受限于芯片承载件至少必须预留足够的空间来置放拦坝结构，使得该感测式封装件的大小受到限制。
本发明的再一目的在于提供一种感测式封装件及其制造方法，无须限制感测芯片的感测区与电极垫间的距离，以增加设计弹性，同时使得感测芯片的尺寸得以缩小。
为达前述及其它目的，本发明的感测式封装件制造方法主要包括：于芯片承载件上接置感测芯片，并使该感测芯片通过焊线电性连接至该芯片承载件；将透光体间隔一粘着层以接于该感测芯片上，其中该透光体的起始平面尺寸大于感测式封装件预定完成的平面尺寸；于该芯片承载件上形成一胶封层，以包覆该感测芯片及焊线，且露出该透光体的上表面；以及沿感测式封装件预定完成的平面尺寸进行切割，其切割路径是通过该透光体、胶封层及芯片承载件，从而在切割后使该透光体与所形成的感测式封装件具同一平面尺寸。
本发明中该感测芯片的主动面设有感测区及电极垫，以将透光体间隔一粘着层接于该感测芯片上以覆盖并密封该感测区，其中该粘着层可设于该感测区及电极垫间，或通过加热方式使该粘着层呈现熔融状态而设于该电极垫上，且包覆该焊线连接至该感测芯片电极垫的端部，以供该粘着层固化后，该透光体得以覆盖并密封该感测区。
本发明前述制造方法所形成的感测式封装件可配合批量方式制作，亦即提供一具有多芯片承载件单元的模块板，在各该芯片承载件单元上进行置晶、打线、接置透光体、形成胶封层及切割作业，从而形成多感测式封装件。另外，该透光体例如为玻璃，且于批量制造方法中可对应模块片中各芯片承载件单元上的感测芯片分别接置到已完成切割成单体的玻璃上，或将一整片式玻璃全面置于模块片的感测芯片上，再进行封装及切割制造方法。此外，该胶封层可通过点胶方式，以在该芯片承载件及透光体间充填胶封层，并使该胶封层包覆该感测芯片及焊线且外露出该透光体上表面；或可利用封装模具以通过模压方式形成该胶封层。
再者，于本发明又一较佳实施例中，可于芯片承载件上依序进行置晶、打线、接着透光体、以及形成胶封层后，先利用倒角切法(bevelcut)以在形成封装件外观尺寸的切割路径上切割该透光体而形成倒角斜边，接着沿透光体所形成的倒角斜边处进行第二次切割作业，以形成所需的感测式封装件，避免切割刀具直接切割至如玻璃的透光体时，发生裂损问题，同时也可增加切割刀具使用寿命。
通过前述制造方法，本发明还揭示一种感测式封装件，包括：芯片承载件；感测芯片，其接置并以焊线电性连接至该芯片承载件；透光体，其借一粘着层接置于该感测芯片上；以及胶封层，其形成于该芯片承载件及透光体间，以包覆该感测芯片及焊线，且露出该透光体的上表面，其中该透光体的平面尺寸与所形成的感测式封装件平面尺寸相同。该感测芯片的主动面设有感测区及电极垫，以供透光体间隔一粘着层而接于该感测芯片上，进而覆盖并密封该感测区，其中该粘着层是可设于该感测区及电极垫间亦或通过加热方式使该粘着层呈现熔融状态而设于该电极垫上且包覆该焊线用以连接至该感测芯片的端部，以供该粘着层固化后，该透光体得以覆盖并密封该感测区。
另外，该透光体的侧表面复可形成有倒角斜边，以增加切割形成该感测式封装件的切割刀具寿命；以及可于该透光体上与胶封层接触的部分形成粗化结构，以增强该透光体与胶封层的附着力。
因此，本发明的感测式封装件及其制造方法主要是在芯片承载件上接置感测芯片，并使该感测芯片通过焊线而电性连接至芯片承载件，然后于该感测芯片上接着一表面设有粘着层的透光体，再进行封装及切割作业，其中由于在制造方法中该透光体的起始平面尺寸大于预定完成的平面尺寸，该封装的胶封层得以完整形成于该芯片承载件及透光体间，亦即该透光体得以最大面积与该胶封层接着，因此在沿该感测式封装件预定完成的平面尺寸切割后，使透光体为胶封层所充份粘附，另更可在该透光体上与胶封层接触的部分形成粗化结构，以增强该透光体的附着力，避免外在水气或污染物入侵至封装件中而影响产品寿命等问题。
再者，该粘着层可设于该感测芯片的感测区及供焊线设置的电极垫间，或可通过加热方式使该粘着层呈现熔融状态而设于该电极垫上且包覆该焊线连接至该感测芯片的端部，以供该粘着层固化后，该透光体得以覆盖并密封该感测区，以省去在感测芯片的感测区及供焊线打设的电极垫间预设供接置透光体的空间，使得该感测芯片及感测式封装件的尺寸得以缩小，进而供晶圆产出感测芯片的数量增加，降低感测芯片的成本，同时增加感测芯片的设计弹性。
附图说明
图1A及图1B是美国专利第6,995,462号案所揭露的感测式封装件剖面示意图；
图2A至图2D是本发明的感测式封装件及其制造方法第一实施例的示意图；
图3A至图3D是本发明的感测式封装件及其制造方法第二实施例的示意图；
图3B’是本发明中透光体接置于感测芯片的另一实施例示意图；
图4A及图4B是本发明的感测式封装件的制造方法第三实施例的示意图；
图4B’图是本发明中以封装模压方式包覆感测芯片的示意图；
图5A至图5C为本发明的感测式封装件的制造方法第四实施例的剖面示意图；
图6为本发明的感测式封装件第五实施例的剖面示意图；以及
图7为本发明的感测式封装件第五实施例的剖面示意图。
主要组件符号说明
10  感测芯片
103 感测区
104 电极垫
11  基板
12  焊线
14  粘着层
15  玻璃
16  封装材料
20  感测芯片
201 主动面
202 非主动面
203 感测区
204 电极垫
21  芯片承载件
21A 模块片
22  焊线
24  粘着层
25  透光体
26  胶封层
30  感测芯片
301 主动面
302 非主动面
303 感测区
304 电极垫
31  芯片承载件
31A 模块片
32  焊线
34  粘着层
35  透光体
36  胶封层
38  机械臂
40  感测芯片
41  芯片承载件
41A 模块片
42  焊线
44  粘着层
45A 整片式透光体
46  胶封层
47  模具
470 模穴
51  芯片承载件
51A 模块片
55  透光体
550 倒角斜边
56  胶封层
64  粘着层
65  透光体
651 粗糙结构
66  胶封层
70  感测芯片
703 感测区
72  焊线
74  粘着层
75  透光体
76  胶封层
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。
第一实施例
请参阅图2A至图2D，为本发明的感测式封装件及其制造方法示意图，且将以采用批量方式大量制造本发明的感测式封装件作为说明。
如图2A所示，提供一具有多芯片承载件21的模块片21A，以将感测芯片20接置在该芯片承载件21上。
该感测芯片20具有一主动面201及一相对的非主动面202，且该感测芯片20的主动面201上设有感测区203及电极垫204，该感测芯片20是以其非主动面202对应接置于该芯片承载件21上，并通过焊线22连结该感测芯片20的电极垫204及芯片承载件21，以供该感测芯片20与芯片承载件21相互电性耦合。另外，该感测芯片20可先对其非主动面202进行薄化，并选择出合格芯片(good die)，再接置于芯片承载件21上；该芯片承载件例如为基板，当然也可为导线架。
如图2B所示，将透光体25接着于该感测芯片20上，其中该透光体25与该感测芯片20间有间隔一粘着层24，并使该粘着层24接着于该感测芯片20的感测区203及电极垫204间，从而围绕并密封该感测区203，其中该透光体25的起始平面尺寸大于感测式封装件预定完成的平面尺寸(如虚线所示)。
如图2C所示，进行封装制造方法，在该芯片承载件21上形成一胶封层26，以包覆该感测芯片20、焊线22，且露出该透光体25的上表面。
如图2D所示，依预定形成的封装件外围尺寸进行切割，其中由于该透光体25的平面尺寸大于封装件预定完成尺寸，因此其切割路径是通过该透光体25、胶封层26及芯片承载件21，从而形成所需的感测式封装件。另外，在切割后，该透光体25的平面尺寸即与该感测式封装件平面尺寸相同，亦即该透光体25、胶封层26及芯片承载件21的侧表面对齐，而使该透光体25得以与该胶封层26具有最大的接着面积，以强化该透光体25的接着。
通过前述制造方法，本发明也揭露一种感测式封装件，其包括：芯片承载件21；感测芯片20，其接置并以焊线22电性连接至该芯片承载件21；透光体25，其借一粘着层24接置于该感测芯片20上；以及胶封层26，其形成于该芯片承载件21及透光体25间，以包覆该感测芯片20及焊线22，且露出该透光体25的上表面，其中该透光体25的平面尺寸与所形成的感测式封装件平面尺寸相同，即该芯片承载件21、透光体25及胶封层26具有相同的平面尺寸，使该透光体25得以为该胶封层26所充分粘附。
第二实施例
请参阅图3A至图3D，为本发明的感测式封装件及其制造方法的第二实施例示意图。本实施例与前述实施例大致相同，主要差异在于前述实施例中为能供透光体借粘着层接置于感测芯片，该感测芯片的感测区必须和电极垫间预设一定的距离(一般即需大于300μm)，相对地将使得所需感测芯片尺寸增加；而本实施例主要通过加热方式使粘着层呈现熔融状态而直接包覆焊线连接至感测芯片的端部，以供该粘着层固化后，该透光体得以覆盖并密封该感测区，以省去在感测芯片的感测区及供焊线打设的电极垫间预设供接置透光体的空间，使得该感测芯片及感测式封装件的尺寸得以缩小，进而供晶圆产出感测芯片的数量增加，降低感测芯片的成本，同时增加感测芯片的设计弹性。
如图3A所示，提供一具多芯片承载件31的模块片31A，以将感测芯片30接置于该芯片承载件31上。
该感测芯片30具有一主动面301及一相对的非主动面302，且该感测芯片30的主动面301上设有感测区303及电极垫304，该感测芯片30以其非主动面302对应接置于该芯片承载件31上，并通过焊线32连结该感测芯片30的电极垫304及芯片承载件31，以供该感测芯片30与芯片承载件31相互电性耦合。
如图3B所示，将透光体35连接在该感测芯片30上，其中该透光体35与该感测芯片30间是间隔一粘着层34，并使该粘着层34包覆该焊线32用以连接至该感测芯片30的端部，且该透光体35的起始平面尺寸大于感测式封装件预定完成的平面尺寸(如虚线所示)。
在将该透光体35连接到该感测芯片30时，利用加热该透光体35及在该完成置晶及打线的芯片承载件31下方提供热源加热，以于该透光体35进行连接时，该粘着层34开始熔融，待粘着层34与焊线32接触并使该粘着层34包覆该焊线32的端部后，即移开该热源，使该粘着层34凝固，进而支撑该透光体35。
该粘着层34可为如B-stage的环氧树脂(Epoxy)，使其于该透光体35被加热时，具有半熔融状态且具粘性，以将该透光体35间隔该粘着层34置于感测芯片30对应电极垫304位置，同时包覆至连接于该电极垫304上的焊线32端部。
另外，如图3B’所示，也可利用一具有加热功能的机械臂38夹取透光体35单体并同时进行加热，使设于该透光体35表面的粘着层34呈现熔融状态，以利用呈现熔融状态的粘着层34包覆该焊线32用以连接至该感测芯片30的端部，之后，移除机械臂38及热源以供该粘着层34冷却固化。
如图3C所示，进行封装制造过程，于该芯片承载件31上形成一胶封层36，以包覆该感测芯片30、焊线32，且露出该透光体35的上表面。
如图3D所示，依预定形成的封装件外围尺寸进行切割，其中由于该透光体35的平面尺寸大于封装件预定完成尺寸，因此其切割路径通过该透光体35、胶封层36及芯片承载件31，从而于切割后使该透光体35与所形成的感测式封装件具有同一平面尺寸。
通过前述制造方法，本发明亦揭露一种感测式封装件，其包括：芯片承载件31；感测芯片30，其接置并以焊线32电性连接至该芯片承载件31；透光体35，其借一粘着层34接置于该感测芯片30上，且该粘着层30包覆该焊线32用以连接至该感测芯片30的端部；以及胶封层36，其形成于该芯片承载件31及透光体35间，以包覆该感测芯片30及焊线32，且露出该透光体35的上表面，其中该透光体35的平面尺寸与所形成的感测式封装件平面尺寸相同。
第三实施例
另请参阅图4A及图4B，为本发明的感测式封装件的制造方法的第三实施例的剖面示意图。本实施例与前述实施例大致相同，为简化图式而仅显示主要差异，即在于具有多芯片承载件41的模块片41A上接置并电性连接感测芯片40后，又于该感测芯片40上覆盖一如玻璃的整片式的透光体45A，其中该整片式的透光体45A外围尺寸超过预定完成的感测式封装件裁切线，且于该整片式的透光体45A上设有多个粘着层34，该粘着层位置是对应于接置于各该芯片承载件41上的感测芯片40，并使其包覆位于该感测芯片40上用以电性连接该感测芯片40与芯片承载件41的焊线的一端。
如图4B所示，接着即可利用点胶方式以于该模块片41A上对应于该模块片41A与整片式透光体45A间填充胶封层46，借以包覆各该感测芯片40及焊线42。从而在后续沿预定完成的感测式封装件尺寸进行切单，以切割该整片式透光体45A、胶封层46及模块片41A，进而制得透光体单体的平面尺寸与所形成的感测式封装件平面尺寸相同的感测式封装件。
复请参阅图4B’，该胶封层46除可以用前述的点胶方式形成外，还可通过将该模块片41A置入一设有模穴470的模具47中，并使该整片式透光体45A顶抵于该模穴470顶部，以供注入封装材料，而于该模块片41A上形成包覆感测芯片40及焊线42的胶封层46；其中为考虑制造方法便捷性及信赖性，该胶封层46较佳为以点胶方式形成。
第四实施例
另请参阅图5A至图5C，为本发明的感测式封装件的制造方法第四实施例的剖面示意图。本实施例与前述实施例大致相同，为简化图式而仅显示主要差异，即因制造方法中透光体的起始尺寸大于预定形成的封装件尺寸，因此在切割形成所需的感测式封装件时，其切割路径会通过该透光体，其中为避免如玻璃的透光体于切割过程中发生裂损，以及避免切割刀具使用寿命的减少，也可对应该透光体的切割路径上先利用倒角切法(bevel cut)以形成倒角斜边，再按封装件预定平面尺寸完成切割。
如图5A及图5B所示，于一模块片51A的各芯片承载件51上依序进行置晶、打线、接着透光体55、以及形成胶封层56后，由于该透光体55的起始平面尺寸大于该感测式封装件预定完成尺寸，因此可先利用倒角切法(bevel cut)以于形成感测式封装件外观尺寸的切割路径上切割该透光体55，进而在该透光体55形成倒角斜边550。
如图5C所示，接着沿透光体55所形成的倒角斜边550处进行第二次切割作业，即在预定完成的封装件外观尺寸的切割路径上切割分离各该芯片承载件51，以制得在透光体55侧边形成有倒角斜边550的感测式封装件；如此即可避免切割刀具直接在如玻璃的透光体上在切割过程中发生裂损问题，同时又可增加切割刀具使用寿命。
第五实施例
另请参阅图6，为本发明的感测式封装件第五实施例的剖面示意图。本实施例与前述实施例大致相同，主要差异在于本实施例中为增加透光体65与胶封层66以及透光体65与粘着层64的接合性，可在该透光体65表面上对应设有粘着层64及供接触胶封层66部分形成粗糙结构651，借以避免在透光体65与胶封层64间产生裂隙，甚而导致外在污染物入侵而毁损感测芯片。
第六实施例
再请参阅图7，为本发明的感测式封装件第六实施例的剖面示意图。本实施例的感测式封装件与前述实施例大致相同，主要差异在于透光体75间隔一粘着层74而接置于感测芯片70时，仅需部分包覆接着于该感测芯片70上的焊线72端部即可，从而以进一步增加该感测芯片70及透光体75尺寸设计弹性。
因此，本发明的感测式封装件及其制造方法主要在芯片承载件上接置感测芯片，并使该感测芯片通过焊线而电性连接至芯片承载件，然后在该感测芯片上接着一表面设有粘着层的透光体，再进行封装及切割作业，其中由于在制造方法中该透光体的起始平面尺寸大于预定完成的平面尺寸，该封装的胶封层得以完整形成于该芯片承载件及透光体间，即该透光体得以最大面积与该胶封层接着，因此在沿该感测式封装件预定完成的平面尺寸切割后，使透光体为胶封层所充份粘附，另更可在该透光体上与胶封层接触的部分形成粗化结构，以增强该透光体的附着力，避免外在水气或污染物入侵至封装件中而影响产品寿命等问题。
再者，该粘着层可设于该感测芯片的感测区及供焊线打设的电极垫间，或可通过加热方式使该粘着层呈现熔融状态而设于该电极垫上且包覆该焊线连接至该感测芯片的端部，以供该粘着层固化后，该透光体得以覆盖并密封该感测区，以省去在感测芯片的感测区及供焊线打设的电极垫间预设供接置透光体的空间，使得该感测芯片及感测式封装件的尺寸得以缩小，进而供晶圆产出感测芯片的数量增加，降低感测芯片的成本，同时增加感测芯片的设计弹性。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明，任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如后述的申请专利范围所列。

Claims (31)

1.一种感测式封装件的制造方法，包括：
在芯片承载件上接置感测芯片，并使该感测芯片通过焊线电性连接至该芯片承载件；
将透光体间隔一粘着层以接着于该感测芯片上，其中该透光体的起始平面尺寸大于感测式封装件预定完成的平面尺寸；
于该芯片承载件上形成一胶封层，以包覆该感测芯片及焊线，且露出该透光体的上表面；以及
沿感测式封装件预定完成的平面尺寸进行切割，其切割路径是通过该透光体、胶封层及芯片承载件，从而于切割后使该透光体与所形成的感测式封装件具有同一平面尺寸。
2.根据权利要求1的感测式封装件的制造方法，其中，该感测式封装件以批量方式制作，首先提供一具有多芯片承载件的模块片，以将感测芯片接置于该芯片承载件，再于该感测芯片上接置透光体、形成胶封层及进行切割作业，以形成多个感测式封装件。
3.根据权利要求2的感测式封装件的制造方法，其中，该透光体为一整片式玻璃，且于该整片式玻璃设有多个粘着层，该粘着层位置是对应于接置于各该芯片承载件上的感测芯片。
4.根据权利要求1的感测式封装件的制造方法，其中，是利用点胶方式以在该芯片承载件上对应于该芯片承载件与透光体间填充胶封层，借以包覆该感测芯片及焊线。
5.根据权利要求1的感测式封装件的制造方法，其中，通过将该芯片承载件置入一设有模穴的模具中，并使该透光体顶抵于该模穴顶部，以供注入封装材料，而于该芯片承载件上形成包覆感测芯片及焊线的胶封层。
6.根据权利要求1的感测式封装件的制造方法，其中，该感测芯片具有一主动面及一相对的非主动面，且该感测芯片的主动面上设有感测区及电极垫，该感测芯片是以其非主动面对应接置于该芯片承载件上，并通过焊线连结该感测芯片的电极垫及芯片承载件，以供该感测芯片与芯片承载件相互电性耦合。
7.根据权利要求6的感测式封装件的制造方法，其中，该透光体与该感测芯片之间间隔一粘着层，并使该粘着层接着于该感测芯片的感测区及电极垫间，借以围绕并密封该感测区。
8.根据权利要求1的感测式封装件的制造方法，其中，该感测芯片先对其非主动面进行薄化，并选择出合格芯片(good die)，再接置于芯片承载件。
9.根据权利要求1的感测式封装件的制造方法，其中，由于该透光体的起始平面尺寸大于该感测式封装件预定完成尺寸，因此先利用倒角切法(bevel cut)以于形成感测式封装件外观尺寸的切割路径上切割该透光体，进而于该透光体形成倒角斜边，接着沿透光体所形成的倒角斜边位置进行第二次切割作业，以制得在透光体侧边形成有倒角斜边的感测式封装件。
10.根据权利要求1的感测式封装件的制造方法，其中，该透光体表面上对应设有粘着层及供接触胶封层部分形成有粗糙结构。
11.一种感测式封装件的制造方法，包括：
在芯片承载件上接置感测芯片，并使该感测芯片通过焊线电性连接至该芯片承载件；
将透光体接着于该感测芯片上，其中该透光体与该感测芯片之间间隔一粘着层，并使该粘着层包覆该焊线用以连接至该感测芯片的端部，该透光体的起始平面尺寸大于感测式封装件预定完成的平面尺寸；
于该芯片承载件上形成一胶封层，以包覆该感测芯片及焊线，且露出该透光体的上表面；以及
沿感测式封装件预定完成的平面尺寸进行切割，其切割路径是通过该透光体、胶封层及芯片承载件，从而于切割后使该透光体与所形成的感测式封装件具同一平面尺寸。
12.根据权利要求11的感测式封装件的制造方法，其中，在将该透光体接着于该感测芯片时，加热该透光体及在该完成置晶及打线的芯片承载件下方提供热源加热，以于该透光体进行接着时，该粘着层开始熔融，待粘着层与焊线接触并使该粘着层包覆该焊线的端部后，即移开该热源，使该粘着层凝固。
13.根据权利要求11的感测式封装件的制造方法，其中，该粘着层为B-stage的环氧树脂(Epoxy)，使其在该透光体被加热时，具有半熔融状且具有粘性，以将该透光体间隔该粘着层置于感测芯片，同时包覆至接着于该感测芯片的焊线端部。
14.根据权利要求11的感测式封装件的制造方法，其中，是利用一具有加热功能的机械臂夹取透光体并同时进行加热，使设于该透光体表面的粘着层呈现熔融状态，以利用呈现熔融状态的粘着层包覆该焊线用以连接至该感测芯片的端部，之后，移除机械臂及热源以供该粘着层冷却固化。
15.根据权利要求11的感测式封装件的制造方法，其中，该感测式封装件是以批量方式制作，首先提供一具有多芯片承载件的模块片，以将感测芯片接置于该芯片承载件，再于该感测芯片上接置透光体、形成胶封层及进行切割作业，以形成多感测式封装件。
16.根据权利要求15的感测式封装件的制造方法，其中，该透光体为一整片式玻璃，且在该整片式玻璃上设有多个粘着层，该粘着层位置是对应于接置于各该芯片承载件上的感测芯片。
17.根据权利要求11的感测式封装件的制造方法，其中，是利用点胶方式以于该芯片承载件上对应于该芯片承载件与透光体间填充胶封层，借以包覆该感测芯片及焊线。
18.根据权利要求11的感测式封装件的制造方法，其中，是通过将该芯片承载件置入一设有模穴的模具中，并使该透光体顶抵于该模穴顶部，以供注入封装材料，而于该芯片承载件上形成包覆感测芯片及焊线的胶封层。
19.根据权利要求11的感测式封装件的制造方法，其中，该感测芯片具有一主动面及一相对的非主动面，且该感测芯片的主动面上设有感测区及电极垫，该感测芯片是以其非主动面对应接置于该芯片承载件上，并通过焊线连结该感测芯片的电极垫及芯片承载件，以供该感测芯片与芯片承载件相互电性耦合。
20.根据权利要求11的感测式封装件的制造方法，其中，该感测芯片是先对其非主动面进行薄化，并选择出合格芯片(gooddie)，再接置于芯片承载件。
21.根据权利要求11的感测式封装件的制造方法，其中，由于该透光体的起始平面尺寸大于该感测式封装件预定完成尺寸，因此先利用倒角切法(bevel cut)以于形成感测式封装件外观尺寸的切割路径上切割该透光体，进而于该透光体形成倒角斜边，接着沿透光体所形成的倒角斜边位置进行第二次切割作业，以制得在透光体侧边形成有倒角斜边的感测式封装件。
22.根据权利要求11的感测式封装件的制造方法，其中，该透光体表面上对应设有粘着层及供接触胶封层部分形成有粗糙结构。
23.根据权利要求11的感测式封装件的制造方法，其中，该粘着层全面或部分包覆接着于该感测芯片上的焊线端部。
24.一种感测式封装件，包括：
芯片承载件；
感测芯片，接置并以焊线电性连接至该芯片承载件；
透光体，其借一粘着层接置于该感测芯片上；以及
胶封层，其形成于该芯片承载件及透光体间，以包覆该感测芯片及焊线，且外露出该透光体的上表面，其中该透光体的平面尺寸与所形成的感测式封装件平面尺寸相同。
25.根据权利要求24的感测式封装件，其中，该粘着层全面或部分包覆该焊线用以连接至该感测芯片的端部。
26.根据权利要求24的感测式封装件，其中，该胶封层是利用点胶方式填充于该芯片承载件上对应于该芯片承载件与透光体间，从而包覆该感测芯片及焊线。
27.根据权利要求24的感测式封装件，其中，该胶封层是通过将该芯片承载件置入一设有模穴的模具中，并使该透光体顶抵于该模穴顶部，以供注入封装材料，而于该芯片承载件上形成包覆感测芯片及焊线的胶封层。
28.根据权利要求24的感测式封装件，其中，该感测芯片具有一主动面及一相对的非主动面，且该感测芯片的主动面上设有感测区及电极垫，该感测芯片是以其非主动面对应接置于该芯片承载件上，并通过焊线连结该感测芯片的电极垫及芯片承载件，以供该感测芯片与芯片承载件相互电性耦合。
29.根据权利要求28的感测式封装件，其中，该透光体与该感测芯片间间隔一粘着层，并使该粘着层接着于该感测芯片的感测区及电极垫间，借以围绕并密封该感测区。
30.根据权利要求24的感测式封装件，其中，该透光体的侧边形成有倒角斜边。
31.根据权利要求24的感测式封装件，其中，该透光体表面上对应设有粘着层及供接触胶封层部分形成有粗糙结构。
CNA2006101465285A 2006-11-15 2006-11-15 感测式封装件及其制造方法 Pending CN101188202A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNA2006101465285A CN101188202A (zh) 2006-11-15 2006-11-15 感测式封装件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNA2006101465285A CN101188202A (zh) 2006-11-15 2006-11-15 感测式封装件及其制造方法

Publications (1)

Publication Number Publication Date
CN101188202A true CN101188202A (zh) 2008-05-28

Family

ID=39480513

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006101465285A Pending CN101188202A (zh) 2006-11-15 2006-11-15 感测式封装件及其制造方法

Country Status (1)

Country Link
CN (1) CN101188202A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102313826A (zh) * 2010-07-06 2012-01-11 美商豪威科技股份有限公司 探针卡
WO2016037574A1 (zh) * 2014-09-12 2016-03-17 苏州晶方半导体科技股份有限公司 芯片封装方法和封装结构
CN106449685A (zh) * 2016-10-24 2017-02-22 江苏钜芯集成电路技术股份有限公司 用于感光芯片封装的喷胶工艺
CN108231805A (zh) * 2016-12-14 2018-06-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102313826A (zh) * 2010-07-06 2012-01-11 美商豪威科技股份有限公司 探针卡
WO2016037574A1 (zh) * 2014-09-12 2016-03-17 苏州晶方半导体科技股份有限公司 芯片封装方法和封装结构
US10090217B2 (en) 2014-09-12 2018-10-02 China Wafer Level Csp Co., Ltd. Chip packaging method and package structure
CN106449685A (zh) * 2016-10-24 2017-02-22 江苏钜芯集成电路技术股份有限公司 用于感光芯片封装的喷胶工艺
CN106449685B (zh) * 2016-10-24 2018-09-21 江苏钜芯集成电路技术股份有限公司 用于感光芯片封装的喷胶工艺
CN108231805A (zh) * 2016-12-14 2018-06-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
CN108231805B (zh) * 2016-12-14 2020-09-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法

Similar Documents

Publication Publication Date Title
CN101310381B (zh) 半导体封装及其制造方法、半导体模块和电子设备
JP5635661B1 (ja) イメージセンサの２段階封止方法
US20080105941A1 (en) Sensor-type semiconductor package and fabrication
CN106601629B (zh) 保护片服贴于芯片感应面的芯片封装构造
CN103996684A (zh) 图像传感器结构及其封装方法
KR101579623B1 (ko) 이미지 센서용 반도체 패키지 및 그 제조 방법
WO2018113356A1 (zh) 芯片封装结构及其制造方法
CN101221930B (zh) 芯片封装结构及其封装方法
CN209401614U (zh) 环境光传感器封装体
CN110648981A (zh) 一种影像传感芯片封装结构及其封装方法
CN202758888U (zh) 传感器封装模块
CN101162698A (zh) 感测式封装件及其制法
CN106033753A (zh) 封装模块及其基板结构
CN101188202A (zh) 感测式封装件及其制造方法
TW201312711A (zh) 塑封預模內空封裝之結構改良
CN105405777B (zh) 一种大面积平行堆栈式封装结构和封装方法
KR20110123567A (ko) 이미지 센서 패키지 및 제작 방법
CN202977376U (zh) 传感器封装模块
CN101494230A (zh) 感测式半导体封装件及其制法
TWI566343B (zh) 保護片服貼於晶片感應面之晶片封裝構造
CN100454505C (zh) 半导体装置及其制法
CN2922128Y (zh) 感光组件封装结构
TWI359481B (en) Sensor semiconductor package and method thereof
CN101192545A (zh) 感测式封装件及其制法
CN111584529A (zh) 传感器封装结构及封装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication