CN104103517A - FinFET及其制造方法 - Google Patents

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Abstract

本申请公开了一种FinFET及其制造方法。一示例方法可以包括：在衬底上形成鳍；在衬底上依次形成覆盖鳍的栅介质层和栅导体层；按照要形成的栅图案，对栅导体层进行刻蚀，其中刻蚀停止于大致与鳍的顶面相对应的位置；在刻蚀后的栅导体层的侧壁上形成第一侧墙；继续刻蚀栅导体层，以形成栅图案；以及在继续刻蚀后的栅导体层的侧壁上形成第二侧墙。

Description

FinFET及其制造方法
技术领域
本公开涉及半导体领域，更具体地，涉及一种FinFET及其制造方法。
背景技术
为了应对半导体器件的不断小型化所带来的挑战，已经提出了多种高性能器件，例如FinFET(鳍式场效应晶体管)等。FinFET是一种立体型器件，包括在衬底上竖直形成的鳍(fin)以及与鳍相交的栅堆叠。在栅的控制下，可以在鳍中形成器件的导电沟道。由于可以提升鳍的高度而不增加其占用面积(footprint)，从而可以增加每单位占用面积的电流驱动能力。
但是，随着器件的不断小型化，FinFET的制造也面临更多挑战。例如，栅堆叠(特别是其中的栅导体)位于鳍上方的部分与其他部分之间存在高度差。这样，在对栅堆叠(特别是其中的栅导体)进行构图时，因为其他部分需要更大的刻蚀量，所以容易造成栅堆叠位于鳍上方的部位存在掏槽(notching)现象。这会影响器件的性能。
发明内容
本公开的目的至少部分地在于提供一种FinFET及其制造方法，以有助于更可靠地制造FinFET。
根据本公开的一个方面，提供了一种制造FinFET的方法，包括：在衬底上形成鳍；在衬底上依次形成覆盖鳍的栅介质层和栅导体层；按照要形成的栅图案，对栅导体层进行刻蚀，其中刻蚀停止于大致与鳍的顶面相对应的位置；在刻蚀后的栅导体层的侧壁上形成第一侧墙；继续刻蚀栅导体层，以形成栅图案；以及在继续刻蚀后的栅导体层的侧壁上形成第二侧墙。
根据本公开的另一方面，提供了一种FinFET，包括：衬底；在衬底上形成的鳍；在衬底上形成的与鳍相交的栅堆叠，包括栅介质层和栅导体层；以及在栅堆叠侧壁上的依次形成的第一侧墙和第二侧墙，其中，第一侧墙覆盖从栅堆叠的顶面至大致与鳍的顶面相对应的位置的高度，而第二侧墙覆盖栅堆叠的基本上整个高度。
根据本发明的示例性实施例，对栅导体的刻蚀分成两次。第一刻蚀停止于大致与鳍的顶面相对应的位置。此时，可以在栅导体的侧壁上形成第一侧墙。第一侧墙可以保护栅导体，以避免在随后的第二刻蚀中发生掏槽现象。在形成第一侧墙之后，再进行第二刻蚀，以完成栅导体的刻蚀。在刻蚀后的栅导体两侧，可以形成第二侧墙，以构成完整的栅侧墙。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1-7是示出了根据本公开实施例的制造FinFET的流程中多个阶段的示意图；
图8是示出了根据本公开另一实施例的应用替代栅工艺的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种制造FinFET的方法。根据该方法，在衬底上形成鳍之后，为形成栅堆叠，可以依次形成栅介质层和栅导体层。与常规工艺中直接将栅导体层构图为栅图案的技术不同，可以将对栅导体的构图分成两次进行。具体地，可以按照要形成的栅图案，先对栅导体层进行部分刻蚀(例如，部分地去除栅导体层中与栅图案相对应的部分之外的其他部分)。例如，该刻蚀可以停止于大致与鳍的顶面相对应的位置。在如此刻蚀之后，可以在栅导体层的侧壁上形成保护侧墙(以下称作“第一侧墙”)。然后，继续对栅导体层进行刻蚀(例如，完全去除栅导体层中与栅图案相对应的部分之外的其他部分)，以形成栅图案。在该第二刻蚀过程中，由于第一侧墙的存在，可以(至少一定程度上)避免掏槽现象的发生。
在如上所述完成栅导体的构图之后，可以按照各种方式来继续形成FinFET。例如，可以在栅导体的侧壁上形成栅侧墙(以下称作“第二侧墙”)。还可以例如通过源/漏注入等方式来形成源/漏区。
另外，根据一有利示例，还可以应用替代栅工艺。例如，上述形成的栅介质层和栅导体层可以为牺牲栅介质层和牺牲栅导体层。在这种情况下，可以去除第二侧墙限定的空间内的牺牲栅导体层和牺牲栅介质层，并在该空间内依次形成替代栅介质层和替代栅导体层。
根据本公开的实施例，还提供了一种FinFET。该FinFET可以包括在衬底上形成的鳍以及与鳍相交的栅堆叠。根据一有利示例，栅堆叠的侧壁上形成由这样的侧墙结构：第一侧墙和第二侧墙依次堆叠与栅堆叠的侧壁上。第一侧墙可以覆盖从栅堆叠的顶面至大致与鳍的顶面相对应的位置的高度，而第二侧墙可以覆盖栅堆叠的基本上整个高度。这种FinFET例如可以通过上述方法来制造。
本公开可以各种形式呈现，以下将描述其中一些示例。
如图1(图1(a)为俯视图，图1(b)为沿图1(a)中BB′线的截面图)所示，提供衬底1000。衬底1000可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等，化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。为方便说明，以下以体硅衬底及硅系材料为例进行描述。
在衬底1000上，形成有鳍1002。在衬底1000为体硅衬底的情况下，鳍1002例如可以通过对衬底1000直接进行构图来形成。
在此需要指出的是，存在多种方式来在衬底上形成鳍。例如，可以通过在衬底上外延半导体层并对该外延半导体层进行构图来形成鳍。因此，本申请中的描述“在衬底上形成鳍”包括在任意合适的衬底上以任意合适的方式来形成任意适当形状的鳍。
另外，在衬底1000为体硅衬底的情况下，还可以在衬底1000上在鳍1002两侧形成隔离层1004。隔离层1004例如可以通过在衬底上淀积电介质层(如，氧化物)并回蚀来形成。
在此需要指出的是，形成隔离层并非是必需的。例如，在衬底1000为SO1衬底(可以包括基底衬底、埋入绝缘层和SO1半导体层)的情况下，可以由该SO1衬底本身的埋入绝缘层来充当这种隔离层，而SO1半导体层则可以用来形成鳍。
然后，如图2(图2(a)为俯视图，图2(b)为沿图2(a)中BB'线的截面图)所示，可以在形成有鳍1002的衬底1000上(在该示例中，在隔离层1004上)依次形成栅介质层1006和栅导体层1008。栅介质层1006可以包括氧化物(如氧化硅)，厚度为约1-5nm，例如通过淀积或热氧化来形成。栅导体层1008可以包括多晶硅或非晶硅，例如通过淀积来形成。在该示例中，栅导体层1008的厚度超过鳍1002的顶面。可以按需对栅导体层1008进行平坦化处理，例如化学机械抛光(CMP)，使其表面大致平坦。
接下来，可以对栅介质层1006和栅导体层1008进行构图。在该示例中，构图分为两步进行。
具体地，如图3(图3(a)为俯视图，图3(b)为沿图3(a)中BB′线的截面图，图3(c)为沿图3(a)中CC′线的截面图，图3(d)为沿图3(a)中DD′线的截面图)所示，可以在栅导体层1008上形成掩模层(未示出)，例如光刻胶或硬掩膜，并通过光刻将其构图为与栅图案相对应的形状(在该示例中，图3(a)中“G”所示的条状)。接着，可以对栅导体层1008进行刻蚀如反应离子刻蚀(RIE)。在此，通过控制RIE的工艺参数如离子能量、反应时间等，使得刻蚀停止在大致与鳍1002的顶面(或者，栅介质层1006的顶面)相对应的位置。这样，如图3(c)和3(d)所示，在鳍1002的顶面上方，栅导体层1008已经基本上形成为与栅图案G相对应的条状；而在鳍1002的顶面所在平面的下方，栅导体层1008仍然保留。
在继续刻蚀鳍1002的顶面所在平面下方的栅导体层1008时，由于鳍1002顶面上方的条状栅导体非常细小(随着器件的小型化有逐渐变小的趋势，例如约10-30nm)，如果不对其加以保护，则特别容易出现掏槽现象。为此，根据本公开的有利示例，可以在栅导体层1008的侧壁上形成保护侧墙(spacer)(即，“第一侧墙”)。
具体地，如图4(图4(a)是与图3(c)对应的截面图，图4(b)是与图3(d)对应的截面图)所示，在图3所示的结构上形成一薄的介质层1010。该介质层1010可以包括含氮材料，如氮化物(如氮化硅)或Si-Br-N-O等，厚度为约0.1-2nm，例如通过淀积或氮化反应来形成。然后，可以对该介质层1010进行刻蚀如RIE，去除其横向延伸部分，从而得到第一侧墙1010，如图5(图5(a)是与图4(a)对应的截面图，图5(b)是与图4(b)对应的截面图)所示。
在形成侧墙1010之后，如图5(b)所示，可以继续对栅导体层1008进行构图，使其形成为与栅图案G相对于的形状。在该继续构图过程中，由于第一侧墙1010的存在，位于鳍顶面上方的(已在之前完成构图的)条状栅导体层部分基本上不会出现掏槽现象。
图6示出了栅导体层1008构图后的俯视图。如图6所示，条状的栅导体层1008与鳍1002相交。随后，本领域技术人员可以应用本领域各种技术，来进一步制作FinFET的其他部分。
例如，可以构图后的栅导体层1008为掩模，进行晕圈(halo)和延伸区(extension)注入。之后，可以如图7(图7(a)为俯视图，图7(b)为沿图7(a)中CC′线的截面图，图7(c)为沿图7(a)中DD′线的截面图)所示，在构图后的栅导体层100g侧壁上形成栅侧墙(即，第二侧墙)1012。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘述。第二侧墙1012可以包括氮化物(如氮化硅)，厚度为约10-40nm。接着，可以栅导体和第二侧墙为掩模，进行源/漏注入，并可以进行退火以激活注入的杂质，从而形成源/漏区。
制作FinFET的工艺不限于上述示例。本领域技术人可以应用各种合适的工艺。例如，可以栅导体和第二侧墙为掩模，选择性刻蚀鳍。随后，在鳍的两侧上通过外延来生长源/漏区。该源/漏区可以包括不同于鳍的材料，从而可以向鳍(特别是其中形成的沟道区)施加应力，从而有利于增强器件性能。
另外，替代栅工艺同样适用于本公开的技术。
根据本公开的另一实施例，在图2中形成的栅介质层1006和栅导体层1008为牺牲栅介质层和牺牲栅导体层。接下来，可以同样按以上结合图3-6描述的操作来对牺牲栅导体层100g进行构图，并可以按以上结合图7描述的操作来形成第二侧墙1012。
接下来，可以根据替代栅工艺，对牺牲栅堆叠进行处理，以形成器件的真正栅堆叠。例如，这可以如下进行。
具体地，如图8(图8(a)为俯视图，图8(b)为沿图8(a)中BB'线的截面图，图8(c)为沿图8(a)中CC′线的截面图，图8(d)为沿图8(a)中DD′线的截面图)所示，例如通过淀积，形成层间电介质层1020。该层间电介质层1020例如可以包括氧化物。随后，对该电介质层1020进行平坦化处理例如CMP。该CMP可以停止于第二侧墙1010，从而露出牺牲栅导体层1008。随后，例如通过TMAH溶液，选择性去除牺牲栅导体1008并可以进一步去除牺牲栅介质层1006，从而在第二侧墙1010内侧形成了栅槽。然后，通过在栅槽中形成栅介质层1016和栅导体层1018，形成最终的栅堆叠。栅介质层1016可以包括高K栅介质例如HfO2，厚度为约1-5nm。栅导体层1018可以包括金属栅导体。优选地，在栅介质层1016和栅导体层1018之间还可以形成功函数调节层(未示出)。
这样，就得到了根据该实施例的FinFET。该FinFET可以包括衬底1000以及在衬底上形成的鳍1002。另外，该FinFET还可以包括在衬底1000上(在该示例中，在隔离层1004上)形成的与鳍1002相交的栅堆叠，栅堆叠可以包括栅介质层1016和栅导体层1018。在栅堆叠的侧壁上，依次形成有第一侧墙1010和第二侧墙1012。第一侧墙1010可以从栅堆叠的顶面延伸至大致与鳍1002的顶面相对应的位置是，而第二侧墙1012可以基本上在栅堆叠的整个侧面上延伸。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种制造FinFET的方法，包括：
在衬底上形成鳍；
在衬底上依次形成覆盖鳍的栅介质层和栅导体层；
按照要形成的栅图案，对栅导体层进行刻蚀，其中刻蚀停止于大致与鳍的顶面相对应的位置；
在刻蚀后的栅导体层的侧壁上形成第一侧墙；
继续刻蚀栅导体层，以形成栅图案；以及
在继续刻蚀后的栅导体层的侧壁上形成第二侧墙。
2.根据权利要求1所述的方法，其中，所述栅介质层是牺牲栅介质层，且所述栅导体层是牺牲栅导体层，该方法还包括：
去除第二侧墙限定的空间内的牺牲栅导体层和牺牲栅介质层，并在该空间内依次形成替代栅介质层和替代栅导体层。
3.根据权利要求1所述的方法，其中，所述第一侧墙包括含氮材料，且厚度为约0.1-2nm。
4.根据权利要求1所述的方法，其中，所述第二侧墙包括氮化物。
5.根据权利要求1所述的方法，其中，所述衬底为体半导体衬底，该方法还包括：
在衬底上在鳍的两侧形成隔离层，其中栅介质层和栅导体层形成于该隔离层上。
6.根据权利要求1所述的方法，其中，
所述衬底为SOI衬底，所述SOI衬底包括基底衬底、埋入绝缘层和SOI半导体层，其中鳍由SOI半导体层形成，且栅介质层和栅导体层形成于埋入绝缘层上。
7.根据权利要求1所述的方法，其中，栅介质层包括氧化物，厚度为约1-5nm。
8.根据权利要求2所述的方法，其中，
牺牲栅介质层包括氧化物，牺牲栅导体层包括多晶硅或非晶硅；以及
替代栅介质层包括高K电介质材料，替代栅导体层包括金属。
9.一种FinFET，包括：
衬底；
在衬底上形成的鳍；
在衬底上形成的与鳍相交的栅堆叠，包括栅介质层和栅导体层；以及
在栅堆叠侧壁上的依次形成的第一侧墙和第二侧墙，
其中，第一侧墙覆盖从栅堆叠的顶面至大致与鳍的顶面相对应的位置的高度，而第二侧墙覆盖栅堆叠的基本上整个高度。
10.根据权利要求9所述的FinFET，其中，所述第一侧墙包括含氮材料，且厚度为约0.1-2nm。
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