CN105633159A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供了一种半导体器件及其制造方法。一示例半导体器件可以包括：衬底；在衬底上形成的鳍，其中，在鳍的至少一侧，鳍的底部相对于上部突出；以及与鳍相交的栅极。

Description

半导体器件及其制造方法
技术领域
本申请涉及半导体领域，更具体地，涉及一种包括鳍的半导体器件及其制造方法。
背景技术
随着半导体器件的集成密度日益提高，FinFET(鳍式场效应晶体管)由于其良好的电学性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括：衬底101；在衬底101上形成的鳍102；与鳍102相交的栅电极103，栅电极103与鳍102之间设有栅介质层104；以及隔离层105。在该FinFET中，在栅电极103的控制下，可以在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图1中箭头所示。也即，鳍102位于栅电极103之下的部分充当沟道区，源区、漏区则分别位于沟道区两侧。
在图1的示例中，FinFET由于在鳍102的三个侧壁上均能产生沟道，从而也称作3栅FinFET。另外，也可通过在鳍102的顶壁与栅电极103之间设置高厚度电介质层(例如氮化物)来形成2栅FinFET，此时在鳍102的顶壁上不会产生沟道。
随着器件的不断小型化，鳍的尺寸越来越小。例如，在22nm节点技术中，鳍的宽度可以为约10-30nm。如此小的鳍在制造过程中非常容易坍塌，特别是在SOI(绝缘体上半导体)晶片上形成尺寸越来越小的鳍时。此外，鳍之间的衬底材料被浪费掉了。
发明内容
本公开的目的至少部分地在于提供一种半导体器件及其制造方法，以至少部分地克服现有技术中的上述困难。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底；在衬底上形成的鳍，其中，在鳍的至少一侧，鳍的底部相对于上部突出；以及与鳍相交的栅极。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成鳍，使得在鳍的至少一侧，鳍的底部相对于上部突出；以及形成与鳍相交的栅极。
根据本公开的实施例，鳍的底部相对于上部可以增大，从而可以有效支撑鳍，使其不易倒塌。这种增大的底部还可以避免由于刻蚀而造成的凹坑(divot)。此外，鳍的上部(即，鳍的主体部)与栅极相配合，可以形成鳍式器件；而增大的底部与栅极相配合，可以形成平面型器件。因此，这种鳍式器件和平面型器件的组合可以提供改善的电流驱动能力。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出根据现有技术的示例FinFET；
图2-9是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意截面图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
在常规技术中，鳍的尺寸从上到下基本上相同，从而鳍的截面呈大致矩形状(或者，由于刻蚀的原因，侧面稍有倾斜而呈大致的梯形状)。相反，根据本公开的实施例，在衬底上形成鳍时，将鳍构图为使得在鳍的至少一侧，鳍的底部相对于上部突出。在本公开的语境中，所谓“突出”，是指有意造成的实质性尺寸差异，而并非是指设计意在形成相同尺寸、但由于工艺原因(例如刻蚀)不能达到设计意图而导致的尺寸偏离(例如，上述截面呈梯形状的鳍，在此并不认为该鳍的底部相对于上部“突出”)。例如，这种突出可以导致鳍的截面在所述至少一侧呈阶梯状。例如，突出的部分可以具有实质上矩形的截面。注意，这种“阶梯状”，并非一定是指规则矩形状的阶梯形状，而可以是指任何形式的尺寸突变。
在鳍的相对两侧，鳍的底部均可以相对于上部突出，从而鳍的截面呈大致“凸”状。这种突出的底部相对于鳍的中心可以实质上对称。
这种形式的鳍例如可以如下形成。具体地，可以在衬底上的鳍形成材料层上形成掩膜层，其中该掩模层被构图为沿一方向延伸的线状。鳍形成材料层可以是衬底本身，或者可以是衬底上的外延层，其包括半导体材料，用以形成鳍。利用第一掩模层为掩模，对鳍形成材料层进行构图到第一深度，以获得鳍主体部。由于掩模层的形状，鳍主体部也呈沿上述方向延伸的线状。然后，可以在鳍主体部的至少一侧的侧壁上形成侧墙(spacer)，并利用掩模层和侧墙为掩模，对鳍形成材料层进行进一步构图至比第一深度大的第二深度。
衬底可以包括绝缘体上半导体(SOI)衬底。SOI衬底可以包括依次堆叠的支撑衬底、埋入绝缘层和SOI层。鳍可以形成在SOI层上，例如，由SOI层自身形成。在这种情况下，上述第一深度可以没有到达埋入绝缘层，而第二深度可以到达埋入绝缘层。
本公开的技术可以多种形式呈现，以下描述其中一些示例。
图2-9是示出了根据本公开实施例的制造半导体器件的流程中多个阶段的示意截面图。
如图2(图2(a)是俯视图，图2(b)是沿图2(a)中AA′线的截面图，图2(c)是沿图2(a)中BB′线的截面图)所示，提供SOI(绝缘体上半导体)衬底。该SOI衬底可以包括支撑衬底1000、在支撑衬底1000上形成的埋入绝缘层1002以及在埋入绝缘层1002上形成的SOI层1004。支撑衬底1000和SOI层1004可以包括各种合适的半导体材料，例如Si、Ge、SiGe等。支撑衬底1000和SOI层1004可以包括彼此相同或不同的半导体材料。为方便说明，以下以硅系材料为例进行描述。埋入绝缘层1002可以包括合适的电介质材料，例如氧化物(如氧化硅)。
在SOI衬底上，可以形成沿第一方向(例如，图中水平方向)平行延伸的多条鳍线F。例如，这可以如下进行。具体地，可以在SOI衬底上形成硬掩模层1020。硬掩模层1020可以包括氮化物(如Si3N4)以及可选的设于氮化物与SOI层1004之间的氧化物层(例如，SiO2，可降低氮化物与SOI层之间的应力)，厚度可以为约30-100nm。例如通过光刻，可以将硬掩模层1020构图为与设计的鳍图案相对应的图案，在该示例中，为一系列平行延伸的直线条。线条的宽度可以在约10-100nm的范围中，线条间的间距可以在约10-200nm的范围中。然后，可以构图的硬掩模层1020为掩模，对SOI层1004进行构图，例如反应离子刻蚀(RIE)。SOI层1004的厚度可以为约5-80nm。在此，在对SOI层1004进行构图时，可以不完全刻断SOI层1004(即，刻蚀不进行到下方的埋入绝缘层1002)，而是留下一定厚度如约1-5nm的SOI层1004，如图中的虚线圈所示。从而SOI层1004仍然在埋入绝缘层1002上在各鳍线F之间延伸。留下的薄SOI层有助于增强鳍线F的强度以降低其在制造过程中坍塌的风险。留下的SOI层的厚度可以通过之下的埋入绝缘层1002的终点信号(endpointsignal)来控制，或者可以通过控制刻蚀的时间来控制。
在图2的示例中，鳍线F被示出为与SOI层1004一体，由衬底SOI层1004的一部分形成。但是，本公开不限于此。例如，鳍线F可通过在SOI层1004上外延的另外半导体层形成。另外需要指出的是，鳍线F的布局根据器件设计而定，不限于图2中所示的布局，而且鳍线的数目可以为更多或更少。在本公开中，表述“在(SOI)衬底上形成鳍(线)”或类似表述包括通过任何合适的方式在衬底上按任何合适的布局形成一个或多个鳍或者一条或多条鳍线，表述“在(SOI)衬底上形成的鳍(线)”或类似表述包括通过任何合适的方式在衬底上形成的任何合适布局的一个或多个鳍或者一条或多条鳍线。
另外，在图2中，将鳍线F的侧壁示出为完全垂直于衬底的表面。这仅仅是为了图示方便。事实上，鳍线F的侧壁可以倾斜，例如鳍线F可以呈现从下向上渐缩的形状。
在此需要指出的是，仅仅为了制图的方便起见，图2中的俯视图与截面图并非是按比例绘制的，且仅仅为了清楚起见，在俯视图中仅仅示出了条形的鳍线F而没有示出其他层，而且也没有示出在鳍线F之间延伸的SOI层部分1004(以下各俯视图中同样如此)。
根据本公开的实施例，如图3(图3(a)是俯视图，图3(b)是沿图3(a)中AA′线的截面图，图3(c)是沿图3(a)中BB′线的截面图)所示，可以在鳍线F的至少一部分侧壁上，形成电介质侧墙1018。侧墙1018可以包括氮化物(如，氮化硅)，宽度可以为约3-10nm。在该示例中，并未去除硬掩膜层1020，因此侧墙也可以形成在硬掩膜层1020的侧壁上。
本领域技术人员知道多种方式来形成这种侧墙。例如，可以在形成有鳍线的衬底(即，图2所示结构)上大致共形淀积一薄层(厚度与侧墙1018的宽度大致相同或者稍大)氮化物。然后对该氮化物层进行各向异性刻蚀，例如在大致竖直方向进行的RIE。这种各向异性刻蚀可以基本上去除氮化物层的(沿衬底表面)横向延伸部分，而至少部分地保留在鳍线的大致竖直侧壁上延伸的部分。
然后，如图4(图4是对应于图3(c)的截面图)所示，可以硬掩膜层1020和侧墙1018为掩模，进一步对SOI层1004(特别是，上述留下在鳍线之间延伸的一定厚度的SOI层部分)进行刻蚀，如RIE。该刻蚀可以停止于埋入绝缘层1002。之后，可以通过例如湿法刻蚀(如热磷酸)，去除充当掩模的硬掩膜层1020和侧墙1018。
这样，就得到了如图5(图5(a)是与图3(b)相对应的截面图，图5(b)是与图3(c)相对应的截面图)所示的结构。如图5所示，在SOI衬底上形成了一系列平行延伸的鳍线F′，这些鳍线F′的排列与鳍线F的排列实质上相同，但是在底部存在突出1004a。在图5的示例中，在鳍线F′的底部两侧，均形成有突出1004a，且突出1004a呈大致矩形状，从而鳍线F′的横截面呈大致“凸”状。
在如上所述形成鳍线后，可以进行各种工艺来进一步完成器件制造，例如栅极形成、源/漏注入等。可以不切断鳍线F′，而是直接在形成有鳍线F′的衬底上进行后继处理(例如，形成栅极线)。当然，也可以先按器件布局，将鳍线F′切断进行绝缘隔离，然后再进行后继处理。以下，将描述一些示例工艺。但是，需要指出的是，本公开的技术不限于此。本领域技术人员可以设想多种方式来完成器件。
具体他，如图6(图6(a)是俯视图，图6(b)是沿图6(a)中AA′线的截面图)所示，可以在衬底上，依次形成栅介质层1006和栅导体层1008。例如，栅介质层1006可以包括高K栅介质如HfO2、、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中任一种或其组合；栅导体层1008可以包括金属栅导体如Ti、Co、Ni、Al、W或其合金或金属氮化物等。另外，栅介质层1006还可以包括一层薄的氧化物(高K栅介质形成于该氧化物上)。在栅介质层1006和栅导体1008之间，还可以形成功函数调节层(图中未示出)。备选地，在应用替代栅工艺的实施例中，栅介质层1006可以包括牺牲栅介质层如氧化物，栅导体层1008可以包括牺牲栅导体如多晶硅。
在该结构上，通过涂覆光刻胶并利用掩模进行曝光，然后显影，获得与将要形成的栅极线图案相对应的光刻胶线形图案1010。图案1010中各线段可以沿第二方向(图中竖直方向)彼此平行印制，它们具有相同或相近的间距和关键尺寸。鳍线延伸的第一方向与栅极线延伸的第二方向可以一定的角度如90度相交。
接下来，如图7(图7(a)是俯视图，图7(b)是沿图7(a)中AA′线的截面图)所示，直接利用线形图案来刻蚀如反应离子刻蚀(RIE)栅电极层，以形成平行的栅极线1008。在此，还刻蚀了栅介质层1006，从而栅介质层1006仅位于栅极线1008之下。之后，可以去除光刻胶1010。
在该示例中，没有切断栅极线，而是直接利用连续延伸的栅极线进行后继处理。当然，也可以先按器件布局，将栅极线切断进行绝缘隔离，然后再进行后继处理。
在形成了栅极线1008之后，可以按照常规工艺来进行处理。例如，可以进行离子注入(形成延伸区、源/漏等)、侧墙(spacer)形成等。在此，需要指出的是，这些具体工艺(如离子注入等)，与本发明的主旨并无直接关联，在此不进行详细描述。它们可以采用现有技术来实现，也可以采用将来发展的技术来实现。
图8(图8(a)是俯视图，图8(b)是沿图8(a)中AA′线的截面图)中示出了在栅极线1008的侧壁上形成栅侧墙1012后的情况。根据本公开的实施例，每一栅极线1008一体延伸，而没有在其中形成开口。于是，栅侧墙层1012可以仅在栅极线1008的外侧延伸。栅侧墙1012可以包括单层或多层配置，且可以包括各种合适的电介质材料如SiO2、Si3N4、SiON中任一种或其组合。
在形成栅侧墙1012之后，可以在衬底上形成层间绝缘层1014。层间绝缘层1014可以形成为完全覆盖栅极线1008。根据一有利示例，特别是在应用替代栅工艺的情况下，可以对层间绝缘层1014进行平坦化处理如化学机械抛光(CMP)。CMP可以进行到直至露出栅侧墙1012。此时，栅极线1008也露出。这样，随后可以应用替代栅工艺。具体地，例如可以通过选择性刻蚀去除(牺牲)栅极线且可选地去除(牺牲)栅介质层，在栅侧墙1012内侧形成栅槽。在栅槽中，例如通过淀积并回蚀工艺，可以依次形成真正的栅介质层和真正的栅导体。
接下来，如图9(图9(a)是俯视图，图9(b)是沿图9(a)中AA′线的截面图，图9(c)是沿图9(a)中BB′线的截面图)所示，可以按照设计布局在需要进行隔离的预定区域处形成器件间绝缘隔离部1016。例如，可以将如上所述形成的栅极线1008和/或鳍线F′，在预定区域(例如，无源区域)处实现切断，以实现器件间的电隔离。切口的宽度可以为1-10nm。这种切断例如可以利用切断掩模，通过反应离子刻蚀或激光切割刻蚀等方法来实现。例如，如果使用刻蚀方法，首先在衬底上涂覆光刻胶，并通过切断掩模来对光刻胶进行构图，使得与将要形成的切口相对应的预定区域暴露在外。然后，将暴露在外的这些栅极线1008和/或鳍线F′(具体切断哪些部分，根据切断区域而定)切断，形成切口。在刻蚀切口时，可以下方的埋入绝缘层1002为停止层。可以向切口中填充电介质材料以形成器件间隔离部1016；或者，切口可以被随后形成的层间电介质层填充。栅极线由于切断而得到的各部分随后可以用作器件的栅极，鳍线由于切断而得到的各部分随后可以用作器件的鳍。
这里需要指出的是，由于栅侧墙1012并不导电，不会妨碍器件之间的电隔离，因此可以在上述切断过程中可以并不切断栅侧墙1012。例如，在通过反应离子刻蚀来进行切断的情况下，可以进行选择性刻蚀，使得刻蚀基本上不会影响栅侧墙1012。
或者，在以上处理中并不真正切断，而是可以通过向切口位置例如注入氧，来使得栅极线1008中的材料(例如，Si)和/或鳍线F′(例如，Si)氧化，从而形成绝缘的氧化物。结果，通过生成的氧化物，使得切口位置两端的栅极线1008彼此电隔离(等效于“切断”的效果)从而形成电隔离的栅极，切口两端的鳍线F′彼此电隔离(等效于“切断”的效果)从而形成电隔离的鳍。当然，注入的元素不限于氧，本领域技术人员也可以根据栅极线1008以及鳍线F′的材料，适当选择注入的气体或化学物质，使它们发生反应从而生成绝缘材料，并因此实现电隔离。
由此，得到了根据本公开实施例的半导体器件。如图9所示，该半导体器件可以包括在衬底(在该示例中，为SOI衬底)上形成的鳍F′。鳍F′的底部相对于上部突出。此外，沿与第一方向交叉的第二方向(例如，图中竖直方向)延伸形成有多个栅极1008，每一栅极1008经由栅介质层1006与相应的鳍相交。在栅极的沿第二方向延伸的侧壁(例如，图中左右两侧的侧壁)上可以形成栅侧墙1012。栅极1008可以介由电介质侧墙1018与鳍F′的侧壁相对。
在该器件中，突出部1004a与栅介质层和栅极相配合，形成平面型(SOI)器件部分D2，而鳍F′的上部(即，突出部1004a之上的部分)与栅介质层和栅极相配合，形成鳍式器件部分D1。这两个部分彼此连接(有源区连接在一起)，从而增大了器件的电流驱动能力。
为实现所需隔离，该半导体器件还可以包括预定区域处的绝缘隔离部1016。如图9(a)和9(b)所示，沿第一方向，相对的鳍彼此通过相应的隔离部1016相隔离；如图9(a)和9(c)所示，沿第二方向，相对的栅电极1008通过相应的隔离部1016相隔离。这些隔离部可以穿通SOI层1004，而到达埋入绝缘层1002，以实现良好隔离。此外，隔离部可以位于无源区域(例如，STI)上。
根据本公开的实施例，由于在连续的栅极线上形成栅侧墙之后再形成隔离部，所以，在各栅极1008沿第二方向的相对端面(图中沿大致水平方向延伸的端面)上并不存在侧墙，从而隔离部1016可以与这些端面直接接触。特别是在如上所述通过切断来形成隔离部的情况下，这些端面可以与相应的电介质侧墙的端面基本上对齐。
此外，在形成隔离部时未“切断”栅侧墙1012的情况下，栅侧墙1012可以沿第二方向在多个栅极1008的侧壁上连续延伸。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种半导体器件，包括：
衬底；
在衬底上形成的鳍，其中，在鳍的至少一侧，鳍的底部相对于上部突出；以及
与鳍相交的栅极。
2.根据权利要求1所述的半导体器件，其中，衬底包括SOI衬底，鳍由SOI衬底的SOI层形成。
3.根据权利要求1所述的半导体器件，其中，在鳍的相对两侧，鳍的底部均相对于上部突出，从而鳍的截面呈大致“凸”状。
4.根据权利要求3所述的半导体器件，其中，在鳍的相对两侧，鳍的突出的底部相对于鳍的中心实质上对称。
5.根据权利要求1所述的半导体器件，其中，鳍的底部相对于上部突出的部分具有实质上矩形的截面。
6.一种制造半导体器件的方法，包括：
在衬底上形成鳍，使得在鳍的至少一侧，鳍的底部相对于上部突出；以及
形成与鳍相交的栅极。
7.根据权利要求6所述的方法，其中，形成鳍包括：
在衬底上的鳍形成材料层上形成掩膜层，其中该掩模层被构图为沿一方向延伸的线状；
利用第一掩模层为掩模，对鳍形成材料层进行构图至第一深度，以获得鳍主体部；
在鳍主体部的至少一侧的侧壁上形成侧墙；以及
利用掩模层和侧墙为掩模，对鳍形成材料层进行进一步构图至比第一深度大的第二深度。
8.根据权利要求7所述的方法，其中，衬底包括SOI衬底，SOI衬底包括支撑衬底、埋入绝缘层和SOI层，且鳍材料形成层为SOI层。
9.根据权利要求8所述的方法，其中，第一深度没有到达埋入绝缘层，而第二深度到达埋入绝缘层。
10.根据权利要求7所述的方法，其中，形成栅极包括：
选择性去除掩模层和侧墙；以及
在衬底上形成栅介质层和栅导体层，所述栅介质层和栅导体层被构图为与鳍相交。
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