CN104051265A - 一种mos晶体管的制作方法 - Google Patents
一种mos晶体管的制作方法 Download PDFInfo
- Publication number
- CN104051265A CN104051265A CN201310080081.6A CN201310080081A CN104051265A CN 104051265 A CN104051265 A CN 104051265A CN 201310080081 A CN201310080081 A CN 201310080081A CN 104051265 A CN104051265 A CN 104051265A
- Authority
- CN
- China
- Prior art keywords
- mos transistor
- ion
- manufacture method
- source
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 73
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 150000002500 ions Chemical class 0.000 claims description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 230000004888 barrier function Effects 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 7
- -1 boron ion Chemical class 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 3
- 230000006835 compression Effects 0.000 claims description 3
- 238000007906 compression Methods 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 230000008569 process Effects 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 230000000694 effects Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910001416 lithium ion Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000671 immersion lithography Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种MOS晶体管的制作方法，先形成MOS晶体管的中间结构，至少包括：半导体衬底、两侧具有第一侧墙以及第二侧墙的栅极结构、位于所述第二侧墙外的半导体衬底中的凹槽结构、填充于所述凹槽结构内并具有凸起结构的填充层、形成于填充层中的源区及漏区、以及与源区及漏区相连的浅掺杂源及浅掺杂漏；然后去除所述第二侧墙；最后采用各向同性离子掺杂工艺对所述凸起结构的表面及所述浅掺杂源及浅掺杂漏进行均匀掺杂。本发明通过去除第二侧墙以及各向同性离子掺杂工艺对源、漏表面以及浅掺杂源、漏进行离子补偿，解决由于离子回扩散而造成浅掺杂源漏区域电阻过高问题，并且可以形成具有应力的掺杂层，提高MOS管的性能。
Description
技术领域
本发明属于半导体制造领域，特别是涉及一种45nm节点或以下的采用应力邻近技术的MOS晶体管的制作方法。
背景技术
根据国际半导体技术发展蓝图(international technology roadmap for semiconductor，ITRS)，CMOS技术将于2009年进入32nm技术节点。然而，在CMOS逻辑器件从45nm向32nm节点按比例缩小的过程中却遇到了很多难题。为了跨越尺寸缩小所带来的这些障碍，要求把最先进的工艺技术整合到产品制造过程中。根据现有的发展趋势，可能被引入到32nm节点的新的技术应用，涉及如下几个方面：浸入式光刻的延伸技术、迁移率增强衬底技术、金属栅/高介电常数栅介质(metal/high-k，MHK)栅结构、超浅结(ultra-shallow junction，USJ)以及其他应变增强工程的方法，包括应力邻近效应(stress proximity effect，SPT)、双重应力衬里技术(dualstress liner，DSL)、应变记忆技术(stress memorization technique，SMT)、STI和PMD的高深宽比工艺(high aspect ratio process，HARP)、采用选择外延生长(selective epitaxial growth，SEG)的嵌入SiGe(pFET)和SiC(nFET)源漏技术、中端(middle of line，MOL)和后端工艺(back-end of line，BEOL)中的金属化以及超低k介质(ultra low-k，ULK)集成等。
现有的一种MOS晶体管的各阻值分布如图1所示，包括接触电阻（Rcontact）、金属硅化物电阻（Rsilicide）、界面电阻（Rinterface）、外延电阻（Repi）、源漏扩展区电阻（Rspreading）以及累计电阻（Raccumulation）。
对于45nm节点以下的先进技术，采用选择外延生长(selective epitaxial growth，SEG)的嵌入SiGe(pFET)和SiC(nFET)源漏以及应力邻近技术是性能增强的最重要的项目之一。然而，这些技术会引起一些问题，这些问题的其中之一是，由于与浅掺杂源漏区连接的SiGe或SiC嵌入区的区域离子浓度相对较低，浅掺杂源及浅掺杂漏区域的元素容易扩散回到SiGe或SiC嵌入区，造成浅掺杂源漏区域的电阻较高而影响晶体管的性能。
由此可见，为了提高晶体管的性能，提供一种能解决由于离子回扩散而造成浅掺杂源漏区域电阻过高问题的MOS晶体管的制作方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOS晶体管的制作方法，用于解决现有技术中MOS晶体管由于离子回扩散而造成浅掺杂源漏区域电阻过高的问题。
为实现上述目的及其他相关目的，本发明提供一种MOS晶体管的制作方法，所述制作方法至少包括以下步骤：
1）形成MOS晶体管的中间结构，至少包括：半导体衬底、两侧具有第一侧墙以及第二侧墙的栅极结构、位于所述第二侧墙外的半导体衬底中的凹槽结构、填充于所述凹槽结构内并具有凸起结构的填充层、形成于填充层中的源区及漏区、以及与源区及漏区相连的浅掺杂源及浅掺杂漏；
2）去除所述第二侧墙；
3）采用各向同性离子掺杂工艺对所述凸起结构的表面及所述浅掺杂源及浅掺杂漏进行均匀掺杂。
作为本发明的MOS晶体管的制作方法的一种优选方案，步骤3）中的离子掺杂浓度为1E18～1E21atom/cm3，掺杂深度为5～25nm。
作为本发明的MOS晶体管的制作方法的一种优选方案，步骤3）所述的各向同性离子掺杂工艺为自调节等离子体注入工艺或激光诱导原子层掺杂工艺。
作为本发明的MOS晶体管的制作方法的一种优选方案，步骤3）所述的各向同性离子掺杂工艺为激光诱导原子层掺杂工艺，包括步骤：a）于所述源区、漏区、浅掺杂源及浅掺杂漏表面形成预设离子浓度的外延层；b）通过激光诱导工艺使所述掺杂层中的离子扩散至所述凸起结构、浅掺杂源及浅掺杂漏中以形成掺杂层。
作为本发明的MOS晶体管的制作方法的一种优选方案，所述MOS晶体管为PMOS晶体管，所述填充层为SiGe填充层，步骤3）所采用的掺杂离子为硼离子。
作为本发明的MOS晶体管的制作方法的一种优选方案，所述掺杂层为具有压缩应力的掺杂层。
作为本发明的MOS晶体管的制作方法的一种优选方案，所述MOS晶体管为NMOS晶体管，所述填充层为SiC填充层，步骤3）所采用的掺杂离子为磷离子或砷离子。
作为本发明的MOS晶体管的制作方法的一种优选方案，所述掺杂层为具有拉伸应力的掺杂层。
作为本发明的MOS晶体管的制作方法的一种优选方案，步骤3）后还包括于MOS晶体管表面形成覆盖所述栅极结构的绝缘层，并对所述绝缘层进行抛光直至露出所述栅极结构的步骤。
作为本发明的MOS晶体管的制作方法的一种优选方案，所述第二侧墙为氮化硅、氧化硅或氮氧化硅的一种或一种以上的组合。
如上所述，本发明的MOS晶体管的制作方法，先形成MOS晶体管的中间结构，至少包括：半导体衬底、两侧具有第一侧墙以及第二侧墙的栅极结构、位于所述第二侧墙外的半导体衬底中的凹槽结构、填充于所述凹槽结构内并具有凸起结构的填充层、形成于填充层中的源区及漏区、以及与源区及漏区相连的浅掺杂源及浅掺杂漏；然后去除所述第二侧墙；最后采用各向同性离子掺杂工艺对所述凸起结构的表面及所述浅掺杂源及浅掺杂漏进行均匀掺杂。本发明通过去除第二侧墙以及各向同性离子掺杂工艺对源、漏表面以及浅掺杂源、漏进行离子补偿，解决由于离子回扩散而造成浅掺杂源漏区域电阻过高问题，并且可以形成具有应力的掺杂层，提高MOS管的性能。
附图说明
图1显示为一般MOS晶体管各部件中电阻的分布情况示意图。
图2显示为本发明的MOS晶体管的制作方法步骤1）所呈现的结构示意图。
图3显示为本发明的MOS晶体管的制作方法步骤2）所呈现的结构示意图。
图4显示为本发明的MOS晶体管的制作方法步骤3）所呈现的结构示意图。
图5～6显示为本发明的MOS晶体管的制作方法步骤4）所呈现的结构示意图。
元件标号说明
101 半导体衬底
102 栅极结构
103 第一侧墙
104 第二侧墙
105 填充层
1051 凸起结构
106 源、漏掺杂层
107 浅掺杂源、漏掺杂层
108 绝缘层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例1
如图2～图6所示，本实施例提供一种MOS晶体管的制作方法，在本实施例中，所述MOS管为PMOS管，所述制作方法至少包括以下步骤：
如图2所示，首先进行步骤1），形成MOS晶体管的中间结构，至少包括：半导体衬底101、两侧具有第一侧墙103以及第二侧墙104的栅极结构102、位于所述第二侧墙104外的半导体衬底101中的凹槽结构、填充于所述凹槽结构内并具有凸起结构1051的填充层105、形成于填充层105中的源区及漏区、以及与源区及漏区相连的浅掺杂源及浅掺杂漏。
作为示例，包括以下步骤：
首先进行步骤1-1），提供一硅衬底，并于所述硅衬底表面制作多晶硅栅，然后于其侧壁依次形成第一侧墙103及第二侧墙104。
作为示例，首先于所述硅衬底表面依次形成栅氧层和多晶硅层，然后通过光刻技术形成多个多晶硅栅，然后于其侧壁依次形成第一侧墙103及第二侧墙104。
作为示例，所述第二侧墙104为氮化硅、氧化硅或氮氧化硅的一种或一种以上的组合。
然后进行步骤1-2），通过离子注入工艺和退火扩散工艺形成浅掺杂源及浅掺杂漏。
接着进行步骤1-3），于多晶硅栅两侧形成凹槽结构，并于所述凹槽结构内形成具有凸起结构1051的填充层105。
在本实施例中，所述填充层105为SiGe填充层。
最后进行步骤1-4），采用离子注入工艺及退火工艺，于所述填充层105中形成MOS管的源区及漏区。
作为示例，采用硼离子注入并退火形成所述MOS管的源区及漏区。
如图3所示，然后进行步骤2），去除所述第二侧墙104。
作为示例，所述第二侧墙104为氮化硅、氧化硅或氮氧化硅的一种或一种以上的组合，在本实施例中，可以采用干法刻蚀工艺（如ICP刻蚀等）或湿法腐蚀工艺（如HF溶液等）去除所述第二侧墙104。
如图4所示，接着进行步骤3），采用各向同性离子掺杂工艺对所述凸起结构1051的表面及所述浅掺杂源及浅掺杂漏进行均匀掺杂。
作为示例，采用硼离子作为掺杂离子，离子掺杂浓度为1E18～1E21atom/cm3，掺杂深度为5～25nm。
作为示例，所述的各向同性离子掺杂工艺为自调节等离子体注入工艺或激光诱导原子层掺杂工艺。
在本实施例中，所述的各向同性离子掺杂工艺采用激光诱导原子层掺杂工艺，包括步骤：
a）于所述源区、漏区、浅掺杂源及浅掺杂漏表面形成预设离子浓度的外延层。
作为示例，采用原子层沉积等工艺于所述源区、漏区、浅掺杂源及浅掺杂漏表面形成预设离子浓度的硼离子外延层。
b）通过激光诱导工艺使所述掺杂层中的离子扩散至所述凸起结构1051、浅掺杂源及浅掺杂漏中以形成掺杂层106及107。
作为示例，所述掺杂层106及107包括源、漏掺杂层106以及浅掺杂源、漏掺杂层107。所述源、漏掺杂层106用于补偿源、漏区域表面的离子浓度，所述浅掺杂源、漏掺杂层107用于补偿所述浅掺杂源、漏的离子浓度，可以有效降低这些区域的阻值，大大提高MOS晶体管的性能。
作为示例，所述掺杂层106及107为具有压缩应力的掺杂层。
如图5～图6所示，本实施例还包括步骤4），于MOS晶体管表面形成覆盖所述栅极结构102的绝缘层108，并对所述绝缘层108进行抛光直至露出所述栅极结构102的步骤。
在本实施例中，采用化学气相沉积法形成所述绝缘层108，所述绝缘层108为二氧化硅层，然后采用机械化学抛光法对其进行抛光处理，直至露出所述栅极结构102。
实施例2
如图2～图6所示，本实施例提供一种MOS晶体管的制作方法，其基本步骤如实施例1，其中，所述MOS管为NMOS管，所述填充层105为SiC填充层，步骤3）所采用的掺杂离子为磷离子或砷离子。所述掺杂层106及107为具有拉伸应力的掺杂层。
综上所述，本发明的MOS晶体管的制作方法，先形成MOS晶体管的中间结构，至少包括：半导体衬底101、两侧具有第一侧墙103以及第二侧墙104的栅极结构102、位于所述第二侧墙104外的半导体衬底101中的凹槽结构、填充于所述凹槽结构内并具有凸起结构1051的填充层105、形成于填充层105中的源区及漏区、以及与源区及漏区相连的浅掺杂源及浅掺杂漏；然后去除所述第二侧墙104；最后采用各向同性离子掺杂工艺对所述凸起结构1051的表面及所述浅掺杂源及浅掺杂漏进行均匀掺杂。本发明通过去除第二侧墙104以及各向同性离子掺杂工艺对源、漏表面以及浅掺杂源、漏进行离子补偿，解决由于离子回扩散而造成浅掺杂源漏区域电阻过高问题，并且可以形成具有应力的掺杂层，提高MOS管的性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种MOS晶体管的制作方法，其特征在于，所述制作方法至少包括以下步骤：
1）形成MOS晶体管的中间结构，至少包括：半导体衬底、两侧具有第一侧墙以及第二侧墙的栅极结构、位于所述第二侧墙外的半导体衬底中的凹槽结构、填充于所述凹槽结构内并具有凸起结构的填充层、形成于填充层中的源区及漏区、以及与源区及漏区相连的浅掺杂源及浅掺杂漏；
2）去除所述第二侧墙；
3）采用各向同性离子掺杂工艺对所述凸起结构的表面及所述浅掺杂源及浅掺杂漏进行均匀掺杂。
2.根据权利要求1所述的MOS晶体管的制作方法，其特征在于：步骤3）中的离子掺杂浓度为1E18～1E21atom/cm3，掺杂深度为5～25nm。
3.根据权利要求1所述的MOS晶体管的制作方法，其特征在于：步骤3）所述的各向同性离子掺杂工艺为自调节等离子体注入工艺或激光诱导原子层掺杂工艺。
4.根据权利要求3所述的MOS晶体管的制作方法，其特征在于：步骤3）所述的各向同性离子掺杂工艺为激光诱导原子层掺杂工艺，包括步骤：a）于所述源区、漏区、浅掺杂源及浅掺杂漏表面形成预设离子浓度的外延层；b）通过激光诱导工艺使所述掺杂层中的离子扩散至所述凸起结构、浅掺杂源及浅掺杂漏中以形成掺杂层。
5.根据权利要求4所述的MOS晶体管的制作方法，其特征在于：所述MOS晶体管为PMOS晶体管，所述填充层为SiGe填充层，步骤3）所采用的掺杂离子为硼离子。
6.根据权利要求5所述的MOS晶体管的制作方法，其特征在于：所述掺杂层为具有压缩应力的掺杂层。
7.根据权利要求4所述的MOS晶体管的制作方法，其特征在于：所述MOS晶体管为NMOS晶体管，所述填充层为SiC填充层，步骤3）所采用的掺杂离子为磷离子或砷离子。
8.根据权利要求7所述的MOS晶体管的制作方法，其特征在于：所述掺杂层为具有拉伸应力的掺杂层。
9.根据权利要求1所述的MOS晶体管的制作方法，其特征在于：步骤3）后还包括于MOS晶体管表面形成覆盖所述栅极结构的绝缘层，并对所述绝缘层进行抛光直至露出所述栅极结构的步骤。
10.根据权利要求1所述的MOS晶体管的制作方法，其特征在于：所述第二侧墙为氮化硅、氧化硅或氮氧化硅的一种或一种以上的组合。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310080081.6A CN104051265B (zh) | 2013-03-13 | 2013-03-13 | 一种mos晶体管的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310080081.6A CN104051265B (zh) | 2013-03-13 | 2013-03-13 | 一种mos晶体管的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104051265A true CN104051265A (zh) | 2014-09-17 |
| CN104051265B CN104051265B (zh) | 2017-06-16 |
Family
ID=51503951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310080081.6A Active CN104051265B (zh) | 2013-03-13 | 2013-03-13 | 一种mos晶体管的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104051265B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108400169A (zh) * | 2018-03-19 | 2018-08-14 | 电子科技大学 | 一种具有表面应力调制结构的应变pmosfet |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050230749A1 (en) * | 2004-04-14 | 2005-10-20 | Kabushiki Kaisha Toshiba | Semiconductor device having a side wall insulating film and a manufacturing method thereof |
| US20100181598A1 (en) * | 2009-01-21 | 2010-07-22 | Tsutomu Sato | Semiconductor device and method of manufacturing semiconducer device |
| US20120083090A1 (en) * | 2010-10-04 | 2012-04-05 | Chen-Hua Tsai | Method of fabricating an NMOS transistor |
| CN102544089A (zh) * | 2010-12-08 | 2012-07-04 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102637600A (zh) * | 2011-02-10 | 2012-08-15 | 上海宏力半导体制造有限公司 | Mos器件制备方法 |
-
2013
- 2013-03-13 CN CN201310080081.6A patent/CN104051265B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050230749A1 (en) * | 2004-04-14 | 2005-10-20 | Kabushiki Kaisha Toshiba | Semiconductor device having a side wall insulating film and a manufacturing method thereof |
| US20100181598A1 (en) * | 2009-01-21 | 2010-07-22 | Tsutomu Sato | Semiconductor device and method of manufacturing semiconducer device |
| US20120083090A1 (en) * | 2010-10-04 | 2012-04-05 | Chen-Hua Tsai | Method of fabricating an NMOS transistor |
| CN102544089A (zh) * | 2010-12-08 | 2012-07-04 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102637600A (zh) * | 2011-02-10 | 2012-08-15 | 上海宏力半导体制造有限公司 | Mos器件制备方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108400169A (zh) * | 2018-03-19 | 2018-08-14 | 电子科技大学 | 一种具有表面应力调制结构的应变pmosfet |
| CN108400169B (zh) * | 2018-03-19 | 2021-02-12 | 电子科技大学 | 一种具有表面应力调制结构的应变pmosfet |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104051265B (zh) | 2017-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10084071B2 (en) | Isolation structure of fin field effect transistor | |
| CN102104041B (zh) | 具有用以隔离装置的虚设结构的集成电路 | |
| KR101639483B1 (ko) | 반도체 디바이스의 ｆｉｎ 구조물 및 그 제조 방법 | |
| US9478656B2 (en) | Method for fabricating a field effect transistor with local isolations on raised source/drain trench sidewalls | |
| US9240352B2 (en) | Bulk finFET well contacts with fin pattern uniformity | |
| CN103545213A (zh) | 半导体器件及其制造方法 | |
| CN106935646B (zh) | 埋藏沟道晶体管及其形成方法 | |
| CN107026083B (zh) | 半导体装置的制造方法 | |
| CN108022841B (zh) | 半导体装置的制造方法 | |
| CN109494191A (zh) | 半导体器件及其制备方法 | |
| CN103094211B (zh) | 制造半导体器件的方法 | |
| CN104051340B (zh) | 一种采用应力接近技术的晶体管的制作方法 | |
| CN102044438B (zh) | Mos晶体管及其制造方法 | |
| CN103985633B (zh) | 一种pmos晶体管的制备方法 | |
| CN106486352B (zh) | 高k金属栅极结构、鳍式场效应晶体管及其制作方法 | |
| CN104051265A (zh) | 一种mos晶体管的制作方法 | |
| CN110176402A (zh) | 一种fdsoi pmos浅掺杂离子注入方法 | |
| CN109216277B (zh) | 半导体装置的制造方法 | |
| CN102479709B (zh) | 晶体管及其制作方法 | |
| CN103107090B (zh) | 制造半导体器件的方法 | |
| CN110690109B (zh) | 半导体器件及其形成方法 | |
| CN105097698A (zh) | 一种半导体器件及其制造方法 | |
| CN107437533B (zh) | 半导体结构及其制造方法 | |
| US20190088484A1 (en) | Semiconductor structures and methods of forming the same | |
| CN104112664B (zh) | 一种mos器件的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |