CN103997342B

CN103997342B - 具有采样和保持的adc

Info

Publication number: CN103997342B
Application number: CN201310274724.0A
Authority: CN
Inventors: 彼得·博格纳; 弗朗茨·库特纳
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2012-07-02
Filing date: 2013-07-02
Publication date: 2018-01-12
Anticipated expiration: 2033-07-02
Also published as: US9136857B2; CN103997342A; DE102013106881A1; US20140002286A1

Abstract

本发明涉及具有采样和保持的ADC，其中装置和技术的代表实现方式提供多个并行模拟输入的模数转换。输入接口被配置为整理并行模拟输入且模数转换器（ADC）被配置为将多个并行模拟输入依次转换为数字结果。

Description

具有采样和保持的ADC

背景技术

在一些高端微控制器应用（例如，工业、汽车和航空等）中，许多模拟信号可转换成数字形式并同时进行处理。例如在这些应用中，多个传感器可提供关于复杂系统的各个方面的信息，而传感器在它们的输出提供模拟信号。随着各种技术的发展，希望更多数量的模拟通道在转换为数字形式的同时供处理。在一些情况下，例如多个模拟通道可各自携带来自多个源的多个模拟信号。

一般地，待处理的模拟信号的量的增加导致在应用中增加布置的模数转换器（ADC）的数量。然而，该ADC数量的增加增加了为应用提供ADC所消耗的面积的量和为ADC供电所消耗的能量的量。

附图说明

参考附图提供了详细的说明。在附图中，参考数字的最左侧的数位代表该参考数字第一次出现的附图。在各种附图中使用相同参考数字表示相似或相同的要素。

在讨论中，附图中说明的装置和系统示出为具有多个组件。如在本文中描述地，装置和/或系统的各种实现方式可包括更少的组件而依然在公开的范围内。可选地，装置和/或系统的其它实现方式可包括额外的组件或描述的组件的各种组合，而依然在公开的范围内。

图1是根据实现方式的示例性并行模数转换配置的框图。

图2是根据实现方式的包括输入接口和输出解复用器的示例性串行模数转换配置的框图。

图3是根据实现方式的示例性串行模数转换配置的示意图。

图4是示出了根据实现方式的提供多个并行模拟输入的模数转换的示例性处理的流程图。

具体实施方式

概述

装置和技术的代表实现方式提供多个并行模拟输入的模数转换。输入接口被配置为串行地整理多个并行模拟输入，模数转换器（ADC）被配置为依次将多个并行模拟输入转换为数字结果。在一个实现方式中，使用单个ADC将来自多个通道的模拟信号转换为数字形式。

在一个实现方式中，该接口由无源组件组成。例如，在接口的实现方式中没有使用有源组件（例如，放大器等）。在另一个实现方式中，解复用器组件被配置为将ADC的输出引导至一个或多个并行输出通道。

在本公开中讨论了用于模数转换配置的各种实现方式和技术。技术和装置参考附图中所示的示例性模数转换器（ADC）装置和系统来讨论。在一些示例中，示出和讨论了逐次逼近ADC（SA-ADC）的设计。然而，这不意图限制而是为了易于讨论且便于说明。讨论的技术和装置可用于各种ADC装置设计、结构等（例如，直接转换ADC、闪电式ADC（flash ADC）、跃升比较ADC、积分ADC（也称为双斜率或多斜率ADC）、反跃升ADC（counter ramp ADC）、流水线ADC、过采样ADC、时间交织ADC、中间FM级ADC（intermediate FM stage ADC）等）中的任意，而依然在本公开的范围内。

以下使用多个示例更详细解释实现方式。尽管在此和以下讨论各种实现方式和示例，但是通过组合单独实现方式和示例的特征和要素可得到进一步的实现方式和示例。

示例性并行ADC配置

图1是可应用本文中描述的技术和装置的示例性并行模数转换（ADC）配置100的框图。模拟信号（Ain0_0至AinN_N）在输入侧接收、由多个ADC102进行转换并且从ADC102输出数字结果（结果0，结果1和结果N）。在各种实现方式中，任意个数的模拟输入（Ain0_0至AinN_N）可由任意个数的ADC102接收。此外，一个或多个数字结果（结果0至N）可由一个或多个ADC102输出。在各种实现方式中，ADC102（ADC0至N）的个数或数字结果（结果0至N）的个数可由接收所转换的数字结果（结果0至N）的装置或系统（例如，控制器、处理器等）可获得的输入的个数来确定。

为了本公开的目地，数字结果可描述为模拟输入的数字近似。例如，数字结果可包括与模拟输入在时间点上和/或选择的时段上的电压或电流的大小成比例的数字表示。该数字表示可以各种方式来表达（例如，基于2的二进制码、二进制编码的十进制、电压值、电气或光脉冲属性等）。

如图1中所示，示例性并行ADC配置100可包括并行配置的多个ADC102。在实现方式中，各个ADC可代表通道，该通道具有与该通道相关联的一些模拟输入（例如，Ain0_0至AinN_N）、与该通道相关联的一个或多个ADC102（例如，ADC0）以及与该通道相关联的一个或多个对应的输出（例如，结果0）。在可选的实现方式中，并行ADC配置100可包括更少的、额外的或替代的组件。

示例性串行ADC配置

图2是示例性串行模数转换（ADC）配置200的框图。在实现方式中，接口202和单个ADC102可替代在并行ADC配置100中的一些或全部数量的ADC102。例如，在一个或多个模拟通道具有将转换成数字结果的多个并发的模拟输入信号的应用中，可采用单个ADC102来转换多个输入信号，而接口202被配置为串行整理多个并行模拟输入。在各种其它实现方式中，可使用一个或多个串行ADC配置200和一个或多个并行ADC配置100的组合。用串行ADC配置200代替并行ADC配置100尤其具有节省空间（即，电路面积）和节省功率的优点。

在实现方式中，如图2所示，示例性串行ADC配置200包括多个采样和保持（SH）电路204、复用器电路（MUX）206和ADC102。例如，SH电路204被配置为接收模拟输入信号并且采样该信号以输出采样值。MUX电路206被配置为接收来自SH电路204的输出，并且将它们复用为串行形式或单通道。ADC102接收来自MUX电路206的串行采样值，并且以依次的顺序将采样值转换为数字结果。在实现方式中，数字结果在从ADC102的输出时保持为串行形式。

在此外的实现方式中，串行ADC配置200还包括解复用器（DE-MUX）208。如果包括，则DE-MUX208使来自ADC102的串行输出解复用并且恢复到多个通道的数字输出。例如，作为来自SH电路204之一的模拟输入的结果的数字输出被引导至与该SH电路204相关联的输出通道，并且对于每个数字结果都是如此。相应地，在具有多个通道的串行ADC配置200中，各个通道可包括至少一个SH电路204以及至少一个相关联的输出（例如，结果）。

如上面讨论的，本文中关于串行ADC配置200描述的技术、组件和装置不局限于图2中的说明，并且在不偏离公开的范围的条件下可应用于其它ADC装置和设计。在一些情况下，可使用额外的或替代的组件来实施本文中描述的技术。此外，组件可以在导致数字结果（结果0至N）的同时以各种组合配置和/或结合。应理解的是串行ADC配置200可实现为分立的装置或其它系统的一部分（例如，与其它组件、系统等结合）。

参考图2，多个SH电路204中的每个被配置为接收一个或多个模拟信号（Ain0_0至AinN_N）。在一个实现方式中，一个或多个SH电路204被配置为接收多个并发的模拟输入信号（Ain0_0至AinN_N）。

在实现方式中，SH电路204被配置为基于接收到的多个模拟信号（Ain0_0至AinN_N）中的至少一个来输出采样值。例如，SH电路204可采样输入模拟信号（Ain0_0至AinN_N）并且输出采样值。

在一个实现方式中，如图3所示，SH电路204是无源采样和保持电路。例如，SH电路204由无源组件组成且避免有源组件（例如，放大器等）。在图3所示的示例中，SH0电路204被示出为包括电容Csh和开关Sw_ref。在其它实现方式中，SH电路204可包括额外的或替代的无源组件。在可选的实现方式中，SH电路204可包括一个或多个有源组件。

如图3的示意图所示，通过闭合到输入（例如，在Ain0_0）的输入开关以及闭合在电容Csh的相反侧上的采样开关Sw_samp，例如Ain0_0的模拟输入信号被采样至SH电路204的电容Csh。采样时间段的终止通过例如断开采样开关Sw_samp来确定。在采样Ain0_0之后，输入开关（例如，在Ain0_0）断开。

在该示例中，充电电容Csh现在充有Ain0_0-DC Init的值。这是从SH电路204输出至MUX206和至ADC102的“采样值”。在该示例中，DC Init是与转换处理和模拟输入（Ain0_0至AinN_N）无关的内部初始化电压。DC Init的值在模拟输入（例如，Ain0_0）的转换期间的处理中被抵消。

在一个实现方式中，可在SH电路204处采用分压器（未示出）以允许ADC102在与模拟输入信号的电压电平不同的电压电平操作。例如，分压器可被配置为使多个模拟输入信号中的每个除以预选值，从而缩放模拟输入信号。在这样的实现方式中，从SH电路204输出的采样值是分压器的结果。在一个实现方式中，电容Csh可与其它组件（例如，电容、电阻等）结合以形成分压器。更详细地，在各种实现方式中，可选择（调整尺寸）电容Csh和Cdac（Cdac在以下描述）以实现模拟输入信号的所希望的缩放。另外，在各种实现方式中，电阻分压器可用作在ADC102之前的分压器或直接与ADC102的输入相关联。在一个实现方式中，这样的分阻器可在SH电路204之前、作为SH电路204中的特征、在MUX206之前或作为MUX206中的特征。

在实现方式中，如图2和3所示，MUX电路206被配置为接收来自多个SH电路204的多个输出并且依次使这些输出可用于由ADC102转换。例如，MUX电路206可被配置为接收多个采样值（包括多个SH电路204中的每个的采样值）并且将多个采样值中的每个采样值依次输出至ADC102。

在一个实现方式中，如图3所示，MUX电路206包括采样开关Sw_samp和复用器开关Sw_mux。在可选的实现方式中，采样开关Sw_samp可位于SH电路204中、位于SH电路204和MUX电路206之间等。

如图3所示，MUX电路206通过复用开关Sw_mux将SH电路204（和对应的采样值）耦接至ADC102。在多种实现方式中，在串行ADC配置200中存在与各个SH电路204相关联的复用器开关Sw_mux。MUX电路206允许多个SH电路204耦接至ADC102，以便串行数字转换SH电路204的输出。此外，通过经由采样开关Sw_samp控制采样时长（例如，在多个SH电路204耦接至输入模拟信号时闭合开关Sw_samp一段时间，以及断开Sw_samp以结束各个耦接的SH电路204的采样时间），各个SH电路204可具有相同的采样时长。

例如，当SH0将耦接至ADC102并且在SH0的输出处的采样值将由ADC102转换时，闭合与SH0关联的复用开关Sw_mux。在实现方式中，闭合Sw_mux将电容Csh耦接至ADC102的高阻节点Cxxx。

在一个实现方式中，为了发起采样值的转换，Csh的输入侧通过闭合开关Sw_ref耦接至输入（例如，Ain0_0）的参考地电位。该动作引起在节点Cxxx的电压移位。在示例中，电压位移发起ADC102内的数字转换处理。

在实现方式中，接口202包括SH电路204和MUX电路206的组件。在其它实现方式中，参考SH电路204和MUX206等讨论的组件可不同地分配或结合。在实现方式中，接口202的组件是无源组件。

在实现方式中，如图2和图3中所示，ADC102被配置为将接收的各个采样值串行转换为相应的数字结果。换言之，ADC102被配置为将多个并行模拟输入依次转换为数字形式。在实现方式中，ADC102的输出是与复用的输入序列（即，从SH电路204输出的采样值）对应的数字结果序列。

在一个实现方式中，ADC102包括逐次逼近ADC（SA-ADC）。在另一个实现方式中，如图3所示，ADC102包括开关电容器型SA-ADC。例如，ADC102包括数模转换（DAC）电路，该电路包括开关电容Cdac，比较器302和逐次逼近寄存器（SAR）304。

如之前描述地，为了发起ADC102的采样值的转换，Csh的输入侧通过闭合开关Sw_ref而耦接至输入（例如，Ain0_0）的参考地电位。该动作使得在节点Cxxx的电压位移，该节点是ADC102和比较器302的高阻输入节点。电压位移由涉及比较器302和SAR304的搜索算法进行补偿。电容Cdac使得能够进行以下描述的搜索。在实现方式中，如图3所示，值DC Init可加至比较器302的输入，如之前所述抵消电容Csh所充的采样值所增加的值DC Init。

在实现方式中，ADC102使用逐次逼近（SA）算法通过二进制搜索将采样值转换为数字结果。二进制搜索在一些或全部可能的量化等级中实施，而且最终收敛于转换的数字结果。例如参考图3，初始化SAR304使得最高有效位（MSB）等于数字1。该数字码输出至DAC电路（例如，开关电容Cdac和启用Vrefp和Vrefn的多个并行开关），这将数字码近似为模拟值。在一个示例中，在该点的模拟值近似等于Vrefp或Vrefn之一除以2。

来自DAC电路的模拟逼近由比较器302接收以与采样值进行比较。如果模拟逼近大于采样值，则比较器302使SAR304将MSB重置为零，否则该位保持为1。

SAR304中的下一位（例如，下一个最大有效位）设置为1，而且进行相同的测试，其中DAC电路将新的结果码的模拟逼近馈至比较器302。如果模拟逼近大于采样值，则比较器302使SAR304将该位重置为0，否则该位保持为1。继续该二进制搜索直到SAR302中的每位都被使用为止。在实现方式中，SAR203中的结果码302是数字结果（例如，采样值的数字转换）。数字结果由ADC102经由SAR304输出。

ADC102的分辨率可以基于使输出码变化（例如，在SAR304中从1到0的位的重置）所需要的最小电压电平来定义。例如，使数字码变化的最小电压是ADC102的最低有效位（LSB）。ADC102的分辨率是LSB电压。在可选的实现方式中，使用其它算法或使用所描述的算法的变形来确定数字结果。

在一个实现方式中，ADC102的核心组件在低电压域操作。例如，比较器302和SAR304可被配置为在5v、3v、1.5v等操作。在一些实现方式中，ADC102的核心组件在较低电压的操作可与如上所述的输入模拟信号的分压相结合。核心组件在较低电压的操作和/或输入模拟信号的分压可有助于串行ADC配置200的节能。

在一个实现方式中，如图2所示，在串行ADC配置200中包括解复用器（DE-MUX）208。在实现方式中，DE-MUX208被配置为将从ADC102输出的各个数字结果引导至至少一个并行通道。例如，如上所述，DE-MUX208将来自ADC102的串行输出解复用并且将数字输出恢复至对应的多个通道。换言之，作为来自一个SH电路204的模拟输入的结果的数字输出被引导至与该SH电路204相关联的输出通道（例如，结果0被引导至与SH0相同的通道）。相应地，通过DE-MUX208，串行ADC配置200接收多个并行输入并且输出多个并行结果。

在各种实现方式中，可使用额外的或替代组件来完成公开的技术和配置。

代表性处理

图4是示出了根据实现方式的提供多个并行模拟输入的模数转换的示例性处理400的流程图。处理400描述了将输入接口耦接至单个模数转换器（ADC）（例如，ADC102）。例如，接口可包括多个并行的采样和保持（SH）电路（例如，SH电路204）。ADC被配置为将从接口（例如，多个并行SH电路）输出的采样值串行转换为数字结果。在一个示例中，多个并行SH电路经由被配置为将采样值整理至串行形式的多个复用电路（例如，MUX电路206）耦接至ADC。参考图1到图3来描述处理400。

描述处理的顺序不意图解释为限制，而且能够以任意顺序合并任意数量的所描述的处理框从而实现该处理或可选的处理。另外，在不偏离本文中描述的主题的范围的条件下，可以从处理中删除独立的框。此外，在不偏离本文中描述的主题的范围的条件下，处理可以以任意合适的材料或它们的组合实现。

在框402，处理包括在第一采样和保持（SH）电路采样第一模拟信号以形成第一采样值。在框404，处理包括在第二SH电路采样第二模拟信号以形成第二采样值。在各种实现方式中，第一和第二模拟信号是并行输入信号。在一个实现方式中，处理包括同时采样第一和第二模拟信号。

在实现方式中，使用无源组件和/或电路采样第一和第二模拟信号。例如，可经由电容（例如，电容Csh）来采样第一和第二模拟信号。一个或多个开关可用于发起采样和确定采样时长。

在实现方式中，处理包括将第一模拟信号和/或第二模拟信号的值除以预选值以缩放第一模拟信号和/或第二模拟信号。例如，第一和/或第二模拟信号的值可以是电压电平。在实现方式中，第一模拟信号和/或第二模拟信号可以经由一个或多个电容、电阻或组合的分压器（例如，具有电容和电阻元件的分压器）缩放。

在框406，处理包括将第一采样值和第二采样值复用。例如，可以将第一和第二采样值整理成串行形式。在一个实现方式中，第一和第二采样值经由复用器开关来复用。在一个示例中，各个SH电路具有被配置为将SH电路耦接至ADC和将采样值耦接至ADC的输入端的关联的复用器开关。在可选的实现方式中，多个SH电路之间可共用一个或多个复用器开关。

在框408，处理包括经由模数转换器（ADC）顺序转换第一采样值以形成第一数字结果并且顺序转换第二采样值以形成第二数字结果。在一个实现方式中，使用逐次逼近算法转换第一采样值以形成第一数字结果并且转换第二采样值以形成第二数字结果。在可选实现方式中，使用其它类型的算法来转换第一和第二采样值和/或可采用其它类型的ADC。

在实现方式中，第一和第二模拟信号在由多个SH电路接收的多个模拟信号中。例如，在一个实现方式中，处理包括在第三采样和保持（SH）电路采样第三模拟信号形成第三采样值；将第三采样值与第一采样值和第二采样值复用；以及按照第一采样值和第二采样值的顺序，经由ADC依次转换第三采样值形成第三数字结果。

在另一个实现方式中，处理包括在第一SH电路和/或第二SH电路接收多个模拟输入，采样多个模拟输入以形成多个采样值，复用多个采样值以及经由ADC依次转换多个采样值以形成数字结果。

在一个实现方式中，处理包括将第一数字结果解复用至第一输出通道并且将第二数字结果解复用至第二输出通道。在进一步的实现方式中，各个SH电路都与通道相关联，并且ADC的各个输出都被引导（解复用）至与相应的SH电路相关联的通道，该相应的SH电路提供与输出对应的采样值。在一个实现方式中，复用器以相反的配置耦接至ADC的输出从而将ADC的输出解复用。

在各种实现方式中，处理包括将第一数字结果和/或第二数字结果（和/或第三数字结果，后续的数字结果等）存储在一个或多个存储寄存器中。在一个实现方式中，每个通道可与单独的寄存器相关联。例如，数字结果可从ADC的输出解复用至与它们的关联通道对应的寄存器中。

在可选的实现方式中，其它技术可以以各种组合包括在处理400中并且仍然在本公开的范围内。

结论

尽管以针对结构特征和/或方法动作的语言描述了本公开的实现方式，但是应当理解的是实现方式不必限于所描述的具体特征或动作。而是，这些具体特征和动作作为实现示例性装置和技术的代表形式而公开。

Claims

1.一种串行模数转换装置，包括：

多个采样和保持(SH)电路，所述多个采样和保持电路中的每个被配置为接收多个模拟信号；

复用器电路，被配置为接收所述多个采样和保持电路的多个输出而且依次使所述输出可供转换，所述复用器电路用于提供包括来自所述多个采样和保持电路的多个输出的串行形成信号，所述复用器电路接收初始化电压；

模数转换器(ADC)，被配置为将所述输出串行地转换为对应的数字结果，所述模数转换器接收所述初始化电压以抵消由所述复用器电路接收的初始化电压；以及

解复用器，接收所述数字结果并且将数字输出信号提供给耦接至所述解复用器的对应的多个通道。

2.根据权利要求1所述的装置，其中，所述多个采样和保持电路包括无源采样和保持电路。

3.根据权利要求1所述的装置，其中，所述数字结果包括二进制信号或电压值中的至少一个。

4.一种串行模数转换系统，包括：

多个采样和保持(SH)电路，所述多个采样和保持电路中的每个被配置为接收多个模拟信号并且基于所述多个模拟信号中的至少一个输出采样值；

复用器电路，被配置为接收包括所述多个采样和保持电路中的每个的采样值的多个采样值，并且被配置为依次输出所述多个采样值中的每个采样值作为包括多个采样值的串行形成信号的一部分，所述复用器电路接收初始化电压；

模数转换器(ADC)，被配置为将各个采样值串行转换为对应的数字结果，所述模数转换器接收所述初始化电压以抵消由所述复用器电路接收的初始化电压；以及

解复用器，被配置为将各个数字结果引导至多个输出中的至少一个。

5.根据权利要求4所述的系统，还包括多个通道，各个通道包括至少一个采样和保持电路和至少一个关联的输出。

6.根据权利要求4所述的系统，还包括分压器，所述分压器被配置为使所述多个模拟信号中的每个除以预选值从而缩放所述多个模拟信号。

7.根据权利要求4所述的系统，还包括复用器开关，所述复用器开关与所述多个采样和保持电路中的每个相关联，并且被配置为将所述多个采样和保持电路中的每个耦接至所述模数转换器。

8.根据权利要求4所述的系统，还包括至少一个采样开关，所述采样开关耦接至所述多个采样和保持电路中的每个采样和保持电路，并且被配置为确定所述多个采样和保持电路的采样时长。

9.根据权利要求4所述的系统，其中，所述模数转换器包括逐次逼近模数转换器(SA-ADC)。

10.根据权利要求9的系统，其中，所述逐次逼近模数转换器包括开关电容型逐次逼近模数转换器。

11.根据权利要求9的系统，其中，所述逐次逼近模数转换器包括数模转换(DAC)电路、比较器和逐次逼近寄存器。

12.一种串行模数转换装置，包括：

输入接口，被配置为串行组织多个并行模拟输入，所述输入接口包括多个采样和保持(SH)电路，所述多个采样和保持电路中的每个被配置为接收多个模拟信号，所述输入接口进一步提供包括多个采样值的串行信号；

模数转换器(ADC)，被配置为将所述串行信号依次转换为数字结果；以及

解复用器组件，所述解复用器组件被配置为将所述模数转换器的输出引导至一个或多个并行通道，

其中，所述模数转换器(ADC)还被配置为接收初始化电压以抵消增加至所述采样值的初始化电压。

13.根据权利要求12所述的装置，其中所述接口由无源组件组成。