CN103715143A - 密集导线及其接触垫的图案的形成方法及存储器阵列 - Google Patents
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Abstract
本发明提供一种密集导线及其接触垫的图案的形成方法与存储器阵列。密集导线及其接触垫的图案的形成方法包括:在基底上形成平行基线图案,然后修剪各基线图案。接着在经修剪的基线图案的侧壁上形成间隙壁形态的衍生线图案及衍生横向图案,其中衍生横向图案形成于衍生线图案的末端之间并邻近经修剪的基线图案的末端,然后移除经修剪的基线图案。接着至少移除衍生线图案的末端部分,使得衍生线图案彼此分离,且全部或部分的衍生横向图案成为接触垫图案,其中每个接触线图案连接于一个衍生线图案。
Description
技术领域
本发明是关于一种集成电路(IC)的制造方法,且特别是关于密集导线及其接触垫的图案的形成方法及存储器阵列。
背景技术
微影制程的解析度依曝光用波长、光学系统的数值孔径(NA)及掩膜设计而定,其极限约为曝光波长的1/5至1/3。当所需图案阵列的解析度超过微影系统的解析度时,例如在形成下一代动态随机存取存储器(DynamicRandom Access Memory,简称DRAM)的高密度栅极线阵列时,则需要降低间距的方法,其主要建立在形成间隙壁的技术上。
例如,超越微影解析度的密集导线图案可用以下方式形成:先微影定义平行基线图案再修剪,然后在基线图案的侧壁上形成两倍数量的具有较小宽度/间距的线形间隙壁,接着移除基线图案而留下线形间隙壁,作为超越微影解析度的目标线图形。
为以微影方式在小间距导线的末端定义接触垫,先前技术在线末端形成所谓鲨鱼颚(shark jaw)的布局,其中在各对邻近的线末端形成回路(loop)。各回路与邻近的回路位置错开,且具有大的长度及宽度以提供足够的空间而形成各个导线的接触垫。接着通过蚀刻打开各回路以电性分离相对应的两邻近导线,并接着在被打开的回路周围的末端部分形成接触垫。
然而,鲨鱼颚布局会消耗许多横向面积(lateral area),因而对装置的聚集度产生不良的影响。再者,接触垫的定义需要额外的微影制程。
发明内容
本发明提供一种密集导线及其接触垫的图案的形成方法及存储器阵列。
本发明提供一种密集导线及其接触垫的图案的形成方法。此形成方法特别适用于形成超越微影解析度的密集导线及其接触垫。
本发明提供一种具有密集导线及其接触垫的存储器阵列,其可以通过本发明的密集导线及其接触垫的图案的形成方法而形成。
本发明提供一种DRAM存储器芯片,其包括多个存储器阵列,多个存储器阵列各自具有密集导线及其接触垫,并可以用本发明的方法来形成。
本发明的密集导线及其接触垫的图案的形成方法如下。在基底上形成多个平行基线图案后,修剪各基线图案。在经修剪的基线图案的侧壁上形成间隙壁形态的多个衍生线图案,并于衍生线图案的末端之间且邻近基线图案的末端形成多个衍生横向图案。接着移除基线图案,然后至少移除多个衍生线图案的末端部分,使得衍生线图案各自分离,且至少部分的衍生横向图案变为接触垫图案,其中每个接触垫图案各自连接于一个衍生线图案。通过特定基线图案线末端的形状及布局以最小化所需的区域,即可提供各线可靠的电性连接并同时维持各线之间的电性隔离。因此,实施例所述基线图案及伴随的切段图案(chop pattern)可改善存储器芯片的晶粒空间(die space)利用效率。
在本发明的一实施例中,上述方法还包括将衍生线图案及横向图案的余留部分的图案转移至下方的导体层,以形成导线及其接触垫。
在本发明的一实施例中,衍生线图案及横向图案的余留部分的图案直接作为导线及其接触垫。
在本发明的一实施例中,该些基线图案的材料包括光阻材料。
在本发明之一实施例中,基线图案彼此分离,使得衍生线图案排列成互相分离的多对,其中每对衍生线图案包括通过两个衍生横向图案连接的两个衍生线图案。在此实施例中,在至少移除衍生线图案的末端部分的步骤中,可以仅移除各衍生线图案的一末端部分。在一例中,衍生线图案各自具有第一末端及第二末端,各衍生线图案所被移除的末端部分是由位于此衍生图案的第一或第二末端的一切段开口所定义,这些切段开口交替配置在衍生线图案的第一末端及第二末端,且在衍生线图案的第一或第二末端的该些切段开口交错排列。
在本发明的一实施例中,有多个基横向图案与基线图案一起形成,且位于基线图案的末端之间;当修剪该些基线图案时,也修剪这该些基横向图案;当移除该些基线图案时,也移除该些基横向图案。在此实施例中,位于至少两个邻近的基线图案的末端的该些基横向图案可互相结合。在至少移除衍生线图案的该些末端部分的步骤中,可移除各衍生线图案的一末端部分及部分的衍生横向图案。在一例中,各衍生线图案具有第一末端及第二末端,衍生线所被移除的末端部分及衍生横向图案所被移除的部分是通过一罩幕层中的多个切段开口所定义,各切段开口露出一对邻近的衍生线图案的位在第一末端或第二末端的该些末端部分,且该些切段开口交替排列在衍生线图案的第一末端及第二末端。另外,此实施例中基线图案及基横向图案可排列成蛇形结构、一系列的成对的叉合叉状结构,或者两个相对的梳状结构。
在本发明的一实施例中,所形成的基线图案的线/间隙(L/S)宽度为F1/F1,经修剪的基线图案的线/间隙宽度为F2/3F2(F2=0.5F1),且衍生线图案的线/间隙宽度为F2/F2。F1可为微影限制的特征尺寸。
本发明的具有密集导线及其接触垫的存储器阵列是利用上述本发明的密集导线及其接触垫的图案的形成方法来形成的。
本发明的DRAM存储器芯片包括多个存储器阵列,各存储器阵列具有利用上述本发明的密集导线及其接触垫的图案的形成方法所形成的密集导线及其接触垫。
本发明是以衍生线图案形成密集导线图案,并同时以形成于衍生线图案的末端之间且邻近经修剪的基线图案末端的衍生横向图案形成接触垫图案,因此可以简单的方式同时定义超越微影解析度的密集导线及其接触垫,而使面积需求最小化并将晶粒空间利用效率最大化。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合附图作详细说明如下。
附图说明
图1A~1D是本发明第一实施例的形成密集导线及其接触垫的图案的方法的示意图;
图2A~2C是本发明第二实施例的形成密集导线及其接触垫的图案的方法的示意图;
图3A~3C是本发明第三实施例的形成密集导线及其接触垫的图案的方法的示意图;
图4A~4C是本发明第四实施例的形成密集导线及其接触垫的图案的方法的示意图;
图5A~5J是本发明其他实施例中,十个具有基横向图案的基图案布局示意图。
附图标记说明:
100、200、300、400:基底;
102、102a、202a、202c、302a、302c、402a、402c:基线图案;
104、204、304、404:间隙壁;
104a、104a-1、104a-2、204a、304a、404a:衍生线图案;
104b、104b-1、104b-2、204b、204c、204d、204e、304b、304c、304d、304e、304f、404b、404c、404d、404e:衍生横向图案;
104c-1、104c-2:接触垫;
110、210、310、410:切段开口;
202:蛇形结构;
202b、302b、402b:基横向图案;
202d、302d、402d:横向图案;
302:叉合叉状结构;
402:梳状结构;
404f:衍生横向图案404d所余留的部分;
D、L2:距离;
F1、F2:特征尺寸;
H、L1:长度;
W:宽。
具体实施方式
参照附图进一步以下列实施例解释本发明,然而本发明的范畴并不受限于此。
图1A~1D是本发明第一实施例的形成密集导线图案及其接触垫的图案的方法的示意图。
请参照图1A,在基底100上微影定义多个平行基线图案102。基线图案102可具有特征尺寸F1及间距2F1。基底100上可具有将被图案化成密集导线及其接触垫的导体层,或可具有之后将以部分的衍生线图案及衍生横向图案的形态被形成的导线及其接触垫的底部膜层。特征尺寸F1可以为微影限制的特征图案,使后续形成的衍生线图案可具有最大的密度。基线图案102的材料可包括正光阻材料或负光阻材料,或可包括可被修剪而窄化的其他材料,例如适合的硬罩幕材料(如SiOx、Si3N4、碳或多晶硅等)。
请参照图1B,接着修剪各基线图案120以将其变为较窄的基线图案102a,其具有特征尺寸F2。特征尺寸F2为原先各基线图案102的特征尺寸F1的一半。当基线图案102包括光阻材料时,可利用溶剂(例如环己酮或PGMEA)修剪。另一选择是以电浆蚀刻来进行光阻修剪,可使用于本发明所属技术领域普通技术人员已知的方法。
接着,在经修剪的基线图案102a的侧壁上形成环形间隙壁104,各间隙壁104包括两个衍生线图案104a及其间的两个衍生横向图案104b。间隙壁104的形成方法通常是,在基底100上沉积实质共形材料层再异向性蚀刻,其中通过沉积厚度来控制各间隙壁104或衍生线图案104a的宽度。由于基线图案102各自分离,故衍生线图案104a排列成分离的多对,其中各对衍生线图案104a包括通过两个衍生横向图案104b连接的两个衍生线图案104a。
当直接以衍生线图案104a及衍生横向图案104b的部分作为导线及其接触垫时,间隙壁104的材料可包括导体材料(例如TiN)。当使用衍生线图案104a及衍生横向图案104b的部分作为罩幕以定义导线及其接触垫时,间隙壁104可包括SiO2或Si3N4。
当原基线图案102的线/间隙(L/S)宽度为F1/F1时,各经修剪的基底线图案102a具有特征尺寸F2(F2=0.5F1),各衍生线图案104a也具有特征尺寸F2。此时,衍生线图案104a具有固定间距2F2(F1)。在一实施例中,F1为微影限制特征尺寸,F2=0.5F1,原基线图案102的L/S宽度大致为F1/F1,经修剪的基线图案102a的L/S宽度大致为F2/3F2,衍生线图案104a的L/S宽度大致为F2/F2。因此,可形成具有固定间距2F2的最高密度的衍生线图案104a,如图1B所示。
请参照图1C,接着移除经修剪的基线图案102(可利用氧电浆灰化法或溶剂剥离法),留下衍生线图案104a及衍生横向图案104b。例如,当基线图案102的材料为正光阻材料或负光阻材料且间隙壁104的材料为低温氧化物(LTO)时,可以使用氧电浆移除经修剪的基线图案102。
请参照图1D,移除各衍生线图案104a的一部分以断开其与邻近的衍生线图案104a之间的连接,并使各衍生横向图案104b变为接触垫图案的一部分。各衍生线图案104a所被移除的部分可通过罩幕层中的切段开口110来定义,此罩幕层可为光阻层。切段开口110交替排列在衍生线图案104a的第一末端及第二末端,其中位于衍生线图案104a的第一末端或第二末端的切段开口110具有对不准容忍度较高的交错排列方式。对其他实施例的基图案布局,可修正切段图案以提供接触垫图案化最大的覆盖程度。
由于光阻在栅状表面上的特性,若F1(2F2)为微影限制的特征尺寸时,各切段开口110的宽W可为3F2。各切段开口110的长h及两相邻切段开口110间的线、方向距离D依微影需要而调整,并以晶粒尺寸的限制因素来平衡。
此外,在各衍生线图案104a的末端附近,部分的衍生线图案104a及衍生横向图案104b(及与其连接部分的邻近衍生线图案104a)构成接触垫104c。当切段开口110如图示般交错排列时,在各对原先连接的衍生线图案104a中,一衍生线图案104a-1的末端部分、一衍生横向图案104b-1及另一衍生图案104a-2的末端部分构成较大的接触垫104c-1,其特征尺寸约为4F2;另一衍生线图案104a-2的另一末端部分及另一衍生横向图案104b-2构成较小的接触垫104c-2,其特征尺寸约为2F2。
继之,若衍生线图案104a及衍生横向图案104b余留的部分非直接为导线及其接触垫时,则以此余留部分作为罩幕,将预先形成于基底100上的下方导体层定义成密集导线及其接触垫。由上述方法形成的密集导线可为存储器阵列的导线(例如存储器阵列的字符线)。上述存储器阵列可为DRAM存储器芯片中的多个存储器阵列之一。
虽然以上实施例以彼此分离的方式形成基线图案,但本发明也可在各基线图案的一或两端加上基横向图案,如以下本发明第二、三、四实施例及随后的实施例所述,且如图2A、3A、4A及5A~5J所示。不同的基图案布局用于形成不同的接触垫排列方式或用于增加接触垫间的距离。邻近基线图案的基横向图案可互相连结。由于以下实施例中的材料及各膜层制程都与第一实施例相似,故不再赘述。
图2A~2C是本发明第二实施例的形成密集导线及其接触垫的图案的方法的示意图。
请参照图2A,在基底200上形成具有特征尺寸F1及固定间距2F1的多个平行的基线图案202a,以及基线图案202a的末端之间的多个基横向图案202b。基线图案202a及基横向图案202b排列成蛇形结构202。
请参照图2B,将基线图案202a及基横向图案202b修剪为具较小特征尺寸F2的较窄的基线图案202c及较窄的基横向图案202d后,在其侧壁上形成间隙壁204。间隙壁204包括:多个衍生线图案204a,具有特征尺寸F2;多个内衍生横向图案204b,各自横跨两相邻衍生线图案204a之间;以及多个外衍生横向图案204c,各自横跨于其间隔着另两个衍生线图案204a的两个衍生线图案204a之间。
请参照图2C,移除经修剪的基线图案202c及经修剪的基横向图案202d后,移除多个衍生线图案204a的末端部分、内衍生横向图案204b的部分以及外横向图案204c的部分,以使各衍生线图案204a彼此分离并形成接触垫图案。余留的内衍生横向图案204d及余留的外衍生横向图案204e中的每一个都与对应衍生线图案204a的末端部分合构成一个接触垫图案。
所移除的204a的部分、204b的部分及204c的部分是通过多个切段开口210来定义。每个切段开口210露出一对相邻衍生线图案204a的位于第一或第二末端的末端部分,且该些切段开口210交替排列在衍生线图案204a的第一末端及第二末端。各切段开口210的宽W适当地约为4F2,且两相邻接触垫图案之间的距离L2依原先的基横向图案202b的长L1(图2A所示)的设定值而定。
图3A~3C是本发明第三实施例的形成密集导线及其接触垫的图案的方法的示意图。
请参照图3A,在基底300上形成具有特征尺寸F1及固定间距2F1的多个平行基线图案302a,以及基线图案302a的末端之间的多个基横向图案302b。基线图案302a及基横向图案302b排列成一系列的成对的叉合叉状结构。
请参照图3B,将基线图案302a及基横向图案302b修剪为具有较小特征尺寸F2的较窄的基线图案302c及较窄的横向图案302d后,在其侧壁上形成间隙壁304。间隙壁304包括:多个衍生线图案304a,其具有特征尺寸F2;多个第一衍生横向图案304b,其各自连接于两相邻衍生线图案304a之间;多个第二衍生横向图案304c,其各自连接于间隔着另两个衍生线图案304a的两衍生线图案304a之间;以及多个第三衍生横向图案304d,其各自连接于间隔着另四个衍生线图案304a的两衍生线图案304a之间。
请参照图3C,移除经修剪的基线图案302c及经修剪的基横向图案302d后,移除各衍生线图案304a的一末端部分、第一衍生横向图案304b、各第二横向图案304c的一部分以及各第三衍生横向图案304d的一部分,以使衍生线图案304a彼此分离并形成接触垫图案。余留的第二衍生横向图案304e及第三衍生横向图案304f中的每一个与对应的衍生线图案304a的末端部分合构成接触垫图案。
所移除的304a的末端部分、304b、304c的部分及304d的部分是以多个切段开口310来定义。各切段开口310露出一对相邻衍生线图案304a的位于第一末端或第二末端的末端部分,且该些切段开口310交替排列在衍生线图案304a的第一末端及第二末端。各切段开口310的宽W适当地约为4F2,且两相邻接触垫图案间的距离L2依原先的基横向图案302b的长L1(图3A所示)的设定值而定。
图4A~4C是本发明第四实施例的形成密集导线及其接触垫的图案的方法的示意图。
请参照图4A,在基底400上形成具特征尺寸F1及固定间距2F1的多个平行基线图案402a,以及基线图案402a的末端之间的多个基横向图案402b。此实施例中基线图案402a及基横向图案402b排列成两个相对的梳状结构402。
请参照图4B,将基线图案402a及基横向图案402b修剪为具有较小特征尺寸F2的较窄的基线图案402c及较窄的横向图案402d后,在其侧壁上形成间隙壁404。间隙壁404包括:多个衍生线图案404a,其具有特征尺寸F2;多个第一衍生横向图案404b,其各自连接于两相邻衍生线图案404a之间;多个第二衍生横向图案404c,其各自连接于间隔着另两个衍生线图案404a的两衍生线图案404a之间;以及两个第三衍生横向图案404d,其各自沿着一个梳状结构402的整个骨干延伸。
请参照图4C,移除经修剪的基线图案402c及经修剪的基横向图案402d后,移除衍生线图案404a的多个末端部分、第一衍生横向图案404b、第二横向图案404c的一部分以及第三衍生横向图案404d的一部分,以使衍生线图案404a彼此分离并形成接触垫图案。余留的各第二衍生横向图案404e与对应的衍生线图案404a的末端部分合构成接触垫图案。第三衍生横向图案404d余留的部分404f可用于其他用途,或可留下作为非功能性图案。另外,若切段罩幕经设计而露出相应的区域,则可使第三衍生横向图案404d不具有此余留部分404f。
所移除的404a的部分、404b、404c的部分及404d的部分是以多个切段开口410定义。各切段开口410露出一对相邻衍生线图案404a的位于第一或第二末端的末端部分,且该些切段开口410交替排列在衍生线图案404a的第一末端及第二末端。各切段开口410的宽W适当约为4F2,且包括一个余留的第二衍生横向图案404e的接触垫图案和与其邻近的余留的第三衍生横向图案404f之间的距离L2依原先基横向图案402b的长L1(图4A)的设定值而定。
图5A~图5J是本发明其他实施例中,十个具有基横向图案的基图案布局的示意图。
请参照图5A,此基图案布局具有多个基线图案于两串连接起来的基横向图案之间。
请参照图5B,此基图案布局包括交替排列的L形图案及180°旋转的L形图案,其中各(180°旋转的)L形图案包括一基线图案及位于其一末端的基横向图案。
请参照图5C,此基图案布局包括多组图案,其中各组包括一对L形图案及180°旋转的L形图案,以及该对图案的镜像,其中各(180°旋转的)L形图案包括一基线图案及位于其一末端的基横向图案。
请参照图5D,此基图案布局包括一迭层(1-tiered)T形图案(交替排列的T形图案及反T形图案),各T形或反T形图案包括一基线图案及在其一末端的基横向图案。
请参照图5E,此基图案布局包括一系列的叉合叉状图案,其中任两相邻叉状图案彼此叉合。
请参照图5F,此基图案布局包括双蛇形图案。
请参照图5G,此基图案布局包括两迭层(2-tiered)T形图案,其中T形图案及反T形图案交替排列。在该些T形图案或反T形图案中,较长者及较短者交替排列。
请参照图5H,此基图案布局包括两迭层蛇形图案。
请参照图5I,此基图案布局包括两迭层L形图案,各L形图案包括一基线图案及位于其一末端的基横向图案。
请参照图5J,此基图案布局包括两迭层叉合π形图案,其中π形图案及反π形图案以叉合的方式交替排列。在该些π形或反π形图案中,较长者及较短者交替排列。
综上所述,本发明使用形成于衍生线图案末端之间且邻接经修剪的基线图案的末端的衍生横向图案来形成接触垫图案,故可以用简单的方法同时形成超越微影解析度的密集导线图案及该些密集导线的接触垫的图案。
最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (18)
1.一种密集导线及其接触垫的图案的形成方法,其特征在于,包括:
在一基底上形成多个平行基线图案;
修剪各该基线图案;
在经修剪的该些基线图案的侧壁上形成间隙壁形态的多个衍生线图案与多个衍生横向图案,该些衍生横向图案位于该些衍生线图案的末端之间,且邻近该些基线图案的末端;
移除经修剪的该些基线图案;以及
至少移除该些衍生线图案的多个末端部分,从而使该些衍生线图案彼此分离,且全部或部分的该些横向图案成为接触垫图案,其中每个接触垫图案与一个衍生线图案连接。
2.根据权利要求1所述的密集导线及其接触垫的图案的形成方法,其特征在于,还包括将余留部分的该些衍生线图案及余留部分的该些横向图案转移至一下方导体层。
3.根据权利要求1所述的密集导线及其接触垫的图案的形成方法,其特征在于,余留部分的该些衍生线图案及余留部分的该些横向图案直接作为导线及其接触垫。
4.根据权利要求1所述的密集导线及其接触垫的图案的形成方法,其特征在于,该些基线图案的材料包括光阻材料。
5.根据权利要求1所述的密集导线及其接触垫的图案的形成方法,其特征在于,该些基线图案彼此分离,使得该些衍生线图案排列成互相分离的多对,各对衍生线图案包括通过两个衍生横向图案连接的两个衍生线图案。
6.根据权利要求5所述的密集导线及其接触垫的图案的形成方法,其特征在于,在至少移除该些衍生线图案的该些末端部分的步骤中,仅移除各衍生线图案的一末端部分。
7.根据权利要求6所述的密集导线及其接触垫的图案的形成方法,其特征在于,
该些衍生线图案各自具有一第一末端及一第二末端;
各该衍生线图案所被移除的该末端部分是由一切段开口所定义,该切段开口位于该衍生图案的该第一末端或该第二末端;
该些切段开口交替排列在该些衍生线图案的该些第一末端及该些第二末端;以及
在该些衍生线图案的该些第一或第二末端的该些切段开口具有交错的排列方式。
8.根据权利要求1所述的密集导线及其接触垫的图案的形成方法,其特征在于,多个基横向图案与该些基线图案一起形成,位于该些基线图案的末端;当修剪该些基线图案时,也修剪该些基横向图案;而当移除该些基线图案时,也移除该些基横向图案。
9.根据权利要求8所述的密集导线及其接触垫的图案的形成方法,其特征在于,位于至少两个邻近的基线图案的末端的该些基横向图案互相结合。
10.根据权利要求8所述的密集导线及其接触垫的图案的形成方法,其特征在于,在至少移除该些衍生线图案的该些末端部分的步骤中,移除各该衍生线图案的一末端部分及部分的该些衍生横向图案。
11.根据权利要求10所述的密集导线及其接触垫的图案的形成方法,其特征在于,
该些衍生线图案各自具有一第一末端及一第二末端;
该些衍生线所被移除的该些末端部分及该些衍生横向图案所被移除的该些部分是通过一罩幕层中的多个切段开口所定义;
各该切段开口露出一对邻近的该些衍生线图案的位在该第一末端或该第二末端的该些末端部分;以及
该些切段开口交替排列在该些衍生线图案的该些第一末端及该些第二末端。
12.根据权利要求8所述的密集导线及其接触垫的图案的形成方法,其特征在于,该些基线图案及该些基横向图案排列成蛇形结构。
13.根据权利要求8所述的密集导线及其接触垫的图案的形成方法,其特征在于,该些基线图案及该些横向图案排列成一系列的成对的叉合叉状结构。
14.根据权利要求8所述的密集导线及其接触垫的图案的形成方法,其特征在于,该些基线图案及该些横向图案排列成两个相对的梳状结构。
15.根据权利要求1所述的密集导线及其接触垫的图案的形成方法,其特征在于,所形成的该些基线图案的线/间隙(L/S)宽度为F1/F1,经修剪的该些基线图案的线/间隙宽度为F2/3F2(F2=0.5F1),且该些衍生线图案的线/间隙宽度为F2/F2。
16.根据权利要求15所述的密集导线及其接触垫的图案的形成方法,其特征在于,F1为微影限制的特征尺寸。
17.一种具有密集导线及其接触垫的存储器阵列,其特征在于,是以权利要求1所述的密集导线及其接触垫的图案的形成方法形成。
18.一种DRAM存储器芯片,其特征在于,包括多个存储器阵列,该些存储器阵列各自具有密集导线及其接触垫,并且是以权利要求1所述的密集导线及其接触垫的图案的形成方法形成。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/472,498 US9006911B2 (en) | 2012-05-16 | 2012-05-16 | Method for forming patterns of dense conductor lines and their contact pads, and memory array having dense conductor lines and contact pads |
US13/472,498 | 2012-05-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103715143A true CN103715143A (zh) | 2014-04-09 |
CN103715143B CN103715143B (zh) | 2016-12-28 |
Family
ID=49580692
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310097123.7A Active CN103715143B (zh) | 2012-05-16 | 2013-03-25 | 密集导线及其接触垫的图案的形成方法及存储器阵列 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9006911B2 (zh) |
CN (1) | CN103715143B (zh) |
TW (1) | TWI483322B (zh) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8987142B2 (en) * | 2013-01-09 | 2015-03-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-patterning method and device formed by the method |
US9245844B2 (en) * | 2013-03-17 | 2016-01-26 | Nanya Technology Corporation | Pitch-halving integrated circuit process and integrated circuit structure made thereby |
TWI559487B (zh) * | 2014-10-02 | 2016-11-21 | 旺宏電子股份有限公司 | 線路佈局及其間隙壁自對準四重圖案化的方法 |
KR102377568B1 (ko) | 2015-11-27 | 2022-03-22 | 에스케이하이닉스 주식회사 | 패드부 및 라인부를 가진 미세 패턴을 형성하는 방법 |
KR102471620B1 (ko) * | 2016-02-22 | 2022-11-29 | 에스케이하이닉스 주식회사 | 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법 |
TWI766060B (zh) * | 2018-07-03 | 2022-06-01 | 聯華電子股份有限公司 | 圖案化方法 |
US10727143B2 (en) * | 2018-07-24 | 2020-07-28 | Lam Research Corporation | Method for controlling core critical dimension variation using flash trim sequence |
US11189563B2 (en) * | 2019-08-01 | 2021-11-30 | Nanya Technology Corporation | Semiconductor structure and manufacturing method thereof |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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CN101416278A (zh) * | 2006-04-07 | 2009-04-22 | 美光科技公司 | 简化的间距加倍工艺流程 |
US20100173492A1 (en) * | 2009-01-07 | 2010-07-08 | Bong-Cheol Kim | Method of forming semiconductor device patterns |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7611980B2 (en) | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
KR101565798B1 (ko) | 2009-03-31 | 2015-11-05 | 삼성전자주식회사 | 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자 |
-
2012
- 2012-05-16 US US13/472,498 patent/US9006911B2/en active Active
-
2013
- 2013-01-23 TW TW102102521A patent/TWI483322B/zh active
- 2013-03-25 CN CN201310097123.7A patent/CN103715143B/zh active Active
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Also Published As
Publication number | Publication date |
---|---|
TW201349369A (zh) | 2013-12-01 |
CN103715143B (zh) | 2016-12-28 |
TWI483322B (zh) | 2015-05-01 |
US20130307166A1 (en) | 2013-11-21 |
US9006911B2 (en) | 2015-04-14 |
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Legal Events
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---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |