CN103681778A - 一种沟槽电荷补偿肖特基半导体装置及其制备方法 - Google Patents
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Abstract
本发明公开了一种沟槽电荷补偿肖特基半导体装置，本发明的半导体装置接一定的反向偏压时，漂移层中第一导电类型的半导体材料与沟槽内多晶第二电类型的半导体材料形成电荷补偿结构，提高器件的反向击穿电压，降低器件的导通电阻。本发明还提供了一种沟槽电荷补偿肖特基半导体装置的制备方法。
Description
技术领域
本发明涉及到一种沟槽电荷补偿肖特基半导体装置，本发明还涉及一种沟槽电荷补偿肖特基半导体装置的制备方法。本发明的半导体装置是制造半导体功率器件的基本结构。
背景技术
功率半导体器件被大量使用在电源管理和电源应用上，特别涉及到肖特基结的半导体器件已成为器件发展的重要趋势，肖特基器件具有正向开启电压低开启关断速度快等优点，同时肖特基器件也具有反向漏电流大，不能被应用于高压环境等缺点。
肖特基二极管最常用为平面布局，传统的平面肖特基二极管漂移区表面，在反向偏压时具有突变的电场分布曲线，因此器件具有较低的反向击穿电压和较大的反向漏电流，同时传统的平面肖特基二极管具有较高的导通电阻。
发明内容
本发明主要针对上述问题提出，提供一种沟槽电荷补偿肖特基半导体装置及其制备方法。
一种沟槽电荷补偿肖特基半导体装置，其特征在于：包括：衬底层，为半导体材料构成；漂移层，为第一导电类型半导体材料构成，位于衬底层之上；多个沟槽，位于漂移层中，沟槽内壁设置有绝缘材料层，沟槽内设置有多晶第二导电类型半导体材料和多晶第一导电类型半导体材料，多晶第一导电类型半导体材料位于多晶第二导电类型半导体材料表面；肖特基势垒结，位于沟槽之间漂移层表面。
一种沟槽电荷补偿肖特基半导体装置的制备方法，其特征在于：包括如下步骤：在衬底层表面形成第一导电类型半导体材料层，然后表面形成绝缘材料层；进行光刻腐蚀工艺去除表面部分绝缘材料，然后刻蚀去除部分裸露半导体材料形成沟槽；进行热氧化工艺，在沟槽内形成绝缘材料层；淀积多晶第二导电类型半导体材料，反刻蚀多晶第二导电类型半导体材料，注入第一导电类型杂质退火；淀积势垒金属，进行烧结形成肖特基势垒结。
第二种沟槽电荷补偿肖特基半导体装置的制备方法，其特征在于：包括如下步骤：在衬底层表面形成第一导电类型半导体材料层，然后表面形成绝缘材料层；进行光刻腐蚀工艺去除表面部分绝缘材料，然后刻蚀去除部分裸露半导体材料形成沟槽；进行热氧化工艺，在沟槽内形成绝缘材料层；淀积多晶第二导电类型半导体材料，再次淀积多晶第一导电类型半导体材料，反刻蚀多晶半导体材料；淀积势垒金属，进行烧结形成肖特基势垒结。
本发明的半导体装置接一定的反向偏压时，漂移层中第一导电类型的半导体材料与沟槽内多晶半导体材料形成电荷补偿结构，提高器件的反向击穿电压，降低器件的导通电阻。
附图说明
图1为本发明一种沟槽电荷补偿肖特基半导体装置剖面示意图；
图2为本发明第二种沟槽电荷补偿肖特基半导体装置剖面示意图。
其中，1、衬底层；2、二氧化硅；3、漂移层；4、多晶第一导电类型半导体材料；5、多晶第二导电类型半导体材料；6、肖特基势垒结；10、上表面电极金属；11、下表面电极金属。
具体实施方式
实施例1
图1为本发明的一种沟槽电荷补偿肖特基半导体装置的剖面图，下面结合图1详细说明本发明的半导体装置。
一种沟槽电荷补偿肖特基半导体装置，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/cm3；漂移层3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E15/cm3；二氧化硅2，位于沟槽内壁表面，沟槽宽度为2um，沟槽深度为10um，沟槽间距为2um；多晶第一导电类型半导体材料4，位于沟槽内上部，厚度为2um，为N传导类型的多晶半导体硅材料，磷原子的掺杂浓度为1E18/cm3；多晶第二导电类型半导体材料5，位于沟槽内下部，厚度为8um，为P传导类型的多晶半导体硅材料，硼原子的掺杂平均浓度为1E16/cm3；肖特基势垒结6，位于漂移层3表面；上表面电极金属10，位于器件表面，为器件引出阳极；下表面电极金属11，位于器件背面，为器件引出阴极。
其制作工艺包括如下步骤：
第一步，在衬底层1表面外延生长形成N传导类型的半导体硅材料，形成漂移层3，然后表面热氧化，形成二氧化硅；
第二步，进行光刻腐蚀工艺，半导体材料表面去除部分二氧化硅，然后刻蚀去除部分裸露半导体硅材料形成沟槽；
第三步，进行热氧化工艺，在沟槽内壁形成二氧化硅2；
第四步，淀积多晶第二导电类型半导体材料5，反刻蚀多晶第二导电类型半导体材料5，注入磷杂质退火；
第五步，淀积势垒金属镍，烧结形成肖特基势垒结6，腐蚀去除金属镍；
第六步，淀积上表面电极金属10，光刻腐蚀去除部分上表面电极金属10，为器件引出阳极，进行背面金属化工艺形成下表面电极金属11，为器件引出阴极，如图1所示。
实施例2
图2为本发明的第二种沟槽电荷补偿肖特基半导体装置的剖面图，下面结合图2详细说明本发明的半导体装置。
一种沟槽电荷补偿肖特基半导体装置，包括：衬底层1，为N导电类型半导体硅材料，磷原子的掺杂浓度为1E19/cm3；漂移层3，位于衬底层1之上，为N传导类型的半导体硅材料，磷原子的掺杂浓度为1E15/cm3；二氧化硅2，位于沟槽内壁表面，沟槽宽度为2um，沟槽深度为10um，沟槽间距为2um；多晶第二导电类型半导体材料5，位于沟槽内壁，为P传导类型的多晶半导体硅材料，硼原子的掺杂平均浓度为2E16/cm3；多晶第一导电类型半导体材料4，位于沟槽内，为N传导类型的多晶半导体硅材料，磷原子的掺杂浓度为1E16/cm3；肖特基势垒结6，位于漂移层3表面；上表面电极金属10，位于器件表面，为器件引出阳极；下表面电极金属11，位于器件背面，为器件引出阴极。
其制作工艺包括如下步骤：
第一步，在衬底层1表面外延生长形成N传导类型的半导体硅材料，形成漂移层3，然后表面热氧化，形成二氧化硅；
第二步，进行光刻腐蚀工艺，半导体材料表面去除部分二氧化硅，然后刻蚀去除部分裸露半导体硅材料形成沟槽；
第三步，进行热氧化工艺，在沟槽内壁形成二氧化硅2；
第四步，淀积多晶第二导电类型半导体材料5，再次多晶第一导电类型半导体材料4，反刻蚀多晶半导体材料；
第五步，淀积势垒金属镍，烧结形成肖特基势垒结6，腐蚀去除金属镍；
第六步，淀积上表面电极金属10，光刻腐蚀去除部分上表面电极金属10，为器件引出阳极，进行背面金属化工艺形成下表面电极金属11，为器件引出阴极，如图2所示。
通过上述实例阐述了本发明，同时也可以采用其它实例实现本发明，本发明不局限于上述具体实例，因此本发明由所附权利要求范围限定。
Claims (10)
1.一种沟槽电荷补偿肖特基半导体装置，其特征在于：包括：
衬底层，为半导体材料构成；
漂移层，为第一导电类型半导体材料构成，位于衬底层之上；多个
沟槽，位于漂移层中，沟槽内壁设置有绝缘材料层，沟槽内设置有多晶第二导电类型半导体材料和多晶第一导电类型半导体材料，多晶第一导电类型半导体材料位于多晶第二导电类型半导体材料表面；
肖特基势垒结，位于沟槽之间漂移层表面。
2.如权利要求1所述的半导体装置，其特征在于：所述的衬底层为高浓度杂质掺杂的第一导电类型半导体材料，杂质掺杂浓度大于等于1E17cm-3。
3.如权利要求1所述的半导体装置，其特征在于：所述的沟槽内多晶第二导电类型半导体材料位于沟槽内下部，沟槽内多晶第一导电类型半导体材料位于沟槽内上部。
4.如权利要求3述的半导体装置，其特征在于：所述的沟槽内多晶第二导电类型半导体材料厚度大于等于沟槽内多晶第一导电类型半导体材料的厚度。
5.如权利要求1所述的半导体装置，其特征在于：所述的沟槽内多晶第二导电类型半导体材料可以位于沟槽绝缘材料层内壁，并且形成沟槽，此沟槽内设置填充多晶第一导电类型半导体材料。
6.如权利要求1所述的半导体装置，其特征在于：所述的表面电极金属将沟槽内多晶半导体材料与肖特基势垒结并联。
7.如权利要求1所述的半导体装置，其特征在于：所述的漂移层第一导电类型半导体材料与沟槽内多晶半导体材料可以形成电荷补偿。
8.如权利要求1所述的半导体装置，其特征在于：所述的沟槽内多晶第一导电类型半导体材料和多晶第二导电类型半导体材料可以形成电荷补偿。
9.如权利要求1所述的一种沟槽电荷补偿肖特基半导体装置的制备方法，其特征在于：包括如下步骤：
1）在衬底层表面形成第一导电类型半导体材料层，然后表面形成绝缘材料层；
2）进行光刻腐蚀工艺去除表面部分绝缘材料，然后刻蚀去除部分裸露半导体材料形成沟槽；
3）进行热氧化工艺，在沟槽内形成绝缘材料层；
4）淀积多晶第二导电类型半导体材料，反刻蚀多晶第二导电类型半导体材料，注入第一导电类型杂质退火；
5）淀积势垒金属，进行烧结形成肖特基势垒结。
10.如权利要求1所述的一种沟槽电荷补偿肖特基半导体装置的制备方法，其特征在于：包括如下步骤：
1）在衬底层表面形成第一导电类型半导体材料层，然后表面形成绝缘材料层；
2）进行光刻腐蚀工艺去除表面部分绝缘材料，然后刻蚀去除部分裸露半导体材料形成沟槽；
3）进行热氧化工艺，在沟槽内形成绝缘材料层；
4）淀积多晶第二导电类型半导体材料，再次淀积多晶第一导电类型半导体材料，反刻蚀多晶半导体材料；
5）淀积势垒金属，进行烧结形成肖特基势垒结。
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| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210426 Address after: Room 301, 3rd floor, building 16, Guangxi Huike Technology Co., Ltd., No. 336, East extension of Beihai Avenue, Beihai Industrial Park, 536000, Guangxi Zhuang Autonomous Region Patentee after: Beihai Huike Semiconductor Technology Co.,Ltd. Address before: Hangzhou City, Zhejiang province Xiasha 310018 three Avenue Yuyuan apartment No. 1 room 603 Patentee before: Zhu Jiang |
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| TR01 | Transfer of patent right |