CN103681636A - 芯片到封装接口 - Google Patents

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Abstract

本发明涉及芯片到封装接口。根据本发明的一个实施例，一种半导体封装包括置放在封装剂内的半导体芯片和置放在半导体芯片中的第一线圈。介电层被置放在封装剂和半导体芯片上方。第二线圈被置放在介电层上方。第一线圈被磁耦合到第二线圈。

Description

芯片到封装接口
技术领域
本发明一般地涉及一种半导体封装，并且更加具体地涉及一种芯片到封装接口。
背景技术
近来，对于处于30GHz到300GHz的毫米波频谱的兴趣已经急剧地增加。低成本高性能Si基技术的出现已经为系统设计者和服务提供商打开了新的视角，因为这使得能够以在千兆赫范围或者更低中操作的无线电的相同成本结构发展毫米波无线电。与可用的超宽带宽相组合地，这使得对于支持范围从所有种类的超高速数据传输、视频分配、便携式雷达、传感、检测和成像的、新的类别的系统和应用而言，毫米波频谱是前所未有地更加吸引人的。
然而，利用毫米波无线电频谱要求为毫米波半导体器件设计并且制造低成本、高性能RF前端的能力。
发明内容
根据本发明的一个实施例，一种半导体封装包括置放在封装剂内的半导体芯片。第一线圈置放在半导体芯片中。介电层置放在封装剂和半导体芯片上方。第二线圈置放在介电层上方。第一线圈被磁耦合到第二线圈。
根据本发明的可替代实施例，一种半导体器件包括置放在半导体芯片内的变压器的第一线圈，和置放在半导体芯片外侧的绝缘材料内的变压器的第二线圈。第一和第二线圈形成变压器。
根据本发明的可替代实施例，一种形成半导体封装的方法包括形成具有置放在最上金属层级中的第一线圈的半导体芯片。形成包括半导体芯片的重构晶圆。在重构晶圆之上形成介电层。在介电层之上形成第二线圈。第二线圈被配置为与第一线圈磁耦合。
附图说明
为了更加完全地理解本发明及其优点，现在参考与附图相结合进行的以下说明，其中：
图1示意根据一个实施例的毫米波半导体封装的示意图；
包括图2A–2D的图2示意根据本发明的实施例的、用于毫米波集成电路的半导体封装，其中图2A示意截面顶视图而图2B–2D示意不同的截面视图；
图3示意根据本发明的一个实施例安装在印刷电路板上的mm波半导体封装；
包括图4A–4C的图4示意根据本发明的可替代实施例的半导体封装；
包括图5A–5E的图5示意其中在多个金属层级之上形成变压器线圈的半导体封装的可替代实施例；
包括图6A–6C的图6示意在根据本发明的一个实施例的半导体封装的制造期间在形成器件区域和金属化层之后的半导体基板，其中图6A和6B示意截面视图并且图6C示意顶视图；
图7示意放大截面视图，示意根据本发明的一个实施例在形成重构晶圆期间该多个芯片中的两个芯片；
图8示意根据本发明的一个实施例在形成重构晶圆之后在制造期间的半导体封装；
图9示意根据本发明的一个实施例在从载体分离重构晶圆之后在制造期间的半导体封装；
图10示意根据本发明的一个实施例在半导体芯片上形成用于再分配线接触下面的触垫的开口之后在制造期间的半导体封装的放大截面视图；
图11示意根据本发明的一个实施例在为再分配层制造种子层之后的半导体封装的放大视图；
图12示意根据本发明的一个实施例在制造再分配层之后的半导体封装的放大视图；
图13示意根据本发明的一个实施例在围绕再分配线形成保护性介电层之后的半导体封装的放大视图；
图14示意根据本发明的一个实施例在为介电层中的触点形成开口之后的半导体封装的放大视图；
图15示意根据本发明的一个实施例在形成焊球触点之后的半导体封装的放大视图；
包括图16A和16B的图16示意根据本发明可替代实施例的半导体封装的电路示意图；并且
图17示意根据本发明可替代实施例的、示意接收器和发射器这两者的半导体封装的电路示意图。
在不同的图中相应的数字和符号一般地参考相应的部件，除非另有指示。图被绘制用于清楚地示意实施例的有关方面而并不是必要地按照比例绘制。
具体实施方式
在下面详细地讨论了各种实施例的实现和使用。然而，应该理解，本发明提供能够在很多种具体环境中体现的很多可应用的创造性概念。所讨论的具体实施例仅仅示意用于实现和使用本发明的具体方式，而非限制本发明的范围。
基于在毫米波频率下的无线传输的很多应用可能需要针对机械和环境应力保护在封装内的构件而不显著地增加封装成本的封装结构。此外，由从印刷电路板到半导体封装的芯片接收器/发射器接口的跃迁引入的信号损失可能限制毫米波半导体芯片的性能。因为由于信号返回路径引起的损失，当从毫米波集成电路芯片到印刷电路板的信号跃迁是单端的时，这个问题被加重。作为对照，在围绕共模电势具有相等并且相反的漂移的两个节点之间测量的差分信号对于共模噪声更加免疫。然而，对于在印刷电路板上路由（route）而言，单端信号接口不那么复杂。在各种实施例中，使用包括变压器以在使得能够在芯片处使用差分信号接口时为板提供单端封装输入/输出的毫米波嵌入晶圆级半导体封装，解决了这些和其它问题。
将使用图1描述半导体封装的示意性布局。将使用图16和17描述可替代的布局。将使用图2–5描述半导体封装的结构实施例。将使用图6–15描述制造半导体封装的实施例。
图1示意根据一个实施例的毫米波半导体封装。
参考图1，半导体封装50包括半导体芯片100，半导体芯片100包括用于发射器或者接收器的前端电路10。前端电路10通过变压器45而被耦合到天线60。变压器45包括是半导体芯片100的一个部分的第一线圈30和在半导体芯片100外侧但是是半导体封装50的一个部分的第二线圈40。天线60可以是半导体封装50的一个部分或者可以是通过印刷电路板而被耦合到半导体封装50的分离单元。
如所示意地，半导体封装50具有被耦合到天线60的单端输入/输出。不像双端信号路径那样，单端信号接口可以容易地在印刷电路板上路由。与导致与芯片到封装连接的损失相加的相当大的损失（例如，大于1dB）的、诸如使用芯片上平衡-不平衡转换器（on-chip balun）以使得能够实现单端芯片输入/输出的可替代方案相反，本发明的实施例通过封装而具有低得多的总体信号损失。有利地，在本发明的各种实施例中，芯片接口不是单端的以最小化信号损失，而相反，封装接口是单端的，这有助于在印刷电路板层级下最小化复杂度。在其它实施例中天线60还可以是印刷电路板的一个部分。
在各种实施例中，使用带有芯片上差分线圈（第一线圈30）和封装上单端线圈（第二线圈40）的、用作平衡-不平衡转换器的叠层式变压器45实现从半导体芯片100到半导体封装50的信号转移。有利地，第一线圈30（芯片上差分线圈）提供朝向芯片级的全差分连接，而第二线圈40（上封装上线圈）提供到印刷电路板的直接单端连接。因此，本发明的实施例给芯片上差分电路提供高度共模免疫性和在印刷电路板上的简单路由。如将更加详细地描述，本发明的实施例可以被应用于接收器和发射器封装内芯片（chip-in-package）毫米波设计中的任一种或者这两者。
如所示意地，前端电路10可以包括差分信号电路20，在一个实施例中差分信号电路20可以包括MOSFET差分对。MOSFET差分对包括被耦合到共源节点的第一晶体管M1和相应的第二晶体管M2。MOSFET差分对具有：第一输入电压节点V1 in和第二输入电压节点V2 in，由此形成差分输入；以及第一输出电压节点V1 out和第二输出电压节点V2 out，由此形成差分输出。结果，最大和最小电压电平被良好地限定并且独立于输入共模。在各种实施例中，用于第一晶体管M1和第二晶体管M2的器件参数是相同的。晶体管使用公共电流源进行偏置，并且通过电阻器偏置到供应电压VDD。
包括图2A–2D的图2示意根据本发明的实施例的、用于毫米波集成电路的半导体封装。图2A示意截面顶视图而图2B–2D示意不同的截面视图。图2是在图1中示意的半导体电路的一种实现。
参考图2A，半导体封装50包括置放在内部的芯片100。芯片100包括置放在主表面上的多个触垫110。在一个或者多个实施例中半导体封装50是嵌入晶圆级半导体封装。此外，半导体封装50是具有多个外部触垫210的扇出封装。
嵌入晶圆级封装是其中在人造晶圆上实现封装的标准晶圆级封装的增强型式。在扇出式封装中，某些外部触垫210和/或将半导体芯片100连接到外部触垫210的导体线横向地位于半导体芯片100的轮廓外侧或者至少与半导体芯片100的轮廓交叉。因此，在扇出式封装中，半导体芯片100的封装的周向外部部分典型地（另外地）被用于将半导体封装50电结合到外部应用，诸如应用板等。包围半导体芯片100的半导体封装50的这个外部部分相对于半导体芯片100的占地面积有效地放大半导体封装50的接触区域，因此关于在以后的处理例如第二层级组装，使得鉴于封装垫尺寸和间距的约束得以放松。
第一线圈30在顶表面处置放在半导体芯片100内并且被耦合到前端电路10（还见图2B）。第二线圈40置放在半导体芯片100之上并且被耦合到半导体封装50的该多个外部触垫210。此外，多条再分配线260将半导体芯片100上的该多个触垫110与半导体封装50上的该多个外部触垫210耦合。
图2B示意根据本发明的一个实施例的半导体封装的截面视图。
参考图2B，半导体芯片100置放在封装剂220内。半导体芯片100包括基板150，基板150可以包括在内部形成的有源器件。金属化叠层120置放在基板150之上。在各种实施例中，金属化叠层120可以包括多个金属层级，例如，在一个实施例中，金属化叠层120可以包括十个或者更多金属层级。在另一实施例中，金属化叠层120可以包括四个或者更多金属层级。
第一线圈30置放在金属化叠层120内。在一个实施例中，第一线圈30置放在金属化叠层120的最上金属层级内。
钝化层130置放在金属化叠层120之上。钝化层130被配置为保护下面的金属化叠层120。在一个或者多个实施例中，钝化层130可以包括氧化物诸如氧化硅。在可替代实施例中，钝化层130可以包括氮化物材料。在进一步的实施例中，钝化层130可以包括其它介电材料诸如高k或者甚至低k材料。
如所示意地，封装剂220包围半导体芯片100的侧壁。第一介电层230置放在封装剂220和半导体芯片100之上。第二介电层240置放在第一介电层230之上。第三介电层250置放在第二介电层240之上。在不同的实施例中，第一、第二和第三介电层230、240和250可以包括相同或者不同的材料。
第二线圈40置放在第二介电层240内。第二线圈40被第一介电层230和钝化层130从第一线圈30分离。有利地，在本发明的各种实施例中，利用置入的、部分地在制造芯片100（钝化层130）期间并且部分地在制造半导体封装50（第一介电层230）期间形成的电介质执行在第一线圈30和第二线圈40之间的信号耦合。因此，在各种实施例中，在第一线圈30和第二线圈40之间的分离可以或者在芯片制造过程期间或者随后地在嵌入晶圆级处理期间受到控制。因此，在本发明的各种实施例中，信号耦合可以严格地受到控制。
参考图2C，多条再分配线260置放在第二介电层240中。该多条再分配线260是将该多个触垫110与半导体封装50的多个外部触垫210耦合的金属线。
该多个外部触垫210可以包括第一传导衬里270诸如扩散阻挡层。第一传导衬里270可以在该多条再分配线260和第三介电层250中的开口的侧壁之上形成。第二传导衬里280可以在第一传导衬里270之上形成。第二传导衬里280可以是凸块下金属化层（UBM）层。焊球290置放在第二传导衬里280上。因此，焊球290可以安装到印刷电路板上。焊球290可以包括焊接材料诸如铅锡材料。类似地，在另一实施例中，焊球290可以包括无铅焊接材料诸如97.5 Sn/2.6 Ag（97.5/2.5）。在各种实施例中，第一和第二传导衬里270和280和焊球290可以包括任何适当的焊接材料。例如，在一个实施例中，焊接材料可以包括随后是锡（Sn）层的铅（Pb）层。在另一实施例中，可以作为焊接材料沉积SnAg。其它实例包括SnPbAg、SnPb、PbAg、PbIn和无铅材料诸如SnBi、SnAgCu、SnTn和SiZn。在各种实施例中，可以沉积其它适当的材料。
图2D示意了示出第一线圈30、第二线圈40、被耦合到芯片100上的该多个触垫110之一和该多个外部触垫210之一的该多条再分配线260中的再分配线的不同的截面视图。
有利地，在各种实施例中，与芯片上变压器线圈相反，第一和第二线圈30和40这两者远离基板150，因此朝向基板150减小信号损失。在各种实施例中，在80GHz下，芯片到板跃迁损失（还包括从差分信号到单端信号的转换）可以低于2dB。
还在各种实施例中，如在图2A中所示意地，可以不需要芯片上信号垫，因为信号耦合是电磁的。在mm波频率下这是很大的益处，因为由芯片上垫片在信号路径上引入的电容具有低通行为并且因此对于信号转移具有不利的影响。在这种情形中，利用在垫片和接地之间连接的芯片上短线（stub），根据技术范围可以从40fF到80fF的电容通过并联谐振而被补偿。然而，补偿必须是频率选择性的以在操作频率之上提供高欧姆阻抗。
使用本发明的实施例消除芯片上信号垫在接口布局中提供更大的灵活性，这能够根据跃迁性能并且对于仅仅芯片和封装几何布局约束加以考虑地而被进一步优化，不存在由其它器件引入的限制。例如，一种典型的布局限制由在芯片垫间距（例如大约100μm到大约150μm的、在芯片100上的该多个触垫110中的相邻垫片之间的距离）和封装垫间距（例如大约400μm到大约500μm的、在该多个外部触垫210中的相邻垫片之间的距离）之间的固定间隙给出。在芯片垫间距和封装垫间距之间的这个大的差异部分地决定与损失成正比的再分配线260的长度。
此外，有利地，在mm波前端接口处在半导体封装50和芯片100之间不存在通过金属化层的物理接触可以针对机械和/或环境应力和老化而增强封装器件的mm波接口的鲁棒性。而且，在芯片-封装接口处的电磁耦合自动地实现静电放电保护器件，从而避免采用占据硅区域并且降低mm波信号的性能的其它芯片上保护结构的需要。
图3示意根据本发明的一个实施例安装在印刷电路板上的mm波半导体封装。
使用该多个外部触垫210，半导体封装50被安装到电路板300上。电路板300可以包括（在图1中示意的）天线或者可替代地可以在电路板300上安装离散的天线。
包括图4A–4C的图4示意根据本发明的可替代实施例的半导体封装。图4A–4B示意顶视图而图4C示意变压器的实施例的3D绘图。
在各种实施例中，半导体封装50可以包括具有不同的配置诸如多个线圈或者多匝或者多回路线圈的变压器线圈。图4A示意其中利用多个回路配置第一线圈30和第二线圈40的实施例。在该实施例中，第一线圈30和第二线圈40具有螺旋形形状。图4B示意第一和第二线圈30和40的不同的可替代形状。在图4B中，第一线圈30和第二线圈40具有矩形线圈。图4C示意在本发明的另一个可替代实施例中包括在图4B中描绘的矩形线圈的第一线圈30和第二线圈40的3D视图。如所示意地，第一线圈30可以在金属化叠层120内具有下通道21。通过下通道21，第一线圈30可以被耦合到在芯片100内的输入/输出节点，而第二线圈40可以具有上通道22，上通道22可以被耦合到半导体封装50的该多个外部触垫210。
包括图5A–5E的图5示意其中在多个金属层级之上形成变压器线圈的半导体封装的可替代实施例。
在一个实施例中，顶视图类似于在图2中描述的实施例。然而，如在截面视图中在图5B中所示意地，第一线圈30在多个金属层级之上形成。例如，在一个实施例中，第一线圈30具有第一金属层级线圈31、第二金属层级线圈32、第三金属层级线圈33和第四金属层级线圈34。每一个金属层级线圈可以通过通孔36而被相互连接。因此，在本发明的实施例中可以形成多层线圈。图5D示意其中双层线圈实现第一线圈30并且单层线圈实现第二线圈40的变压器的实施例的3D绘图。这个实施例是使用图5B描述的实施例的示例性实施例。
此外，在如在图5C中示意的某些实施例中，第二线圈40也可以在第一介电层230之上在多个金属层级中形成。例如，在一个实施例中，第二线圈40具有通过再分配层级通孔43耦合的第一再分配层级线圈41、第二再分配层级线圈42。图5的实施例可以被与在图4中示意的实施例组合，由此在一个或者多个实施例中形成多层和多匝线圈。图5E示意其中双层线圈实现第一线圈30并且双层线圈实现第二线圈40的变压器的实施例的3D绘图。图5E是使用图5C描述的实施例的一个示例性实施例。
图6–15示意根据本发明的一个实施例在各种制造阶段期间的半导体封装。
包括图6A–6C的图6示意在形成器件区域和金属化层之后的半导体基板，其中图6A和6B示意截面视图并且图6C示意顶视图。
参考图6A，示意了在前端处理和后端处理完成之后的半导体基板150。半导体基板150具有在内部形成的多个半导体器件，即，芯片100。芯片100中的每一个芯片可以是任何类型的芯片。例如，每一个芯片100可以是逻辑芯片、存储芯片、模拟芯片R、F芯片和其它类型的芯片。每一个芯片100可以包括形成集成电路的多个器件诸如晶体管或者二极管或者可以是离散的器件诸如单一晶体管或者单一二极管。
在一个或者多个实施例中，芯片100可以包括任何类型的电路。在一个或者多个实施例中，半导体芯片100可以包括用于无线通信的集成电路芯片。在一个或者多个实施例中，每一个半导体芯片100包括用于耦合到用于无线通信的天线结构的输出和/或输入。在一个或者多个实施例中，半导体芯片100可以是硅芯片。在各种实施例中，半导体芯片100可以是用于微波工程过程的单片式微波集成电路（MMIC）芯片。MMIC芯片可以执行诸如微波混频、功率放大、低噪声放大和高频切换的功能。MMIC芯片可以是大规模生产的并且是小尺寸的，例如，从大约1mm2到大约10mm2，这例如使得高频器件诸如智能电话和蜂窝电话能够操作。
在一个实施例中，基板150可以包括半导体晶圆诸如硅晶圆。在其它实施例中，基板150可以例如是包括其它半导体材料的晶圆，包括合金诸如SiGe、SiC或者化合物半导体材料诸如GaAs、InP、InAs、GaN、蓝宝石、绝缘上硅（silicon on insulation）。
参考图6A，器件区域101置放在基板150内。在各种实施例中，器件区域101可以包括掺杂区域。此外，器件区域101的某个部分可以在基板150之上形成。器件区域101可以包括有源区域诸如晶体管的沟道区。
基板150包括顶表面11和相对的底表面12。在各种实施例中，器件区域101比底表面12更加靠近基板150的顶表面11形成。有源器件可以在基板150的器件区域101的上部中形成。器件区域101在深度dDR上延伸，依赖于器件，深度dDR是大约10μm到大约200μm，并且在一个实施例中是大约50μm。
在各种实施例中，用于在器件区域101的器件之间和/或与外部电路耦合的所有必要的相互连接、连接、垫片等均在基板150之上形成。相应地，金属化叠层120在基板150之上形成。金属化叠层120可以包括一个或者多个金属化层级。每一个金属化层级可以包括在绝缘层内嵌入的金属线或者通孔。金属化叠层120可以包括金属线和通孔以接触器件区域101并且还将在每一个芯片100内的不同的器件耦合。
图6B示意了示出金属化叠层120的单一半导体芯片100的放大截面视图。第一线圈30在金属化叠层120内形成。在各种实施例中，第一线圈30在金属化叠层120的最上金属层级内形成。在一个实施例中可以使用镶嵌或者双镶嵌过程形成第一线圈30。在一个实施例中，第一线圈30包括铜。在可替代实施例中，第一线圈30包括使用地毯式沉积和减法（subtractive）蚀刻过程形成的铝。
可以是保护层的钝化层130可以在进一步的处理之前在金属化叠层120之上形成。在各种实施例中可以沉积或者涂覆钝化层130。钝化层130可以包括氧化物、氮化物、聚酰亚胺或者本领域技术人员已知的其它适当的材料。钝化层130在一个实施例中可以包括硬掩模，并且在另一实施例中可以包括抗蚀剂掩模。在随后的处理期间，钝化层130有助于保护金属化叠层120以及器件区域101。
此外，将在使基板150薄化之后确定芯片100的最终深度。基板150可以被从底表面12薄化以暴露器件区域101的表面。
图6C示意包括多个芯片的基板150的顶视图。每一个芯片100被称为划片线或者切割沟道的多个区域相互分离。基板150可以沿着切割沟道被分割或者切割以形成各个芯片100。
图7示意放大截面视图，示意该多个芯片100中的两个芯片。参考图7，半导体芯片100被放置在载体400之上。在各种实施例中，具有有源区域的半导体芯片100的顶表面11如在图4中所示意地被放置成面对载体400。
在各种实施例中，该多个半导体芯片100从顶表面11到暴露的底表面13的厚度可以小于500μm。在一个或者多个实施例中，该多个半导体芯片100从顶表面11到底表面13的厚度可以是大约200μm到大约500μm。
接着，该多个半导体芯片100被联结到在处理期间提供机械支撑和稳定性的载体400。在各种实施例中，载体400可以是由刚性材料例如金属诸如镍、钢或者不锈钢制成的板、叠层、薄膜或者材料叠层。载体400可以具有可以在此之上放置该多个半导体芯片100的至少一个平坦表面。在一个或者多个实施例中，载体400可以是圆形的或者正方形的，但是在各种实施例中，载体400可以是任何适当的形状。在各种实施例中，载体400可以具有任何适当的尺寸。在某些实施例中，载体400可以包括胶带，例如层叠到载体400上的双面粘性胶带。在一个实施例中，载体400可以包括是带有粘结箔片的环形结构（圈形）的框架。在一个或者多个实施例中，粘结箔片可以被框架沿着外边缘支撑。
在各种实施例中可以使用粘结层35将该多个半导体芯片100联结到载体400。在各种实施例中，粘结层35可以包括胶合剂或者其它粘结型材料。在各种实施例中，粘结层35可以是薄的，例如，在一个实施例中小于大约100μm并且在另一实施例中在1μm到大约50μm之间。
图8示意根据本发明的一个实施例在形成重构晶圆之后在制造期间的半导体封装。
如在图8中所示意地，封装剂220被施加在半导体芯片100之上并且部分地围住半导体芯片100。在一个实施例中，使用成型过程诸如压缩成型、传递成型过程、注射成型、颗粒成型、粉料成型、液体成型以及印刷过程诸如模版或者丝网印刷来施加封装剂220。
在各种实施例中，封装剂220包括介电材料并且在一个实施例中可以包括模制化合物。在其它实施例中，封装剂220可以包括聚合物、共聚物、生物聚合物、纤维浸渍聚合物（例如，在树脂中的碳或者玻璃纤维）、颗粒填充聚合物和其它有机材料中的一种或者多种。在一个或者多个实施例中，封装剂220包括不使用模制化合物形成的密封剂和诸如环氧树脂和/或硅树脂的材料。在各种实施例中，封装剂220可以由任何适当的硬质塑料、热塑性、热固性材料或者叠层制成。在某些实施例中，封装剂220的材料可以包括填料材料。在一个实施例中，封装剂220可以包括环氧材料和包括小颗粒的玻璃或者类似氧化铝或者有机填充材料的其它电绝缘矿物填料材料的填充材料。封装剂220可以被固化，即，经历热过程以硬化，因此形成保护半导体芯片100的密闭式密封。固化过程硬化封装剂220，由此形成保持半导体芯片100的单一基板。这种基板被称作重构晶圆5，重构晶圆5可以被用于使用嵌入晶圆级封装来形成扇出封装。
嵌入晶圆级封装是标准晶圆级封装的增强，其中使用类似晶圆的制造过程在人造晶圆上实现封装，在所述制造过程中使用公共重构晶圆5封装多个封装。如在前描述地，在扇出式封装中，至少某些外部触垫和/或将半导体芯片100连接到该多个外部触垫210的导体线横向地位于半导体芯片100的轮廓外侧或者至少与半导体芯片100的轮廓交叉。因此，在扇出式封装中，半导体芯片100的封装的周向外部部分典型地（另外地）被用于将封装电结合到外部应用，诸如应用板等。包围半导体芯片100的封装的这个外部部分相对于半导体芯片100的占地面积有效地放大封装的接触区域，因此关于以后的处理例如第二层级组装，使得鉴于封装垫尺寸和间距的约束得以放松。
图9示意根据本发明的一个实施例在从载体分离重构晶圆之后在制造期间的半导体封装。
参考图9，载体400被移除以分离重构晶圆5或者人造晶圆。在随后的处理期间封装剂220提供机械和热稳定性。移除载体400还将半导体芯片100的前表面暴露。在随后的处理期间，在各种实施例中根据封装剂220的热稳定性，重构晶圆5可以经受高达300℃的温度。
图10示意根据本发明的一个实施例在对于芯片触垫形成开口之后半导体封装的放大截面视图。不像图6–9那样，图7示意单一半导体封装的放大视图。
参考图10，半导体芯片100可以包括在金属化叠层120的金属层内形成的多个触垫110。第一介电层230在封装剂220和芯片100之上沉积。
第一介电层230可以在重构晶圆5之上形成，其被图案化以为触垫形成开口410。在各种实施例中，第一介电层230是绝缘层并且可以被沉积或者涂覆。在一个或者多个实施例中，第一介电层230可以包括氧化物层或者氧化物/氮化物叠层。在其它实施例中，第一介电层230可以包括氮化硅、氮氧化硅、FTEOS、SiCOH、聚酰亚胺、光电酰亚胺（photoimide）、BCB或者其它有机聚合物或其组合。可以在第一介电层230上面形成可选的绝缘衬里。在一个实施例中，可选的绝缘衬里可以包括氮化物层。在各种实施例中，可选的绝缘衬里可以包括FTEOS、SiO2、SiCOH或者其它低k材料。使用光刻过程，第一介电层230被图案化以打开是在半导体芯片100的金属层级上的结合垫的该多个触垫110。
图11示意根据本发明的一个实施例在为再分配层制造种子层之后的半导体封装的放大视图。
参考图11，传导衬里430被沉积。在各种实施例中，使用沉积过程来沉积传导衬里430以形成保形层。在各种实施例中，传导衬里430可以包括扩散阻挡和传导种子层。扩散阻挡可以包括Ti、Ta、Ru、W、其组合或者其氮化物、硅化物、碳化物。这种组合的实例包括TiN、TaN和WN和TiW。在各种实施例中，使用化学汽相沉积、等离子体汽相沉积或者原子层沉积来沉积传导衬里430。在各种实施例中，扩散阻挡包括大约20nm到大约200nm的厚度。传导衬里430可以是扩散阻挡金属并且防止铜从再分配金属化层的最后金属线向外扩散以及防止与进一步的金属层混合。
在各种实施例中，使用沉积过程来沉积传导种子层以形成保形层。在各种实施例中，使用化学汽相沉积、等离子体汽相沉积或者原子层沉积来沉积传导种子层。在各种实施例中，传导种子层包括大约20nm到大约200nm的厚度。传导种子层为在随后的电镀过程期间的生长提供种子层。在各种实施例中，传导种子层可以包括铜或者其它金属类似Al、W、Ag、Au、Ni或者Pd。
如接着在图11中示意地，厚光致抗蚀剂层440在传导衬里430之上沉积。在各种实施例中，光致抗蚀剂层440是几个微米厚的，并且在一个实施例中从大约1μm到大约10μm地改变。在沉积之后，光致抗蚀剂层440填充先前地在第一介电层230中形成的开口410。光致抗蚀剂层440被曝光并且显影。图案化光致抗蚀剂层440包括用于再分配金属线和触垫这两者的图案。结果，光致抗蚀剂层440在分配的区域中被移除以形成变压器的第二线圈。
图12示意根据本发明的一个实施例在制造再分配层之后半导体封装的放大视图。
接着参考图12，通过在图案化的光致抗蚀剂层440之间暴露的传导衬里430之上电镀填充金属而形成再分配线260和第二线圈40。在各种实施例中，填充金属包括铜，但是在某些实施例中，使用其它适当的导体。在一个实施例中，传导衬里430的种子层可以包括与随后的金属线的材料相同的材料以使得能够进行电镀。在各种实施例中，再分配线260可以包括多个层，例如在一个实施例中，Cu/Ni、Cu/Ni/Pd/Au、Cu/NiMoP/Pd/Au或者Cu/Sn。
图案化光致抗蚀剂层440被剥离以暴露传导衬里430。例如，使用湿法蚀刻化学方法，暴露的传导衬里430被选择性地蚀刻和移除。
图13示意根据本发明的一个实施例在围绕再分配线形成保护性介电层之后半导体封装的放大视图。
第二介电层240在第一介电层230之上形成。在各种实施例中，第二介电层240包围再分配线260和第二线圈40。在各种实施例中，第二介电层240可以被沉积或者涂覆。在一个或者多个实施例中，第二介电层240可以包括与第一介电层230相同的材料。可替代地，第二介电层240可以包括不同的材料。在这个阶段的结构在图13中示意并且包括再分配线260和第二线圈40。
图14示意根据本发明的一个实施例在为介电层中的触点形成开口之后半导体封装的放大视图。
第三介电层250在第二介电层240之上形成。在各种实施例中，第三介电层250可以被沉积或者涂覆。用于焊料触点的开口在第三介电层250内实现。
图15示意根据本发明的一个实施例在形成焊球触点之后半导体封装的放大视图。
在一个或者多个实施例中，焊剂和焊接材料可以在第三介电层250中的开口内沉积。焊接材料可以被电镀，但是在其它实施例中，还可以使用其它过程诸如化学电镀或者沉积过程诸如汽相沉积。焊接材料可以是单层或者包括带有不同组成的多个层。例如，在一个实施例中，焊接材料可以包括随后为锡（Sn）层的铅（Pb）层。在另一实施例中，可以作为焊接材料沉积SnAg。其它实例包括SnPbAg、SnPb、PbAg、PbIn和无铅材料诸如SnBi、SnAgCu、SnTn和SiZn。在各种实施例中，可以沉积其它适当的材料。
可以执行热处理以形成在图15中示意的焊球290。热处理使焊接材料回流并且加热形成焊球290。例如，在该实施例中当沉积Pb/Sb层时，在回流之后形成包括带有超过300℃的熔化温度的95 Pb/5 Sn（95/5）或者90 Pb/10 Sn（95/10）的高铅合金。在不同的实施例中，形成带有183℃的熔化温度的共熔63 Pb/37 Sn（63/37）。类似地，可以形成具有97.5 Sn/2.6 Ag（97.5/2.5）组成的无铅焊球290。焊球290包括均质材料并且具有明确的熔化温度。例如，高熔化Pb/Sn合金是耐受材料疲劳的可靠的冶金。在某些实施例中，在热处理期间，来自该多个外部触垫210的金属还可以扩散并且混合。
重构晶圆5现在可以被薄化和分割以形成各个半导体封装。
包括图16A和16B的图16示意根据本发明可替代实施例的半导体封装的电路示意图。
在该实施例中，第二线圈40也是差分线圈。因此，不像在图1中示意的实施例，在该实施例中，第二线圈40无任何一端被连接到地电势。例如，第二线圈40的两端可以被耦合到天线构件61，该天线构件61被耦合到天线60。例如，在于图16A中示意的一种情形中，可以在天线构件61内执行从差分信号到单端信号的转换，天线构件61可以是印刷电路板的一个部分或者可以是独立的单元。如在以前的实施例中所讨论的那样，第二线圈40在芯片100外侧而第一线圈30在芯片100内。
在于图16B中示意的另一实施例中，第二线圈40可以被直接地或者被耦合构件61B连接到差分天线62，在各种实施例中，差分天线62可以是印刷电路板的一个部分或者可以是独立的器件。
图17示意根据本发明可替代实施例的、示意接收器和发射器这两者的半导体封装的电路示意图。
发射器电路由后缀“A”示意而接收器电路由后缀“B”示意。因此，发射器侧变压器45A包括第一发射器线圈30A和第二发射器线圈40A，而接收器侧变压器45B包括第一接收器线圈30B和第二接收器线圈40B。类似地，发射器侧前端电路10A被耦合到发射器侧变压器45A而接收器侧前端电路10A被耦合到接收器侧变压器45B。发射器侧前端电路10A可以包括第一差分信号电路20A而接收器侧前端电路10B可以包括第二差分信号电路20B。
由于差分到单端转换和反之而引起的增益损失对于发射器侧前端电路10A和接收器侧前端电路10B具有不同的效应。例如，因为仅仅在转换之后才提供信号放大，所以在接收器侧中由于信号转换引起的输入损失转变成噪音指数劣化（以dB为单位的转换损失是以dB为单位的噪音指数）。这个噪音指数劣化不再能够得到补偿并且因此这个噪声影响接收器侧前端电路10B的总体性能。然而，对于在发射器侧前端电路10A处的差分到单端转换，信号损失能够几乎完全地通过可以例如通过增加电流而实现的发射器链中的增益增加得到补偿。
虽然已经参考示意性实施例描述了本发明，但是该说明并非旨在在限制性的意义上理解。在参考本说明时，对于本领域技术人员而言，示意性实施例的各种修改和组合以及本发明的其它实施例将是明显的。作为示意，在各种实施例中，在图1-15中描述的实施例可以相互组合。因此预期所附权利要求涵盖任何的这种修改或者实施例。
虽然已经详细描述了本发明及其优点，但是应该理解，在不偏离如由所附权利要求限定的本发明的精神和范围的情况下，能够在这里作出各种改变、替代和更改。例如，本领域技术人员将会易于理解，在这里描述的很多特征、功能、过程和材料可以在保持在本发明的范围内时得到改变。
而且，本申请的范围并非旨在限制于在说明书中描述的过程、机器、制造、物质组成、装置、方法和步骤的具体实施例。本领域普通技术人员将会易于从本发明的公开意识到，根据本发明可以利用执行与在这里描述的相应的实施例基本相同的功能或者实现基本相同的结果的、目前存在或者以后将研发的过程、机器、制造、物质组成、装置、方法或者步骤。因此，所附权利要求旨在在它们的范围内包括这种过程、机器、制造、物质组成、装置、方法或者步骤。

Claims (26)

1.一种半导体封装，包括：
置放在封装剂内的半导体芯片；
置放在所述半导体芯片中的第一线圈；
置放在所述封装剂和所述半导体芯片上方的介电层；和
置放在所述介电层上方的第二线圈，所述第一线圈被磁耦合到所述第二线圈。
2.根据权利要求1所述的半导体封装，进一步包括：
在所述半导体芯片中的多个触垫；
置放在所述封装剂上方的多个外部触垫；和
将所述多个触垫的垫片与所述多个外部触垫的垫片耦合的再分配线，所述再分配线和所述第二线圈置放在同一再分配层中。
3.根据权利要求1所述的半导体封装，进一步包括置放在所述半导体芯片内的第二介电层，所述第二介电层置放在所述介电层和所述第一线圈之间。
4.根据权利要求1所述的半导体封装，进一步包括在所述半导体芯片中置放在所述第一线圈下面并且被电耦合到所述第一线圈的金属线，所述金属线被磁耦合到所述第二线圈。
5.根据权利要求1所述的半导体封装，进一步包括置放在所述第一线圈和所述半导体芯片内的金属环路，其中所述金属环路具有比所述第一线圈更小的直径并且被电耦合到所述第一线圈。
6.根据权利要求1所述的半导体封装，进一步包括置放在所述第二线圈和所述介电层内的金属环路，其中所述金属环路具有比所述第二线圈更小的直径并且被电耦合到所述第二线圈。
7.根据权利要求1所述的半导体封装，其中所述第二线圈具有第一端和第二端，所述第一端被耦合到地电势节点。
8.根据权利要求7所述的半导体封装，其中所述第二端被耦合到与天线的接收器/发射器输入/输出节点耦合的节点。
9.根据权利要求1所述的半导体封装，其中所述第二线圈具有第一端和第二端，所述第一端被耦合到第一差分输入/输出节点并且所述第二端被耦合到第二差分输入/输出节点。
10.根据权利要求1所述的半导体封装，其中所述半导体芯片包括差分信号输入/输出接口，并且其中所述半导体封装包括单端信号输入/输出接口。
11.一种半导体器件，包括：
置放在半导体芯片内的变压器的第一线圈；和
置放在所述半导体芯片外侧的绝缘材料内的所述变压器的第二线圈，第一和第二线圈形成所述变压器。
12.根据权利要求11所述的半导体器件，其中所述第二线圈被耦合到所述半导体器件的接收器/发射器节点。
13.根据权利要求11所述的半导体器件，其中所述第二线圈被耦合到差分对信号电路。
14.根据权利要求11所述的半导体器件，其中所述变压器被配置为实现差分到单端转换。
15.根据权利要求11所述的半导体器件，其中所述变压器被配置为实现差分到差分操作。
16.根据权利要求11所述的半导体器件，其中所述第一线圈在所述半导体芯片内被置放在多于一个的金属层级中。
17.根据权利要求11所述的半导体器件，其中所述第二线圈被置放在所述半导体器件的、多于一个的再分配层层级中。
18.根据权利要求11所述的半导体器件，其中所述第一线圈是多匝线圈。
19.根据权利要求11所述的半导体器件，其中所述第二线圈是多匝线圈。
20.一种形成半导体封装的方法，所述方法包括：
形成具有置放在最上金属层级中的第一线圈的半导体芯片；
形成包括所述半导体芯片的重构晶圆；
在所述重构晶圆之上形成介电层；和
在所述介电层之上形成第二线圈，所述第二线圈被配置为与所述第一线圈磁耦合。
21.根据权利要求20所述的方法，进一步包括：
将差分信号的第一差分输出从所述半导体芯片耦合到所述第一线圈的第一端；和
将所述差分信号的第二差分输出耦合到所述第一线圈的第二端。
22.根据权利要求20所述的方法，进一步包括将所述第二线圈的一端耦合到地电势节点。
23.根据权利要求20所述的方法，进一步包括在形成所述第二线圈之后分割所述重构晶圆。
24.根据权利要求20所述的方法，其中形成具有置放在所述最上金属层级中的所述第一线圈的所述半导体芯片包括在所述上金属层级和低于所述上金属层级的金属层级内形成所述第一线圈。
25.根据权利要求20所述的方法，进一步包括在所述介电层中形成再分配线。
26.根据权利要求20所述的方法，进一步包括将所述第二线圈的每一端耦合到外部触垫。
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