KR101571930B1 - 칩의 패키지로의 인터페이스 - Google Patents

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KR101571930B1
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조세피나 사포네
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Abstract

본 발명의 일 실시예에 따르면, 반도체 패키지(50)가, 봉지재 내에 배치된 반도체 칩(100), 및 반도체 칩(100) 내에 배치된 제1 코일(30)을 포함한다. 유전층(230)이 봉지재와 반도체 칩(100) 위에 배치되어 있다. 제2 코일(40)은 유전층(230) 위에 배치되어 있다. 제1 코일(30)은 제2 코일(40)에 자기적으로 접속되어 있다.

Description

칩의 패키지로의 인터페이스{CHIP TO PACKAGE INTERFACE}
본 발명은, 일반적으로 반도체 패키지에 관한 것으로, 보다 구체적으로는 칩의 패키지로의 인터페이스들에 관한 것이다.
최근, 30 GHz 내지 300 GHz에서의 밀리미터파 스펙트럼에 대한 관심이 급격하게 증대되었다. 저비용 고성능의 Si-기반 기술들의 등장은 기가 헤르쯔 범위 이하에서 작동하는 무선기(radio)들의 동일한 비용 구조에서의 밀리미터파 무선기의 개발을 가능하게 하기 때문에 시스템 설계자들과 서비스 제공자들에게 새로운 전망을 열었다. 이용 가능한 초광대역폭과 조합 시에, 이는 초고속 데이터 송신, 비디오 배포, 휴대용 레이더, 모든 종류의 감지, 검출 및 촬상을 포함하는 새로운 등급의 시스템들 및 응용제품들을 지원하기 위하여 이전 보다 더 밀리미터파 스펙트럼을 매력 있게 만든다.
그러나, 밀리미터파 무선기 스펙트럼을 이용하기 위해서는 밀리미터파 반도체소자들을 위한 저비용 고성능의 RF 전단부들을 설계 및 제작할 능력이 요구된다.
본 발명의 일 목적은, 패키징 비용들을 크게 증가시키지 않고 또한 인쇄회로기판으로부터 반도체 패키지의 칩 인터페이스로의 천이를 허용하지 않으면서 물리적 및 환경적인 스트레스로부터 패키지 내의 부품들을 보호하는 패키지 구조물을 제공하는 것이다.
본 발명의 일 실시예에 따르면, 반도체 패키지가 봉지재 내에 배치된 반도체 칩을 포함한다. 제1 코일은 반도체 칩 내에 배치되어 있다. 유전층이 봉지재와 반도체 칩 위에 배치되어 있다. 제2 코일이 유전층 위에 배치되어 있다. 제1 코일은 제2 코일에 자기적으로 접속되어 있다.
다른 실시예에 따르면, 반도체 패키지는, 반도체 칩 내의 복수의 접촉패드들; 봉지재 위에 배치된 복수의 외부 접촉패드들; 및 복수의 접촉패드들 중 하나의 패드를 복수의 외부 접촉패드들 중 하나의 패드와 접속시키는 재배열선을 더 포함하고, 재배열선과 제2 코일이 동일한 재배열층 내에 배치되어 있다.
다른 실시예에 따르면, 반도체 패키지는, 반도체 칩 내에 배치된 제2 유전층을 더 포함하고, 제2 유전층이 이 유전층과 제1 코일의 사이에 배치되어 있다.
다른 실시예에 따르면, 반도체 패키지는, 반도체 칩 내의 제1 코일의 아래에 배치되어 있고 제1 코일에 전기적으로 접속된 금속선을 더 포함하고, 금속선이 제2 코일에 자기적으로 접속되어 있다.
다른 실시예에 따르면, 반도체 패키지는, 제1 코일과 반도체 칩 내에 배치된 금속 루프를 더 포함하고, 금속 루프가 제1 코일보다 더 작은 직경을 가지며 제1 코일에 전기적으로 접속되어 있다.
다른 실시예에 따르면, 반도체 패키지는, 제2 코일과 유전층 내에 배치된 금속 루프를 더 포함하고, 금속 루프가 제2 코일보다 더 작은 직경을 가지며 제2 코일에 전기적으로 접속되어 있다.
다른 실시예에 따르면, 반도체 패키지는, 반도체 패키지의 제2 코일이 제1 단부와 제2 단부를 가지며, 제1 단부가 접지 전위 노드에 접속되어 있다.
다른 실시예에 따르면, 제2 단부가, 안테나의 수신기/송신기의 입력/출력 노드에 접속된 노드에 접속되어 있다.
다른 실시예에 따르면, 제2 코일이 제1 단부와 제2 단부를 가지며, 제1 단부는 제1 차동 입력/출력 노드에 접속되어 있고 제2 단부는 제2 차동 입력/출력 노드에 접속되어 있다.
다른 실시예에 따르면, 반도체 칩은 차동 신호의 입력/출력 인터페이스를 포함하고, 반도체 패키지는 싱글 엔드 신호의 입력/출력 인터페이스를 포함한다.
본 발명의 대안적인 실시예에 따르면, 반도체 소자는, 반도체 칩 내에 배치된 변압기의 제1 코일, 및 반도체 칩 외부의 절연재료 내에 배치된 변압기의 제2 코일을 포함한다. 제1 및 제2 코일들은 변압기를 형성한다.
다른 대안적인 실시예에 따르면, 제2 코일은 반도체 소자의 수신기/송신기 노드에 접속되어 있다.
다른 대안적인 실시예에 따르면, 제2 코일은 차동 쌍의 신호회로에 접속되어 있다.
다른 대안적인 실시예에 따르면, 변압기는 차동에서 싱글 엔드로의 전환을 구현하도록 구성되어 있다.
다른 대안적인 실시예에 따르면, 변압기는 차동에서 차동으로의 작동을 구현하도록 구성되어 있다.
다른 대안적인 실시예에 따르면, 제1 코일은 반도체 칩 내에서 두 개 이상의 금속층에 배치되어 있다.
다른 대안적인 실시예에 따르면, 제2 코일은, 반도체 소자의 재배열층의 두 개 이상의 층(level) 에 배치되어 있다.
다른 대안적인 실시예에 따르면, 제1 코일은 다중 권선(multi-turn) 코일이다.
다른 대안적인 실시예에 따르면, 제2 코일은 다중 권선 코일이다.
본 발명의 대안적인 실시예에 따르면, 반도체 패키지의 형성방법은, 최상부의 금속층에 배치된 제1 코일을 가지는 반도체 칩을 형성하는 단계를 포함한다. 반도체 칩을 포함하는 재구성된 웨이퍼가 형성된다. 유전층이 재구성된 웨이퍼 위에 형성된다. 유전층 위에 제2 코일이 형성된다. 제2 코일은 제1 코일과 자기적으로 접속하도록 구성되어 있다.
다른 대안적인 실시예에 따르면, 이러한 방법은, 반도체 칩으로부터의 차동 신호의 제1 차동 출력을 제1 코일의 제1 단부에 접속시키는 단계; 및 차동 신호의 제2 차동 출력을 제1 코일의 제2 단부에 접속시키는 단계를 더 포함한다.
다른 대안적인 실시예에 따르면, 이러한 방법은, 제2 코일(40)의 일 단부를 접지 전위 노드에 접속시키는 단계를 더 포함한다.
다른 대안적인 실시예에 따르면, 이러한 방법은, 제2 코일을 형성하는 단계 후에 재구성된 웨이퍼를 분리하는(singulating) 단계를 더 포함한다.
다른 대안적인 실시예에 따르면, 최상부의 금속층에 배치된 제1 코일을 가지는 반도체 칩을 형성하는 단계는 상부의 금속층에 제1 코일을 그리고 이러한 상부의 금속층보다 더 낮은 금속층을 형성하는 단계를 포함한다.
다른 대안적인 실시예에 따르면, 이러한 방법은, 유전층 내에 재배열선들을 형성하는 단계를 더 포함한다.
다른 대안적인 실시예에 따르면, 이러한 방법은, 제2 코일의 각 단부를 외부 접촉패드에 접속시키는 단계를 더 포함한다.
본 발명과 본 발명의 이점들의 더욱 완전한 이해를 위해, 이제 첨부의 도면과 관련하여 이루어진 다음의 설명들을 참조하기로 한다.
도 1은 일 실시예에 따른 밀리미터파 반도체 패키지의 개략도를 도시한다.
도 2a 내지 2d를 포함하는 도 2는, 본 발명의 실시예들에 따른 밀리미터파 집적회로들용 반도체 패키지를 도시하는데, 여기에서 도 2a는 부분적인 상면도이며 도 2b 내지 2d는 서로 다른 단면도들을 도시한다.
도 3은 본 발명의 일 실시예에 따른 인쇄회로기판에 설치된 mm파 반도체 패키지를 도시한다.
도 4a 내지 4c를 포함하는 도 4는 본 발명의 대안적인 실시예들에 따른 반도체 패키지를 도시한다.
도 5a 내지 5e를 포함하는 도 5는, 변압기 코일들이 다수의 금속층들 위에 형성된 반도체 패키지의 대안적인 실시예를 도시한다.
도 6a - 6c를 포함하는 도 6은, 본 발명의 일 실시예에 따른 반도체 패키지의 제작 중에 소자 영역들과 금속배선 층들을 형성한 후의 반도체 기판을 도시하는데, 여기에서 도 6a와 6b는 단면도를 도시하고 도 6c는 상면도를 도시한다.
도 7은, 본 발명의 일 실시예에 따른 재구성된 웨이퍼를 형성 중인 복수의 칩들 중 두 개를 도시하는 확대단면도를 도시한다.
도 8은 본 발명의 일 실시예에 따른 재구성된 웨이퍼를 형성한 후 제작 중인 반도체 패키지를 도시한다.
도 9는, 본 발명의 일 실시예에 따른, 캐리어로부터 재구성된 웨이퍼를 분리한 후, 제작 중인, 반도체 패키지를 도시한다.
도 10은, 본 발명의 일 실시예에 따른, 재배열선들이 반도체 칩 상에서 하부의 접촉패드들에 접촉하도록 하기 위한 개구부들을 형성한 후 제작중인, 반도체 패키지의 확대단면도를 도시한다.
도 11은 본 발명의 일 실시예에 따른 재배열층을 위한 시드층의 제작 후의 반도체 패키지의 확대도를 도시한다.
도 12는 본 발명의 일 실시예에 따른 재배열층의 제작 후의 반도체 패키지의 확대도를 도시한다.
도 13은, 본 발명의 일 실시예에 따른 재배열선들의 둘레에 보호 유전층을 형성한 후의 반도체 패키지의 확대도를 도시한다.
도 14는, 본 발명의 일 실시예에 따른 유전층 내에 콘택용 개구부들을 형성한 후의, 반도체 패키지의 확대도를 도시한다.
도 15는, 본 발명의 일 실시예에 따른 납땜 볼 콘택들을 형성한 후의 반도체 패키지의 확대도를 도시한다.
도 16a와 16b를 포함하는 도 16은, 본 발명의 대안적인 실시예에 따른 반도체 패키지의 개략적인 회로도를 도시한다.
도 17은, 본 발명의 대안적인 실시예에 따른 수신기와 송신기 모두를 도시하는 반도체 패키지의 개략적인 회로도를 도시한다.
서로 다른 도면들에서의 서로 같은 번호들과 기호들은 달리 표시되지 않는다면 통상 서로 같은 부분들을 가리키는 것이다. 이들 도면은 실시예들의 관련 양태들을 명확하게 예시하도록 도시된 것이며 일정한 비율로 도시된 것은 아니다.
다양한 실시예들의 제작 및 이용을 이하에서 상세히 설명한다. 그러나, 본 발명은 매우 다양한 특정한 맥락에서 구현될 수 있는 많은 적용가능한 본 발명의 사상들을 제공한다는 것을 이해해야 한다. 설명되는 구체적인 실시예들은 발명을 만들고 이용하는 특정한 방식에 대한 단지 예시일 뿐이며, 본 발명의 범주를 제한하는 것이 아니다.
밀리미터파 주파수에서의 무선 전송에 기반하는 많은 응용제품들은, 패키징 비용을 크게 증대시키지 않으면서 물리적 및 환경적인 스트레스로부터 패키지 내의 부품들을 보호하는 패키지 구조물을 필요로 할 수 있다. 더욱이, 인쇄회로기판으로부터 반도체 패키지의 칩 수신기/송신기 인터페이스로의 천이에 의해 시작되는 신호의 손실은 밀리미터파 반도체 칩들의 성능을 제한할 수 있다. 이러한 문제는, 신호의 복귀 경로로 인한 손실들 때문에 밀리미터파 집적회로의 칩으로부터 인쇄회로기판으로의 신호 천이가 싱글 엔드(single-ended)인 경우에, 악화된다. 반면에, 공통 모드의 전위 주위의 서로 값이 동등하고 부호가 반대인 전압편위(excursion)들을 가지는 두 개의 노드들 사이에서 측정되는 차동 신호들은 공통 모드의 잡음에 더욱 영향을 받지 않는다. 그러나, 싱글 엔드 신호 인터페이스는 인쇄회로기판에서 라우팅하기에는 덜 복잡하다. 다양한 실시예들에 있어서, 이들 및 다른 문제점들은, 칩에서 차동 신호 인터페이스를 이용할 수 있게 하면서 싱글 엔드 패키지의 입력/출력을 기판에 제공하기 위한 변압기를 포함하는 밀리미터파 임베디드 웨이퍼 레벨 반도체 패키지를 이용함으로써 해결된다.
도 1을 이용하여 반도체 패키지의 개략적인 레이아웃이 설명될 것이다. 도 16 및 17을 이용하여서는 대안적인 레이아웃들이 설명될 것이다. 도 2 내지 5를 이용하여서는 반도체 패키지의 구조적인 실시예들이 설명될 것이다. 도 6 내지 15를 이용하여서는 반도체 패키지를 제작하는 실시예들이 설명될 것이다.
도 1은 일 실시예에 따른 밀리미터파 반도체 패키지를 도시한다.
도 1을 참조하면, 반도체 패키지(50)가 송신기 또는 수신기용 전단(front-end) 회로(10)를 포함하는 반도체 칩(100)을 포함한다. 전단 회로(10)는 송신기(45)를 통해 안테나(60)에 접속된다. 송신기(45)는 반도체 칩(100)의 일부인 제1 코일(30) 및 반도체 칩(100)의 외측에 있지만 반도체 패키지(50)의 일부인 제2 코일(40)을 포함한다. 안테나(60)는 반도체 패키지(50)의 일부일 수 있거나 인쇄회로기판을 통해 반도체 패키지(50)에 연결된 별도의 장치일 수 있다.
도시된 바와 같이, 반도체 패키지(50)는 안테나(60)에 접속된 싱글 엔드 입력/출력을 갖는다. 싱글 엔드 신호 인터페이스는 더블 엔드 신호 경로와는 달리 인쇄회로기판에서 용이하게 라우팅될 수 있다. 결국 칩의 패키지로의 연결의 손실들과 합계되는 현저한 손실들(예컨대, 1db보다 더 큼)을 초래하는 싱글 엔드 칩의 입력/출력을 활성화하기 위한 온칩 발룬(on-chip balun)의 이용과 같은 대안적인 해결책들과 대비하여, 본 발명의 실시예들은 패키지를 통해 훨씬 더 낮은 전체 신호 손실을 갖는다. 유리하게는, 본 발명의 다양한 실시예들에 있어서, 칩의 인터페이스는 신호의 손실을 최소화하는 싱글 엔드로 되어 있지 않지만 이와는 대조적으로 패키지 인터페이스는 싱글 엔드로 되어 있어서 인쇄회로기판 층에서의 복잡성을 최소화하는데 도움이 된다. 안테나(60)는 또한 다른 실시예들에 있어서는 인쇄회로기판의 일부일 수 있다.
다양한 실시예들에 있어서, 반도체 칩(100)으로부터 반도체 패키지(50)로의 신호 전송은 온칩 차동 코일(제1 코일(30)) 및 온 패키지 싱글 엔드 코일(제2 코일(40))을 가지며, 발룬으로서 작동하는, 적층 변압기(45)를 이용하여 구현된다. 제1 코일(30)(온칩 차동 코일)은 칩의 스테이지들 쪽으로의 완전 차동 연결을 제공하지만, 제2 코일(상부의 온패키지 코일)은 인쇄회로기판에 대한 직접적인 싱글 엔드 연결을 제공하는 것이 유리하다. 따라서, 본 발명의 실시예들은 온칩 차동 회로들에 높은 공통 모드 내성과 인쇄회로기판에서의 간단한 라우팅을 제공한다. 더욱 상세히 설명되는 바와 같이, 본 발명의 실시예들은 수신기와 송신기의 칩-인-패키지의 밀리미터파 설계들에 모두 또는 둘 중 하나에 적용될 수 있다.
도시된 바와 같이, 전단 회로(10)는 일 실시예에서 MOSFET 차동 쌍을 포함할 수 있는 차동 신호회로(20)를 포함할 수 있다. MOSFET 차동 쌍은 공통의 소스 노드에 접속된 제1 트랜지스터(M1)와 상응하는 제2 트랜지스터(M2)로 구성된다. MOSFET 차동 쌍은 제1 입력전압 노드(V1 in) 및 제2 입력전압 노드(V2 in)를 가짐으로써 차동 입력과, 제1 출력전압 노드(V1 out) 및 제2 출력전압 노드(V2 out)를 형성하여 차동 출력을 형성한다. 결과적으로, 최대 및 최소의 전압 수준이 잘 설정되어 있고 입력 공통 모드와는 독립적이다. 다양한 실시예들에 있어서, 제1 트랜지스터(M1)와 제2 트랜지스터(M2)에 대한 소자의 파라미터들은 서로 동일하다. 이들 트랜지스터는 공통의 전류원을 이용하여 그리고 저항들을 통해 공급전압(VDD)으로 바이어스된다.
도 2a 내지 2d를 포함하는 도 2는 본 발명의 실시예들에 따른 밀리미터파 집적회로들용 반도체를 도시한다. 도 2a는 부분적인 상면도를 도시하는 한편 도 2b 내지 2d는 서로 다른 단면도를 도시한다. 도 2는 도 1에 도시된 반도체 회로의 일 구현예이다.
도 2a를 참조하면, 반도체 패키지(50)는 내부에 배치된 칩(100)을 포함한다. 칩(100)은 주 표면에 배치된 복수의 접촉패드(110)들을 포함한다. 하나 이상의 실시예들에 있어서 반도체 패키지(50)는 임베디드 웨이퍼 레벨 반도체 패키지이다. 또한, 반도체 패키지(50)는 복수의 외부 접촉패드(210)들을 가지는 팬 아웃 패키지이다.
임베디드 웨이퍼 레벨 패키징은, 패키징이 인공적인 웨이퍼에 실현되는 표준 웨이퍼 레벨 패키징이 개선된 것이다. 팬 아웃형 패키지에 있어서, 외부 접촉패드(210) 및/또는 이 외부 접촉패드(210)들에 반도체 칩(100)을 연결하는 도체선들의 일부는 반도체 칩(100)의 외곽선의 외부에 측면으로 위치하거나 적어도 반도체 칩(100)의 외곽선을 가로지른다. 따라서, 팬 아웃형 패키지들에 있어서, 반도체 칩(100)의 패키지의 주위의 외측부는 통상적으로 (부가적으로) 반도체 패키지(50)를 응용 보드 등과 같은 외부 응용 제품들에 전기적으로 접합시키는데 이용된다. 반도체 칩(100)을 둘러싸는 반도체 패키지(50)의 이러한 외측 부분은 반도체 칩(100)의 점유공간에 대한 반도체 패키지(50)의 접촉 영역을 효과적으로 확대시킴으로써, 후공정, 예컨대 제2 층의 조립에 대해 패키지 패드의 크기와 피치에 비추어보면 제약사항이 완화되게 된다.
제1 코일(30)은 상면에서 반도체 칩(100) 내에 위치하고 전단 회로(10)에 접속되어 있다(도 2b를 또한 참조). 제2 코일(40)은 반도체 칩(100) 위에 배치되고 반도체 패키지(50)의 복수의 외부 접촉패드(210)들에 접속되어 있다. 또한, 복수의 재배열선(260)들은 반도체 칩(100) 상의 복수의 접촉패드(110)들을 반도체 패키지(50) 상의 복수의 외부 접촉패드(210)들과 접속시킨다.
도 2b는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도를 도시한다.
도 2b를 참조하면, 반도체 칩(100)은 봉지재(220) 내에 배치된다. 반도체 칩(100)은, 내부에 형성된 능동소자들을 포함할 수 있는 기판(150)을 포함한다. 금속배선 층 스택(120)은 기판(150) 위에 배치된다. 금속배선 층 스택(120)은 다양한 실시예들에 있어서 다수의 금속층들을 포함할 수 있는데, 예를 들어, 금속배선 층 스택(120)은 일 실시예에 있어서 열 개 이상의 금속층들을 포함할 수 있다. 다른 실시예에 있어서, 금속배선 층 스택(120)은 네 개 이상의 금속층들을 포함할 수 있다.
제1 코일(30)은 금속배선 층 스택(120)에 배치된다. 일 실시예에 있어서, 제1 코일(30)은 금속배선 층 스택(120)의 최상부의 금속층에 배치된다.
패시베이션층(130)은 금속배선 층 스택(120) 위에 배치된다. 패시베이션층(130)은, 하부의 금속배선 층 스택(120)을 보호하도록 구성된다. 패시베이션층(130)은 하나 이상의 실시예들에 있어서 산화 규소와 같은 산화물을 포함할 수 있다. 대안적인 실시예들에 있어서, 패시베이션층(130)은 질화물 재료를 포함할 수 있다. 다른 실시예들에 있어서, 패시베이션층(130)은 고유전율(high-k) 또는 저유전율(low-k) 재료들과 같은 기타의 유전 재료들을 포함할 수 있다.
도시된 바와 같이, 봉지재(220)는 반도체 칩(100)의 측벽들을 둘러싼다. 제1 유전층(230)은 봉지재(220) 및 반도체 칩(100) 위에 배치된다. 제2 유전층(240)은 제1 유전층(230) 위에 배치된다. 제3 유전층(250)은 제2 유전층(240) 위에 배치된다. 제1, 제2, 및 제3 유전층(230, 240, 250)은 서로 다른 실시예들에 있어서 동일하거나 다른 재료를 포함할 수 있다.
제2 코일(40)은 제2 유전층(240)에 배치된다. 제2 코일(40)은 제1 유전층(230)과 패시베이션층(130)에 의해 제1 코일(30)과 분리되어 있다. 본 발명의 다양한 실시예들에 있어서, 제1 코일(30)과 제2 코일(40) 사이의 신호 접속은, 칩(100)(패시베이션층(130))의 제작 중에 부분적으로 형성되고 반도체 패키지(50)(제1 유전층(230))의 제작 중에 부분적으로 형성되는 중간에 개재된 유전체에 의해 수행되는 것이 유리하다. 따라서, 다양한 실시예들에 있어서, 제1 코일(30)과 제2 코일(40) 사이의 분리는 칩 제작 공정 중에 또는 후속의 임베디드 웨이퍼 처리 중에 제어될 수 있다. 그러므로, 신호 접속은 본 발명의 다양한 실시예들에 있어서는 엄격하게 제어될 수 있다.
도 2c를 참조하면, 복수의 재배열선(260)들이 제2 유전층(240)에 배치된다. 복수의 재배열선(260)들은 복수의 접촉패드(110)들을 반도체 패키지(50)의 복수의 외부 접촉패드(210)들과 접속시키는 금속선들이다.
복수의 외부 접촉패드(210)들은 확산방지 층과 같은 제1 전도성 라이너(270)를 포함할 수 있다. 제1 전도성 라이너(270)는 복수의 재배열선(260)들과 제3 유전층(250) 내의 개구부의 측벽들 위에 형성될 수 있다. 제2 전도성 라이너(280)는 제1 전도성 라이너(270) 위에 형성될 수 있다. 제2 전도성 라이너(280)는 언더 범프 금속피복(under bump metallization, UMB) 층일 수 있다. 납땜 볼(290)이 제2 전도성 라이너(280) 상에 배치되어 있다. 따라서, 납땜 볼(290)이 인쇄회로기판 상에 설치될 수 있다. 납땜 볼(290)은 납-주석 재료들과 같은 납땜 재료들을 포함할 수 있다. 유사하게, 다른 실시예에 있어서, 납땜 볼(290)이 97.5 Sn/2.6 Ag(97.5/2.5)와 같은 무연 납땜 재료들을 포함할 수 있다. 다양한 실시예들에 있어서, 제1 및 제2 전도성 라이너들(270 및 280)과 납땜 볼(290)들은 어떤 납땜 재료라도 포함할 수 있다. 예를 들면, 일 실시예에 있어서, 납땜재료는 납(Pb) 층과 그 다음의 주석(Sn) 층을 포함할 수 있다. 다른 실시예에 있어서는, 납땜 재료로서 SnAg가 증착될 수 있다. 다른 예들은, SnPbAg, SnPb, PbAg, PbIn, 및 무연 재료들, 예컨대, SnBi, SnAgCu, SnTn 및 SiZn을 포함한다. 다양한 실시예들에 있어서, 다른 적절한 재료들이 증착될 수 있다.
도 2d는 제1 코일(30), 제2 코일(40), 칩(100) 상의 복수의 접촉패드(110)들 중 하나에 그리고 복수의 외부 접촉패드(210)들 중 하나에 접속된 복수의 재배열선(260)들 중 하나의 재배열선을 나타내는 상이한 단면도를 도시한다.
유리하게는, 다양한 실시예들에 있어서, 제1 및 제2 코일(30 및 40)은 온칩 변압기 코일들과는 대조적으로 기판(150)으로부터 떨어져 아주 멀리 분리됨으로써, 기판(150) 쪽으로의 신호 손실들을 감소시킨다. 다양한 실시예들에 있어서, (차동 신호로부터 싱글 엔드 신호로의 전환도 포함하여) 칩에서 보드로의 천이 손실은 80 GHz에서 2 dB보다 더 낮을 수 있다.
또한 다양한 실시예들에 있어서, 온칩 신호 패드들이 필요하지 않을 수도 있는데 그 이유는 신호의 접속이 도 2a에 나타난 바와 같이 전자기적이기 때문이다. 이는 mm파 주파수들에서는 큰 이점이며 그 이유는 신호경로 상의 온칩 패드에 의해 유도되는 커패시턴스가 저역 통과 거동을 가지므로 신호 전달에 부정적인 영향을 주기 때문이다. 이들 경우에 있어서, 기술에 따라 40fF 내지 80fF의 범위일 수 있는 커패시턴스는 패드와 접지 사이에 연결된 온칩 스터브(stub)와 함께 분로 공진(shunt resonance)에 의해 보상된다. 그러나, 이러한 보상은 작동 주파수에 걸쳐 높은 옴의 임피던스를 제공하도록 선택된 주파수여야 한다.
본 발명의 실시예들을 이용하는 온칩 신호패드들의 제거는, 다른 소자에 의해 도입되는 제한사항들이 없이, 천이 성능에 따라 그리고 칩과 패키지의 형상 레이아웃의 제약만을 고려하여 더욱 최적화될 수 있는 인터페이스의 레이아웃에서의 유연성을 더 제공한다. 예를 들어, 통상적인 레이아웃의 제한사항은 칩 패드의 피치(칩(100) 상의 복수의 접촉패드(110)들의 서로 인접한 패드들 사이의 간격, 예컨대, 이는 약 100㎛ 내지 약 150㎛임)와 패키지 패드의 피치(복수의 외부 접촉패드(210)들의 서로 인접한 패드들 사이의 간격, 예컨대, 이는 약 400㎛ 내지 약 500㎛임) 사이의 고정된 간격에 의해 주어진다. 칩 패드의 피치와 패키지 패드의 피치 사이의 이러한 큰 차이는, 부분적으로는 손실들에 정비례하는 재배열선(260)들의 길이 때문이다.
또한, 유리하게는, mm파의 전단 인터페이스에서의 반도체 패키지(50)와 칩(100) 사이의 금속배선 층들에 의한 물리적 접촉이 없음으로 인해 물리적 및/또는 환경적인 스트레스들과 에이징에 대한 패키징된 소자의 mm파 인터페이스의 견고성을 향상시킬 수 있다. 또한, 칩-패키지 인터페이스에서의 전자기적 접속은 자동적으로 정전기 방전 보호장치를 구현하여, 실리콘 영역을 차지하여 mm파 신호의 성능을 악화시키는 다른 온칩 보호장치를 채택할 필요가 없도록 한다.
도 3은 본 발명의 일 실시예에 따른 인쇄회로기판에 설치된 mm파 반도체 패키지를 도시한다.
반도체 패키지(50)은 복수의 외부 접촉패드(210)들을 이용하여 회로기판(300)에 설치된다. 회로기판(300)은 안테나(도 1에 도시됨)를 포함할 수 있거나 대안적으로 별개의 안테나가 회로기판(300) 상에 설치될 수 있다.
도 4a 내지 4c를 포함하는 도 4는 본 발명의 대안적인 실시예들에 따른 반도체 패키지를 도시한다. 도 4a 및 4b는 상면도를 나타내는 한편 도 4c는 변압기의 일 실시예의 3D 도면을 나타낸다.
다양한 실시예들에 있어서, 반도체 패키지(50)는 다수의 코일들 또는 다중 권선 또는 다수의 루프 코일들과 같은 서로 다른 구성들을 가지는 변압기 코일들을 포함할 수 있다. 도 4a는, 제1 코일(30)과 제2 코일(40)이 복수의 루프들로 구성된 실시예를 도시한다. 이 실시예에 있어서, 제1 코일(30)과 제2 코일(40)은 나선형 형상을 갖는다. 도 4b는 제1 및 제2 코일들(30, 40)의 다른 대안적 형상을 도시한다. 도 4b에서, 제1 코일(30)과 제2 코일(40)은 직사각형 형상의 코일을 갖는다. 도 4c는 본 발명의 다른 대안적인 실시예에 있어서 도 4b에 도시된 직사각형 코일들을 포함하는 제1 코일(30)과 제2 코일(40)의 3D 도면을 나타낸다. 도시된 바와 같이, 제1 코일(30)은 금속배선 층 스택(120)에 하부통로(21)를 가질 수 있다. 하부통로(21)를 통해, 제1 코일(30)은 칩(100) 내의 입력/출력 노드들에 접속될 수 있는 한편 제2 코일(40)은 반도체 패키지(50)의 복수의 외부 접촉패드(210)에 접속될 수 있는 상부통로(22)를 가질 수 있다.
도 5a 내지 5e를 포함하는 도 5는, 변압기 코일들이 복수의 금속층들 위에 형성된 반도체 패키지의 대안적인 일 실시예를 도시한다.
일 실시예에 있어서, 상면도는 도 2에 기재된 실시예와 유사하다. 그러나, 단면도로 도 5b에 도시된 바와 같이, 제1 코일(30)은 복수의 금속층들 위에 형성되어 있다. 예를 들어, 일 실시예에 있어서, 제1 코일(30)은 제1 금속층 코일(31), 제2 금속층 코일(32), 제3 금속층 코일(33), 및 제4 금속층 코일(34)를 구비한다. 금속층 코일들의 각각은 비아(36)들을 통해 상호 연결될 수 있다. 따라서, 복수 층의 코일이 본 발명의 실시예들에서 형성될 수 있다. 도 5d는, 두 층의 코일이 제1 코일(30)을 구현하고 단일 층의 코일이 제2 코일(40)을 구현하는 변압기의 일 실시예의 3D 도면을 도시한다. 이러한 실시예는 도 5b를 이용하여 설명된 실시예의 예시적인 실시예이다.
또한, 도 5c에 도시된 바와 같은 일부 실시예들에 있어서, 제2 코일(40)은 또한 제1 유전층(230) 위에서 복수의 금속층들에 형성될 수 있다. 예를 들어, 일 실시예에 있어서, 제2 코일(40)은 재배열 레벨 비아(43)를 통해 접속된 제1 재배열 레벨 코일(41)과, 제2 재배열 레벨 코일(42)을 구비한다. 도 5의 실시예들은 도 4에 도시된 실시예들과 조합됨으로써 하나 이상의 실시예에서 다수의 층인 다중 권선 코일들을 형성할 수 있다. 도 5e는, 두 층의 코일이 제1 코일(30)을 구현하고 두 층의 코일이 제2 코일(40)을 구현하는 변압기의 일 실시예의 3D 도면을 도시한다. 도 5e는 도 5c를 이용하여 설명된 실시예의 예시적인 일 실시예이다.
도 6 내지 15는 본 발명의 일 실시예에 따른 제작의 다양한 단계들 중의 반도체 패키지를 도시한다.
도 6a 내지 6c를 포함하는 도 6은 소자 영역들과 금속배선 층들의 형성 후의 반도체 기판을 나타내는데, 여기에서 도 6a와 6b는 단면도를 나타내고 도 6c는 상면도를 나타낸다.
도 6a를 참조하면, 전단 처리 및 후단 처리 완료 후의 반도체 기판(150)이 도시되어 있다. 반도체 기판(150)은 내부에 형성된 복수의 반도체 소자들, 즉, 칩(100)들을 구비한다. 칩(100)들의 각 칩은 어떠한 형태의 칩으로 될 수도 있다. 예를 들어, 칩(100)들의 각각은 논리 칩, 메모리 칩, 아날로그 칩, RF-칩 및 다른 형태의 칩들일 수 있다. 칩(100)들의 각각은 집적회로를 형성하는 트랜지스터들 또는 다이오드들과 같은 복수의 소자들을 포함할 수 있거나 단일 트랜지스터 또는 단일 다이오드와 같은 별개의 소자일 수 있다.
칩(100)들은 하나 이상의 실시예들에서 임의 형태의 회로를 포함할 수 있다. 하나 이상의 실시예들에 있어서, 반도체 칩(100)은 무선통신용 집적회로 칩을 포함할 수 있다. 하나 이상의 실시예들에 있어서, 반도체 칩(100)들의 각각은 무선통신용 안테나 구조물에 접속하기 위한 출력들 및/또는 입력들을 포함한다. 반도체 칩(100)은 하나 이상의 실시예에서 실리콘 칩일 수 있다. 다양한 실시예들에 있어서 반도체 칩(10)은 마이크로파 작업 처리용 마이크로파 단일 집적회로(MMIC) 칩일 수 있다. MMIC 칩들은 마이크로파 혼합, 전력 증폭, 저잡음 증폭, 및 고주파 스위칭과 같은 기능들을 수행할 수 있다. MMIC 칩들은 대량생산될 수 있으며 크기가 소형으로, 예를 들어 약 1 ㎟ 내지 약 10 ㎟ 인데, 이는, 예컨대 스마트폰과 휴대폰과 같은 고주파 장치들의 작동을 가능하게 한다.
일 실시예에 있어서, 기판(150)은 실리콘 웨이퍼와 같은 반도체 웨이퍼를 포함할 수 있다. 다른 실시예들에 있어서, 기판(150)은 SIGe, SiC와 같은 합금 또는, 예컨대, GaAs, InP, InAs, GaN, 사파이어, 절연체상의 실리콘과 같은 복합 반도체 재료를 포함하는 다른 반도체 재료를 포함하는 웨이퍼일 수 있다.
도 6a를 참조하면, 소자 영역(101)들이 기판(150) 내에 배치된다. 소자 영역(101)들은 다양한 실시예들에 있어서 도핑된 영역들을 포함할 수 있다. 또한, 소자 영역(101)들의 일부 부분은 기판(150) 위에 형성될 수 있다. 소자 영역(101)들은 활성 영역들, 예컨대 트랜지스터들의 채널 영역들을 포함할 수 있다.
기판(150)은 상면(11)과 그 반대쪽의 저면(12)을 포함한다. 다양한 실시예들에 있어서, 소자 영역(101)들은 저면(12)보다 기판(150)의 상면(11)에 더 근접하게 형성되어 있다. 능동소자들이 기판(150)의 소자 영역(101)들의 상부에 형성될 수 있다. 소자 영역(101)들은, 소자에 따라서는, 약 10 ㎛ 내지 약 200 ㎛이고, 일 실시예에서는 약 50 ㎛인 깊이(dDR)까지 확장되어 있다.
다양한 실시예들에 있어서, 소자 영역(101)들의 소자들 간의 접속용 및/또는 외부 회로와의 모든 필요한 상호연결들, 연결들, 패드들 등은 기판(150) 위에 형성된다. 따라서, 금속배선 층 스택(120)은 기판(150) 위에 형성된다. 금속배선 층 스택(120)은 하나 이상의 금속배선층들을 포함할 수 있다. 금속배선의 각 층은 절연층 내에 매립된 금속선들 또는 비아들을 포함할 수 있다. 금속배선 층 스택(120)은 소자 영역(101)들에 접촉하기 위하여 그리고 또한 각 칩(100) 내에서 서로 다른 소자들을 접속시키기 위하여 금속선들 및 비아들을 포함할 수 있다.
도 6b는 금속배선 층 스택(120)을 나타내는 단일의 반도체 칩(100)의 확대단면도를 도시한다. 제1 코일(30)이 금속배선 층 스택(120)에 형성되어 있다. 다양한 실시예들에 있어서, 제1 코일(30)은 금속배선 층 스택(120)의 최상부 금속층에 형성된다. 제1 코일(30)은 일 실시예에서 다마신(damascene) 또는 듀얼 다마신 공정을 이용하여 형성될 수 있다. 일 실시예에 있어서, 제1 코일(30)은 구리를 포함한다. 대안적인 실시예에 있어서, 제1 코일(30)은 블랭킷 증착(blanket deposition) 및 서브트랙티브 에치법(subtractive etch process)을 이용하여 형성되는 알루미늄을 포함한다.
보호층일 수 있는 패시베이션층(130)은 추가의 처리 전에 금속배선 층 스택(120) 위에 형성될 수 있다. 패시베이션층(130)은 다양한 실시예들에서 증착되거나 코팅될 수 있다. 패시베이션층(130)은 산화물, 질화물, 폴리이미드, 또는 본 기술분야의 당업자에게 공지된 다른 적절한 재료들을 포함할 수 있다. 패시베이션층(130)은 일 실시예에서는 하드 마스크를 그리고 다른 실시예에 있어서는 레지스트 마스크를 포함할 수 있다. 패시베이션층(130)은 후속 처리 중에 소자 영역(101)들뿐만 아니라 금속배선 층 스택(120)을 보호하는데 도움이 된다.
또한, 칩(100)의 최종 깊이는 기판(150)을 박막화하는 단계 후에 결정될 것이다. 기판(150)은 저면(12)으로부터 얇아져 소자 영역(101)들의 표면을 노출시킬 수 있다.
도 6c는 복수의 칩들을 포함하는 기판(150)의 상면도를 도시한다. 각 칩(100)은 표시 선들 또는 절단 채널들로 불리는 복수의 영역들에 의해 서로 분리되어 있다. 기판(150)은 절단 채널들을 따라 분리되거나 절단되어서 개별적인 칩(100)들을 형성한다.
도 7은, 복수의 칩(100)들 중 두 개를 도시하는 확대단면도를 도시한다. 도 7을 참조하면, 반도체 칩(100)은 캐리어(400) 위에 배치된다. 다양한 실시예들에 있어서, 활성 영역들을 가지는 반도체 칩(100)들의 상면(11)은 도 4에 도시된 바와 같은 캐리어(400)과 마주하여 배치된다.
상면(11)으로부터 노출된 저면(13)까지의 복수의 반도체 칩(100)들의 두께는 다양한 실시예들에 있어서 500 ㎛ 미만일 수 있다. 상면(11)으로부터 노출된 저면(13)까지의 복수의 반도체 칩(100)들의 두께는 하나 이상의 실시예들에 있어서 약 200 ㎛ 내지 약 500 ㎛일 수 있다.
다음으로, 복수의 반도체 칩(100)들은 처리 중에 기계적인 지지와 안정성을 제공하는 캐리어(400)에 부착된다. 다양한 실시예들에 있어서, 캐리어(400)는 니켈, 스틸, 또는 스테인레스 스틸과 같은 금속과 같은 강체 재료, 적층박판, 필름, 또는 재료의 적층체로 만들어진 판일 수 있다. 캐리어(400)는 적어도 하나의 평면을 가질 수 있으며 이 평면 위로 복수의 반도체 칩(100)이 배치될 수 있다. 비록 다양한 실시예들에 있어서 캐리어(400)가 임의의 적절한 형상일 수 있기는 하지만, 하나 이상의 실시예들에 있어서, 캐리어(400)는 둥글거나 사각형일 수 있다. 캐리어(400)는 다양한 실시예들에 있어서 임의의 적절한 크기를 가질 수 있다. 일부 실시예들에 있어서, 캐리어(400)는 접착 테이프, 예를 들어 캐리어(400)에 적층된 양면접착테이프를 포함할 수 있다. 캐리어(400)는 일 실시예에서 접착 호일을 가지는 환상의 구조물(고리형태임)인 프레임을 포함할 수 있다. 접착 호일은 하나 이상의 실시예들에 있어서 프레임에 의해 외부 에지들을 따라 지지될 수 있다.
복수의 반도체 칩(100)들은 다양한 실시예들에서 접착층(35)을 이용하여 캐리어(400)에 부착될 수 있다. 다양한 실시예들에 있어서, 접착층(35)은 아교 또는 다른 접착하는 형태의 재료를 포함할 수 있다. 다양한 실시예들에 있어서, 접착층(35)은 예컨대 일 실시예에서는 약 100 ㎛ 미만으로, 그리고 다른 실시예에서는 1 ㎛ 내지 약 50 ㎛로 얇을 수 있다.
도 8은 본 발명의 일 실시예에 따른 재구성된 웨이퍼를 형성한 후에 제작 중인 반도체 패키지를 도시한다.
도 8에 도시된 바와 같이, 봉지재(220)가 반도체 칩(100)들 위에 도포되어 반도체 칩(100)들을 부분적으로 둘러싸고 있다. 일 실시예에 있어서, 봉지재(220)는, 스텐실(stencil) 또는 스크린 인쇄와 같은 인쇄 공정들뿐만 아니라 압축 성형, 이송 성형 공정, 사출 성형, 과립 성형(granulate molding), 분말 성형, 액상 성형과 같은 성형 공정을 이용하여 도포된다.
다양한 실시예들에 있어서, 봉지재(220)는 유전 재료를 포함하고 일 실시예에서는 몰드 화합물을 포함할 수 있다. 다른 실시예들에 있어서, 봉지재(220)는 중합체, 공중합체, 생고분자, 섬유 함침 중합체(예컨대, 수지 내의 탄소 또는 유리 섬유들), 입자 충진 중합체, 및 다른 유기재료들 중 하나 이상을 포함할 수 있다. 하나 이상의 실시예들에 있어서, 봉지재(220)는 몰드 화합물을 이용하여 형성되지 않은 밀폐재(sealant), 및 에폭시 수지들 및/또는 실리콘들과 같은 재료를 포함한다. 다양한 실시예들에 있어서, 봉지재(220)는 임의의 적절한 듀로플라스틱, 열가소성, 열경화성 재료, 또는 적층박판(laminate)으로 만들어질 수 있다. 봉지재(220)의 재료는 일부 실시예에 있어서는 충진재를 포함할 수 있다. 일 실시예에 있어서, 봉지재(220)는 에폭시 재료 및 유리 소립자들 또는 알루미나나 유기 충진재와 같은 다른 전기절연성 미네랄 충진재들을 포함할 수 있다. 봉지재(220)는 경화될 수 있는데, 즉 열처리를 받아 굳어짐으로써 반도체 칩(100)을 보호하는 기밀 씰을 형성할 수 있다. 경화 공정은 봉지재(220)를 굳게 함으로써 반도체 칩(100)들을 유지하는 단일의 기판을 형성한다. 이러한 기판은 임베디드 웨이퍼 레벨 패키징을 이용하여 팬 아웃된 패키지를 형성하기 위해 이용될 수 있는 재구성된 웨이퍼(5)라고 불린다.
임베디드 웨이퍼 레벨 패키징은, 보통의 재구성된 웨이퍼(5)를 이용하여 다수의 패키지들이 패키징되는 웨이퍼 형태의 제작 공정들을 이용하여 패키징이 인공적인 웨이퍼에 실현되는 표준 웨이퍼 레벨 패키징을 개선한 것이다. 앞서 설명된 바와 같이, 팬 아웃형 패키지에서, 외부 접촉패드들 및/또는 반도체 칩(100)을 복수의 외부 접촉패드(210)들에 연결하는 도체선들 중 적어도 일부는 반도체 칩(100)의 외곽선의 외부에 측면으로 위치하거나 적어도 반도체 칩(100)의 외곽선을 가로지른다. 따라서, 팬 아웃형 패키지에 있어서, 반도체 칩(100)의 패키지의 주위의 외측부는 통상적으로 (부가적으로) 패키지를 응용 보드 등과 같은 외부 응용 제품들에 전기적으로 접합시키는데 이용된다. 반도체 칩(100)을 둘러싸는 패키지의 이러한 외측 부분은 반도체 칩(100)의 점유공간에 대한 패키지의 접촉 영역을 효과적으로 확대시킴으로써, 후속 공정, 예컨대 제2 레벨 조립에 관한 패키지 패드의 크기와 피치의 관점에서 제약사항들을 완화되도록 한다.
도 9는 본 발명의 일 실시예에 따라 재구성된 웨이퍼를 캐리어로부터 분리한 후, 제작 중인, 반도체 패키지를 도시한다.
도 9를 참조하면, 캐리어(400)는 재구성된 웨이퍼(5) 또는 인공적인 웨이퍼를 분리하도록 제거된다. 봉지재(220)는 후속 공정 중에 물리적 및 열적 안정성을 제공한다. 또한 캐리어(400)를 제거함으로써 반도체 칩(100)의 정면이 노출된다. 후속 공정 중에, 재구성된 웨이퍼(5)는 다양한 실시예들에 있어서 봉지재(220)의 열적 안정성에 따라서 300℃만큼 높은 온도를 받을 수 있다.
도 10은, 본 발명의 일 실시예에 따라 칩의 접촉패드들에 대한 개구부들을 형성한 후의 반도체 패키지의 확대단면도를 도시한다. 도 6 내지 9와는 달리, 도 7은 단일의 반도체 패키지의 확대도를 도시한다.
도 10을 참조하면, 반도체 칩(100)은 금속배선 층 스택(120)의 금속층 내에 형성된 복수의 접촉패드들을 포함할 수 있다. 제1 유전층(230)은 봉지재(220)와 칩(100) 위에 증착된다.
제1 유전층(230)은 접촉패드들용 개구부(410)들을 형성하며 패터닝된재구성된 웨이퍼(5) 위에 형성될 수 있다. 다양한 실시예들에 있어서, 제1 유전층(230)은 절연층이고 증착되거나 코팅될 수 있다. 하나 이상의 실시예들에 있어서, 제1 유전층(230)은 산화물 층 또는 산화물/질화물 층 스택을 포함할 수 있다. 다른 실시예들에 있어서, 제1 유전층(230)은 질화 실리콘, 실리콘 산화질소, FTEOS, SiCOH, 폴리이미드, 포토이미드, BCB 또는 다른 유기 중합체들, 또는 그 조합들을 포함할 수 있다. 선택적인 절연 라이너는 제1 유전층(230) 위에 형성될 수 있다. 선택적인 절연 라이너는, 일 실시예에서, 질화물 층을 포함할 수 있다. 다양한 실시예들에 있어서, 선택적인 절연 라이너는 FTEOS, SiO2, SiCOH, 또는 다른 저유전 재료들을 포함할 수 있다. 사진식각(photolithography) 공정을 이용하여, 제1 유전층(230)을 패터닝하여 반도체 칩(100)들의 금속층상의 본드 패드들인 복수의 접촉패드(110)들을 개방시킨다.
도 11은, 본 발명의 일 실시예에 따른 재배열층을 위한 시드(seed) 층의 제작 후의 반도체 패키지의 확대도를 도시한다.
도 11을 참조하면, 전도성 라이너(430)가 증착된다. 다양한 실시예들에 있어서, 전도성 라이너(430)는 증착공정을 이용하여 증착되어 균일한 층을 형성한다. 전도성 라이너(430)는 다양한 실시예들에 있어서 확산방지막과 전도성 시드층을 포함할 수 있다. 확산방지막은 Ti, Ta, Ru, W, 그 조합들, 또는 질화물, 규화물, 그 탄화물을 포함할 수 있다. 이러한 조합들의 예들은 TiN, TaN과, WN, 및 TiW를 포함한다. 다양한 실시예들에 있어서, 전도성 라이너(430)는 화학기상증착, 플라즈마 기상증착 또는 원자층 증착을 이용하여 증착된다. 다양한 실시예들에 있어서, 확산방지막은 약 20 nm 내지 약 200 nm의 두께를 포함한다. 전도성 라이너(430)는 확산방지용 금속일 수 있어서 재배열 금속배선 층의 마지막 금속선으로부터 구리가 외부 확산되는 것을 방지할 뿐만 아니라 추가의 금속층들과의 상호 혼합을 방지한다.
다양한 실시예들에 있어서, 전도성 시드층은 증착공정을 이용하여 증착되어 균일한 층을 형성한다. 다양한 실시예들에 있어서, 전도성 시드층은 화학기상증착, 플라즈마 기상증착 또는 원자층 증착을 이용하여 증착된다. 다양한 실시예들에 있어서, 전도성 시드층은 약 20 nm 내지 약 200 nm의 두께를 포함한다. 전도성 시드층은 후속 전기도금 공정 중의 성장을 위한 시드층을 제공한다. 다양한 실시예들에 있어서, 전도성 시드층은 구리 또는 Al, W, Ag, Au, Ni, 또는 Pd와 같은 기타 다른 금속들을 포함할 수 있다.
다음으로 도 11에 도시된 바와 같이, 두꺼운 포토레지스트층(440)이 전도성 라이너(430) 위에 증착된다. 다양한 실시예들에 있어서, 포토레지스트층(440)은 수 미크론의 두께이고, 일 실시예에 있어서는, 약 1 ㎛에서 약 10 ㎛까지 변화한다. 증착 후, 포토레지스트층(440)은 제1 유전층(230) 내에 미리 형성된 개구부(410)들을 충진한다. 포토레지스트층(440)은 노광되고 현상된다. 패터닝된 포토레지스트층(440)은 재배열 금속선들과 접촉패드들의 양자 모두에 대한 패턴들을 포함한다. 결과적으로, 포토레지스트층(440)은 변압기의 제2 코일을 형성하기 위하여 할당된 영역들에서 제거된다.
도 12는, 본 발명의 일 실시예에 따른 재배열층의 제작 후의 반도체 패키지의 확대도를 도시한다.
도 12를 참조하면, 재배열선(260)들과 제2 코일(40)은 패터닝된 포토레지스트층(440) 사이에서 노출된 전도성 라이너(430) 위에 충진 금속을 전기도금하여 형성된다. 다양한 실시예들에 있어서, 충진 금속은, 비록 일부 실시예들에 있어서는 다른 적절한 도선들이 이용된다고는 하지만, 구리를 포함한다. 전도성 라이너(430)의 시드층은, 일 실시예에서, 후속의 금속선들의 재료와 동일한 재료를 포함할 수 있어 전기도금을 할 수 있다. 다양한 실시예들에 있어서, 재배열선(260)들은, 일 실시예에서, 다수의 층들, 예를 들어, Cu/Ni, Cu/Ni/Pd/Au, Cu/NiMoP/Pd/Au, 또는 Cu/Sn을 포함할 수 있다.
패터닝된 포토레지스트층(440)은 전도성 라이너(430)를 노출시키기 위하여 벗겨진다. 노출된 전도성 라이너(430)는, 예컨대 습식 식각 화학(wet etch chemistry)을 이용하여 선택적으로 식각되어 제거된다.
도 13은, 본 발명의 일 실시예에 따른 재배열선 둘레로 보호 유전층을 형성한 후의 반도체 패키지의 확대도를 도시한다.
제2 유전층(240)은 제1 유전층(230) 위에 형성된다. 제2 유전층(240)은 다양한 실시예들에서 재배열선(260)들과 제2 코일(40)을 둘러싼다. 제2 유전층(240)은 다양한 실시예들에서 증착되거나 코팅될 수 있다. 제2 유전층(240)은 하나 이상의 실시예들에서 제1 유전층(230)과 동일한 재료를 포함할 수 있다. 대안적으로, 제2 유전층(240)은 다른 재료를 포함할 수 있다. 이 단계에서의 구조가 도 13에 도시되어 있으며 재배열선(260)들과 제2 코일(40)을 포함한다.
도 14는, 본 발명의 일 실시예에 따른 유전층에서의 콘택들을 위한 개구부들을 형성한 후의 반도체 패키지의 확대도를 도시한다.
제3 유전층(250)은 제2 유전층(240) 위에 형성된다. 제3 유전층(250)은 다양한 실시예들에서 증착되거나 코팅될 수 있다. 납땜 콘택들용 개구부들이 제3 유전층(250) 내에 만들어져 있다.
도 15는, 본 발명의 일 실시예에 따른 납땜 볼 콘택들을 형성한 후의 반도체 패키지의 확대도를 도시한다.
하나 이상의 실시예들에 있어서, 납땜 용제와 납땜 재료가 제3 유전층(250) 내의 개구부들 내에 증착될 수 있다. 비록 다른 실시예들에서는 무전해도금과 같은 다른 공정들 또는 기상증착과 같은 증착 공정들이 또한 이용될 수 있지만, 납땜 재료는 전기도금될 수 있다. 납땜 재료는 단일의 층일 수 있거나 서로 다른 조성들을 가지는 다수의 층들을 포함할 수 있다. 예를 들어, 일 실시예에서, 납땜 재료는 납(Pb) 층과 그 다음의 주석(Sn) 층을 포함할 수 있다. 다른 실시예에 있어서, SnAg가 납땜 재료로서 증착될 수 있다. 다른 예들은 SnPbAg, SnPb, PbAg, PbIn, 및 무연재료들, 예컨대 SnBi, SnAgCu, SnTn, 및 SiZn를 포함한다. 다양한 실시예들에 있어서, 다른 적절한 재료들이 증착될 수 있다.
열처리가 수행되어 도 15에 도시된 납땜 볼(290)들을 형성할 수 있다. 열처리는 납땜 재료를 리플로(reflow) 시키고 가열에 의해 납땜 볼(290)들이 형성된다. 예를 들어, Pb/Sb 층이 증착되는 경우의 실시예에 있어서, 리플로 납땜 후에는, 300℃를 초과하는 용융온도를 갖는 95 Pb/5 Sn (95/5) 또는 90 Pb/10 Sn (95/10)을 포함하는 고함량의 납 합금이 형성된다. 다른 일 실시예에 있어서, 183℃의 용융온도를 가지는 공융 63 Pb/37 Sn (63/37)이 형성된다. 유사하게, 무연 납땜 볼(290)들이 97.5 Sn/2.6 Ag (97.5/2.5)의 조성을 가지는 상태로 형성될 수 있다. 납땜 볼(290)들은 동질의 재료를 포함하고 명확히 정해진 용융온도를 갖는다. 예를 들어, 용융점이 높은 Pb/Sn 합금들은 재료의 피로에 내성을 나타내는 신뢰성 있는 야금들이다. 복수의 외부 접촉패드(210)들로부터의 금속은 또한 일부 실시예들에 있어서 열처리 중에 확산되어 상호 혼합될 수 있다.
재구성된 웨이퍼(5)는 개별적인 반도체 패키지들 내에서 형성되기 위하여 이제 박막화되고 분리될 수 있다.
도 16a와 16b를 포함하는 도 16은 본 발명의 대안적인 실시예에 따른 반도체 패키지의 개략적인 회로도를 도시한다.
이 실시예에서, 제2 코일(40)도 차동 코일이다. 그러므로, 도 1에 도시된 실시예와는 달리, 이 실시예에서는, 제2 코일(40)의 양 단부 중 어느 것도 접지 전위에 연결되어 있지 않다. 예를 들어, 제2 코일(40)의 양 단부는 안테나(60)에 접속된 안테나 부품(61)에 접속될 수 있다. 예를 들어, 도 16a에 도시된 일 경우에 있어서, 차동 신호로부터 싱글 엔드 신호로의 전환은 인쇄회로기판의 일부일 수 있거나 독립형 장치일 수 있는 안테나 부품(61) 내에서 수행될 수 있다. 앞에서의 실시예들에서 설명된 바와 같이, 제1 코일(30)은 칩(100) 내에 있지만 제2 코일(40)은 칩(100)의 외부에 있다.
도 16b에 도시된 다른 실시예에 있어서, 제2 코일(40)은, 다양한 실시예들에서 인쇄회로기판의 일부일 수 있거나 독립형의 소자일 수 있는 차동 안테나(62)에 바로 또는 접속 부품(61B)에 의해 연결될 수 있다.
도 17은, 본 발명의 대안적인 실시예에 따른 수신기와 송신기의 양자 모두를 도시하는 반도체 패키지의 개략적인 회로도를 도시한다.
송신기 회로는 첨자 "A"로 나타내어져 있으며 한편 수신기 회로는 첨자 "B" 로 나타내어져 있다. 따라서, 송신기측 변압기(45A)는 제1 송신기 코일(30A)와 제2 송신기 코일(40A)를 포함하는 한편, 수신기측 변압기(45B)는 제1 수신기 코일(30B)와 제2 수신기 코일(40B)를 포함한다. 유사하게, 송신기측 전단 회로(10A)는 송신기측 변압기(45A)에 접속되어 있는 한편, 수신기측 전단 회로(10A)는 수신기측 변압기(45B)에 접속되어 있다. 송신기측 전단 회로(10A)는 제1 차동신호회로(20A)를 포함할 수 있는 한편, 수신기측 전단 회로(10B)는 제2 차동신호회로(20B)를 포함할 수 있다.
차동으로부터 싱글 엔드로의 전환들과 그 반대로의 전환들로 인한 이득의 손실들은 송신기측 전단 회로(10A)와 수신기측 전단 회로(10B)에 대해 서로 다른 영향을 미친다. 예를 들어, 신호의 증폭은 전환 후에만 제공되기 때문에 수신기측에서의 신호의 전환으로 인한 입력 손실은 잡음지수의 저하로 변한다(dB 단위의 전환 손실은 dB 단위의 잡음지수임). 이러한 잡음지수의 저하는 더 이상 보상될 수 없으므로 이러한 잡음은 수신기측 전단 회로(10B)의 전체적인 성능에 영향을 미친다. 그러나, 송신기측 전단 회로(10B)에서의 차동으로부터 싱글 엔드로의 전환에 대해서는, 예컨대, 전류를 증대시킴으로써 달성될 수 있는 송신기 체인에서의 이득 증가에 의해 신호의 손실은 거의 완전히 보상될 수 있다.
구체적인 실시예들을 참조하여 본 발명을 설명하였으나, 이러한 설명은 제한하는 의미로 해석될 것을 의도한 것은 아니다. 본 발명의 다른 실시예들 뿐만 아니라 구체적인 실시예들의 다양한 변형예들 및 조합들은 이러한 설명의 참조 시 본 기술분야의 당업자들에게는 명백할 것이다. 실례로서, 도 1 내지 15에 나타내어진 실시예들은 다양한 실시예들에서 서로 조합될 수 있다. 그러므로 첨부의 특허청구범위는 어떠한 이런 변형예들 및 실시예들도 포함하는 것을 의미한다.
비록 본 발명 및 본 발명의 이점들이 상세하게 설명되었지만, 다양한 변경들, 대체들 및 대안들이 첨부의 특허청구범위에 정의된 바와 같은 본 발명의 사상과 범주를 벗어남이 없이 본원에서 이루어질 수 있다고 이해해야 한다. 예를 들어, 본원에서 설명된 특징들, 기능들, 공정들, 및 재료들 중 대부분이 본 발명의 범주 내에 있으면서 변할 수 있다는 것은 본 기술 분야의 당업자들에 의해 용이하게 이해될 수 있을 것이다.
더욱이, 본 출원의 범주는 본 명세서에서 설명된 공정, 기기, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특정 실시예들로 제한되려고 의도된 것이 아니다. 본 기술분야의 통상의 기술자라면 본원에서 설명된 상응하는 실시예들과 동일한 기능을 실질적으로 수행하거나 동 실시예들과 동일한 결과를 실질적으로 달성하는, 현존하거나 나중에 개발될 공정들, 기기들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들이 본 발명에 따라 이용될 수 있다는 것을 본 발명의 개시물로부터 용이하게 이해할 것이다. 따라서, 첨부된 청구범위는 본 발명의 범주 내에서 그러한 공정들, 기기들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들을 포함하도록 의도된다.

Claims (17)

  1. 봉지재(encapsulant) 내에 배치된 반도체 칩(100)과,
    상기 반도체 칩(100) 내에 배치된 제1 코일(30)과,
    상기 봉지재와 상기 반도체 칩(100) 위에 배치된 유전층(230)과,
    상기 유전층(230) 위에 배치된 제2 코일(40)―상기 제1 코일(30)은 상기 제2 코일(40)에 자기적으로 접속(magnetically coupled)됨―과,
    상기 반도체 칩(100) 내의 복수의 접촉 패드들과,
    상기 봉지재 위에 배치된 복수의 외부 접촉 패드들과,
    상기 복수의 접촉 패드들 중 하나의 패드를 상기 복수의 외부 접촉 패드들 중 하나의 패드와 접속시키는 재배열선(redistribution line)을 포함하고, 상기 재배열선과 상기 제2 코일(40)은 동일한 재배열층 내에 배치되어 있는
    반도체 패키지(50).
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체 칩(100) 내에 배치된 제2 유전층을 더 포함하되, 상기 제2 유전층은 상기 유전층과 상기 제1 코일(30)의 사이에 배치되어 있는
    반도체 패키지(50).
  4. 봉지재 내에 배치된 반도체 칩(100)과,
    상기 반도체 칩(100) 내에 배치된 제1 코일(30)과,
    상기 봉지재와 상기 반도체 칩(100) 위에 배치된 유전층(230)과,
    상기 유전층(230) 위에 배치된 제2 코일(40)―상기 제1 코일(30)은 상기 제2 코일(40)에 자기적으로 접속됨―과,
    상기 반도체 칩(100) 내의 상기 제1 코일(30)의 아래에 배치되어 있고 상기 제1 코일(30)에 전기적으로 접속된 금속선을 포함하되, 상기 금속선은 제2 코일(40)에 자기적으로 접속되어 있는
    반도체 패키지(50).
  5. 제1항에 있어서,
    상기 제1 코일(30)과 상기 반도체 칩(100) 내에 배치된 금속 루프를 더 포함하되, 상기 금속 루프는 상기 제1 코일(30)보다 더 작은 직경을 가지며 상기 제1 코일(30)에 전기적으로 접속되어 있는
    반도체 패키지(50).
  6. 제1항에 있어서,
    상기 제2 코일(40)과 상기 유전층 내에 배치된 금속 루프를 더 포함하되, 상기 금속 루프는 상기 제2 코일(40)보다 더 작은 직경을 가지며 상기 제2 코일(40)에 전기적으로 접속되어 있는
    반도체 패키지(50).
  7. 제1항에 있어서,
    상기 제2 코일(40)은 제1 단부와 제2 단부를 가지며, 상기 제1 단부는 접지 전위 노드에 접속되어 있는
    반도체 패키지(50).
  8. 제7항에 있어서,
    상기 제2 단부는, 안테나의 수신기/송신기의 입력/출력 노드에 접속된 노드에 접속되어 있는
    반도체 패키지(50).
  9. 제1항에 있어서,
    상기 제2 코일(40)은 제1 단부와 제2 단부를 가지며, 상기 제1 단부는 제1 차동 입력/출력 노드에 접속되어 있고 상기 제2 단부는 제2 차동 입력/출력 노드에 접속되어 있는
    반도체 패키지(50).
  10. 제1항에 있어서,
    상기 반도체 칩(100)은 차동 신호의 입력/출력 인터페이스를 포함하고, 상기 반도체 패키지(50)는 싱글 엔드 신호 입력/출력 인터페이스를 포함하는
    반도체 패키지(50).
  11. 반도체 패키지(50)를 형성하는 방법에 있어서,
    최상부의 금속층에 배치된 제1 코일(30)을 가지는 반도체 칩(100)을 형성하고, 상기 반도체 칩(100) 내의 상기 제1 코일(30)의 아래에 배치되어 있고 상기 제1 코일(30)에 전기적으로 접속된 금속선을 형성하는 단계와,
    상기 반도체 칩(100)을 포함하는 재구성된 웨이퍼를 형성하는 단계와,
    상기 재구성된 웨이퍼 위에 유전층을 형성하는 단계와,
    상기 유전층 위에 제2 코일(40)을 형성하는 단계를 포함하되,
    상기 제2 코일(40)은 상기 제1 코일(30) 및 상기 금속선과 자기적으로 접속하도록 구성되어 있는
    반도체 패키지(50)의 형성방법.
  12. 제11항에 있어서,
    상기 반도체 칩(100)으로부터의 차동 신호의 제1 차동 출력을 상기 제1 코일(30)의 제1 단부에 접속시키는 단계와,
    상기 차동 신호의 제2 차동 출력을 상기 제1 코일(30)의 제2 단부에 접속시키는 단계를 더 포함하는
    반도체 패키지(50)의 형성방법.
  13. 제11항 또는 제12항에 있어서,
    상기 제2 코일(40)의 일 단부를 접지 전위 노드에 접속시키는 단계를 더 포함하는
    반도체 패키지(50)의 형성방법.
  14. 제11항 또는 제12항에 있어서,
    상기 제2 코일(40)을 형성하는 단계 후에 상기 재구성된 웨이퍼를 분리(singulating)하는 단계를 더 포함하는
    반도체 패키지(50)의 형성방법.
  15. 제11항 또는 제12항에 있어서,
    상기 최상부의 금속층에 배치된 제1 코일(30)을 가지는 반도체 칩(100)을 형성하는 것은 상기 최상부의 금속층에 제1 코일(30)을 그리고 상기 최상부의 금속층보다 더 낮은 금속층을 형성하는 것을 포함하는
    반도체 패키지(50)의 형성방법.
  16. 제11항 또는 제12항에 있어서,
    상기 유전층 내에 재배열선들을 형성하는 단계를 더 포함하는
    반도체 패키지(50)의 형성방법.
  17. 제11항 또는 제12항에 있어서,
    상기 제2 코일(40)의 각 단부를 외부 접촉 패드에 접속시키는 단계를 더 포함하는
    반도체 패키지(50)의 형성방법.
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