CN103681258A - 一种源漏双外延层的形成方法 - Google Patents

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Abstract

本发明涉及一种源漏双外延层的形成方法，包括：提供半导体衬底，所述半导体衬底上至少包含第一栅极结构和第二栅极结构；蚀刻所述衬底，以在所述第二栅极结构两侧形成凹陷；在所述凹陷内和所述第一栅极结构两侧的源漏上外延生长第一半导体材料，以在所述第二栅极结构两侧形成第二抬升源漏；在所述衬底上沉积外延阻挡层；蚀刻去除所述第一栅极结构及两侧源漏上的外延阻挡层，以露出第一半导体材料；蚀刻去除露出的所述第一半导体材料；在所述第一栅极结构两侧的源漏区上外延生长第二半导体材料，以形成第一抬升源漏；去除剩余的所述外延阻挡层，以露出所述第二栅极结构以及第二抬升源漏。本发明所述方法只需要形成一次外延阻挡层，简化工艺步骤。

Description

一种源漏双外延层的形成方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种源漏双外延层的形成方法。
背景技术
在制备半导体器件时往往需要在半导体衬底的不同区域外延生长两种不同的半导体材料，例如常常需要在NMOS和PMOS的源漏外延生长两种不同的半导体材料，而目前在NMOS和PMOS的源漏外延生长两种不同的半导体材料时往往需要形成两次外延阻挡层，具体的方法为：提供一半导体衬底，所述衬底上具有NMOS和PMOS的源漏区以及栅极，为了在NMOS上形成一种半导体材料，需要在NMOS和PMOS的源漏上沉积形成外延阻挡层，然后蚀刻去除所述NMOS源漏以及栅极上的外延阻挡层，在NMOS区域外延生长半导体材料I；然后去除PMOS上的外延阻挡层至所述衬底，接着在NMOS和PMOS的源漏以及栅极上沉积第二外延阻挡层，蚀刻所述PMOS上的第二外延阻挡层，保留NMOS上的第二外延阻挡层作为保护层，在所述PMOS上方外延生长半导体材料II，外延生长后再蚀刻去除所述NMOS上的第二外延阻挡层。因此在该制备过程中需要在所述NMOS和PMOS的源漏上沉积两次外延阻挡层，两次形成的外延阻挡层都需要通过刻蚀打开，而且在其阻挡作用完成后需要去除，给整个工艺带来一些不必要的步骤。同时，目前半导体器件中栅极的制备也都需要执行一个单独的步骤，以在栅极两侧形成间隙壁，导致步骤更加繁琐。
目前在半导体衬底的不同区域外延生长两种不同的半导体材料的工艺步骤非常繁琐，增加很多不必要的步骤，效率低，因此需要对目前的方法进行改进。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种源漏双外延层的形成方法，包括：
提供半导体衬底，所述半导体衬底上至少包含第一栅极结构和第二栅极结构；
蚀刻所述第二栅极结构两侧的衬底，以在所述第二栅极结构两侧形成凹陷；
在所述凹陷内和所述第一栅极结构两侧的源漏上外延生长第一半导体材料，以在所述第二栅极结构两侧形成第二抬升源漏；
在所述衬底上沉积外延阻挡层，以覆盖所述第一栅极结构及源漏区、所述第二栅极结构及所述第二抬升源漏；
蚀刻去除所述第一栅极结构及两侧源漏上的外延阻挡层，以露出所述第一半导体材料；
蚀刻去除露出的所述第一半导体材料，以露出所述衬底；
在所述第一栅极结构两侧的源漏区上外延生长第二半导体材料，以形成第一抬升源漏；
去除剩余的所述外延阻挡层，以露出所述第二栅极结构以及第二抬升源漏。
作为优选，在所述第一栅极结构以及源漏区上形成掩膜层，进而蚀刻所述第二栅极结构的两侧的半导体衬底，形成凹陷。
作为优选，在所述第二栅极结构以及第二抬升源漏上形成掩膜层，进而蚀刻去除所述第一栅极结构及两侧源漏区上的外延阻挡层。
作为优选，所述掩膜层为光刻胶层。
作为优选，所述外延阻挡层为二氧化硅、氮化硅和低K介质材料中的一种。
作为优选，所述第一半导体材料层选择与所述衬底具有高蚀刻选择比的材料。
作为优选，所述半导体衬底为Si，所述第一半导体材料层为SiGe。
作为优选，在外延生长所述第一半导体材料时进行原位掺杂。
作为优选，所述第二半导体材料为Si或者SiC。
作为优选，在外延生长所述第二半导体材料时进行原位掺杂。
作为优选，所述第一栅极结构和第二栅极结构中具有间隙壁。
作为优选，所述凹陷为“∑”形凹陷。
作为优选，所述第一栅极以及两侧源漏区为NMOS的组成部分，相应地，所述第二栅极以及两侧源漏区为PMOS的组成部分。
本发明提供的形成源漏双外延层的方法中，先进行光刻打开PMOS区域，对PMOS区域进行凹陷源漏刻蚀，然后去掉光刻胶，在NMOS/PMOS源漏同时生长外延SiGe，再淀积外延阻挡层，光刻刻蚀将NMOS区域的外延阻挡层和SiGe外延层去掉，然后外延Si或SiC，最后去掉外延阻挡层。本发明所述方法利用SiGe与Si的刻蚀选择比，可以控制将NMOS区域的SiGe刻蚀掉并停止于硅表面，只需要形成一次外延阻挡层，简化工艺步骤。在NMOS和PMOS源漏区外延时，还可以分别对NMOS和PMOS源漏分别进行原位掺杂，有利于源漏结掺杂分布优化。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1-7为本发明中制备双外延层过程的剖面示意图；
图8为本发明制备双外延层的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明源漏双外延层的形成方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面，参照图1-7和图8对本发明提出的在不同区域形成双外延层的方法进行详细的解释。
首先，参照图1，提供一半导体衬底201，所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）等。在本发明中所述半导体衬底中最上层为Si，使其与在上形成的第一半导体材料具有较大的蚀刻选择比，此外，半导体衬底201上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了方便，在所示图形中并没有标示。
然后在所述衬底上形成浅沟槽隔离204，所述浅沟槽隔离204的形成方法可以选用现有技术中常用的方法，例如首先，在半导体衬底201上依次形成第一氧化物层和第一氮化物层。接着，执行干法刻蚀工艺，依次对第一氮化物层、第一氧化物层和半导体衬底201进行刻蚀以形成沟槽204。具体地，可以在第一氮化物层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对第一氮化物层进行干法刻蚀，以将图案转移至第一氮化物层，并以光刻胶层和第一氮化物层为掩膜对第一氧化物层和半导体衬底201进行刻蚀，以形成沟槽。当然还可以采用其它方法来形成沟槽，由于该工艺以为本领域所熟知，因此不再做进一步描述。
然后，在沟槽内填充浅沟槽隔离材料，以形成第一子浅沟槽隔离结构。具体地，可以在第一氮化物层上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在第一氮化物层上，以形成具有浅沟槽隔离结构。
在本发明中所述浅沟槽隔离204可以将所述半导体衬底分为NMOS区域以及PMOS区域。
接着，在所述NMOS区域形成NMOS栅极302以及源漏区，在所述PMOS区域形成PMOS栅极202以及源漏区。
具体地，在所述半导体衬底上依次沉积氧化物绝缘层、栅极材料层，然后对所述的氧化物绝缘层、栅极材料层进行刻蚀得到栅极结构。其中，所述氧化物绝缘层优选为二氧化硅，其形成方法可以为沉积二氧化硅材料层或者高温氧化所述半导体衬底来形成绝缘层，所述栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层可包括氮化钛（TiN）层；导电性金属氧化物层可包括氧化铱（IrO2）层；金属硅化物层可包括硅化钛（TiSi）层。
作为优选，所述栅极结构还进一步包括栅极两侧的间隙壁，在形成间隙壁之前还可以形成偏移侧壁，所述间隙壁和偏移侧壁的材料以及形成方法均可以选用本领域常用材料和方法，在此不再赘述。
作为优选，在形成所述栅极结构之后，还可以进一步包含在栅极两侧形成源漏区的步骤，具体地，可以通过离子注入或者扩散的方法来形成所述源漏区，作为进一步的优选，在进行离子注入或者扩散后还可以进一步包括一热退火的步骤。所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，所述热退火步骤时间为1-300s。作为进一步的优选，在本发明中可以选用快速热退火，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等，但并非局限于所举示例。
参照图2，在所述NMOS区域上形成掩膜层，蚀刻所述PMOS栅极结构两侧的源漏区，形成凹陷，具体地，在所述NMOS栅极结构以及源漏区上形成光刻胶掩膜层，作为蚀刻保护层，然后蚀刻形成凹陷，在本发明中优选形成“∑”形凹陷，在该步骤中可以选用干法蚀刻所述PMOS源漏区，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。
参照图3，去除所述掩膜层，在所述PMOS区域形成的凹陷中以及NMOS源漏上外延生长第一半导体材料203，在所述PMOS栅极两侧形成第二抬升源漏，具体地，在本发明中选用酸洗以及高温氧化、灰化的方法去除所述光刻胶，露出所述NMOS区域的半导体衬底，然后在NMOS源漏上以及PMOS区域的凹陷中外延生长第一半导体材料，在本发明中所述第一半导体材料选择SiGe，在本发明中所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。
作为优选，在外延形成所述第二抬升源漏的同时，可以进行原位掺杂，在本发明实施例中，外延时可以通入砷烷AsH3、磷烷PH3或硼烷BH3等掺杂气体，原位掺杂浓度可以为1014-1020原子/cm3。对于外延气体的不同，还可采用其他掺杂气体，在本发明的一个实施例中，外延气体和掺杂气体的流量与工艺、温度等均有关系，对于不同的温度和工艺需要对外延气体和掺杂气体的流量进行变化，这些均应包含在本发明的保护范围之内。
参照图4，在所述半导体衬底上形成外延阻挡层203，以覆盖所述整个NMOS以及PMOS区域，所述外延层为二氧化硅、氮化硅和低K介质材料中的一种，所述外延阻挡层203可以通过化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成。作为示例，所述氮化硅层可以是通过氨气和二氯硅烷在750℃左右的温度下，采用低压化学气相沉积形成的。
参照图5，在所述PMOS区域上形成掩膜层，蚀刻去除所述NMOS栅极结构以及两侧源漏上的外延阻挡层，以露出所述第一半导体材料，然后蚀刻去除所述半导体材料，以露出所述半导体衬底，具体地，在所述PMOS区域上形成光刻胶的掩膜层，然后蚀刻去除所述外延阻挡层，在该步骤中所述蚀刻方法选用湿法蚀刻，例如选用HF进行蚀刻。
在蚀刻去除外延阻挡层后，露出所述第一半导体材料，接着执行干法蚀刻步骤，去除所述第一半导体材料，露出所述衬底，在本发明中所述第一半导体材料为SiGe，半导体衬底为Si，两者具有较大的蚀刻选择比，在蚀刻去除所述SiGe时，很容易控制将NMOS区域的SiGe刻蚀掉并停止于硅表面。在本发明具体实施例中可以选用干法蚀刻，反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻。最好通过一个或者多个RIE步骤进行干法蚀刻，例如在本发明中可以选择N2中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，作为优选，在本发明所述N2的流量为30-300sccm，更优选为50-100sccm。
参照图6，蚀刻去除PMOS区域的掩膜层，然后在所述NMOS栅极结构两侧的源漏上外延生长第二半导体材料，形成第一抬升源漏，所述第二半导体材料层选择与所述第一半导体材料层不同的材料，所述第一半导体材料可以选择Si或SiC，具体地，在本发明的实施例中所述第一半导体材料优选Si；在本发明中所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。
下面以外延生长硅为例做进一步说明：将氢(H2)气携带四氯化硅(SiCl4)或三氯氢硅(SiHCl3)、硅烷(SiH4)或二氯氢硅(SiH2Cl2)等进入置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在衬底硅表面上外延生长。在该步骤中可以选用98.5%的高稀释比，反应的温度为1500-1800℃，并控制气压为1pa左右，即可在温度为200℃的衬底上外延生长得到200nm或以上的硅薄膜，在该步骤中还可以调节温度、时间对硅薄膜进行控制。
作为优选，在外延形成所述第一抬升源漏时，进行原位掺杂，在本发明实施例中，外延时可以通入砷烷AsH3、磷烷PH3或硼烷BH3等掺杂气体，原位掺杂浓度可以为1014-1020原子/cm3。对于外延气体的不同，还可采用其他掺杂气体，在本发明的一个实施例中，外延气体和掺杂气体的流量与工艺、温度等均有关系，对于不同的温度和工艺需要对外延气体和掺杂气体的流量进行变化，这些均应包含在本发明的保护范围之内。
参照图7，去除剩余所述外延阻挡层，以露出所述PMOS栅极结构以及所述第二抬升源漏，所述外延阻挡层的去除方法可以参照图5中去除NMOS区域上的外延阻挡层时所选用的方法，在此不再重复描述。
参照图8，其中示出了本发明制备双外延层的方法流程图，用于简要示出整个制造工艺的流程。
步骤201提供半导体衬底，所述半导体衬底上至少包含第一栅极结构和第二栅极结构；
步骤202蚀刻所述第二栅极结构两侧的衬底，以在所述第二栅极结构两侧形成凹陷；
步骤203在所述凹陷内和所述第一栅极结构两侧的源漏上外延生长第一半导体材料，以在所述第二栅极结构两侧形成第二抬升源漏；
步骤204在所述衬底上沉积外延阻挡层，以覆盖所述第一栅极结构及源漏区、所述第二栅极结构及所述第二抬升源漏；
步骤205蚀刻去除所述第一栅极结构及两侧源漏上的外延阻挡层，以露出所述第一半导体材料；
步骤206蚀刻去除露出的所述第一半导体材料，以露出所述衬底；
步骤207在所述第一栅极结构两侧的源漏区上外延生长第二半导体材料，以形成第一抬升源漏；
步骤208去除剩余的所述外延阻挡层，以露出所述第二栅极结构以及第二抬升源漏。
本发明提出一种形成源漏双外延层的方法，先进行光刻打开PMOS区域，对PMOS区域进行凹陷源漏刻蚀，然后去掉光刻胶在NMOS/PMOS源漏同时生长外延SiGe，再淀积外延阻挡层，光刻刻蚀将NMOS区域的外延阻挡层和SiGe外延层去掉，然后外延Si或SiC，最后去掉外延阻挡层。本发明所述方法利用SiGe与Si的刻蚀选择比，可以控制将NMOS区域的SiGe刻蚀掉并停止于硅表面，只需要形成一次外延阻挡层，简化工艺步骤。在NMOS和PMOS源漏区外延时，还可以分别对NMOS和PMOS源漏分别进行原位掺杂，有利于源漏结掺杂分布优化。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (13)

1.一种源漏双外延层的形成方法，包括：
提供半导体衬底，所述半导体衬底上至少包含第一栅极结构和第二栅极结构；
蚀刻所述第二栅极结构两侧的衬底，以在所述第二栅极结构两侧形成凹陷；
在所述凹陷内和所述第一栅极结构两侧的源漏上外延生长第一半导体材料，以在所述第二栅极结构两侧形成第二抬升源漏；
在所述衬底上沉积外延阻挡层，以覆盖所述第一栅极结构及源漏区、所述第二栅极结构及所述第二抬升源漏；
蚀刻去除所述第一栅极结构及两侧源漏上的外延阻挡层，以露出所述第一半导体材料；
蚀刻去除露出的所述第一半导体材料，以露出所述衬底；
在所述第一栅极结构两侧的源漏区上外延生长第二半导体材料，以形成第一抬升源漏；
去除剩余的所述外延阻挡层，以露出所述第二栅极结构以及第二抬升源漏。
2.根据权利要求1所述的方法，其特征在于，在所述第一栅极结构以及源漏区上形成掩膜层，进而蚀刻所述第二栅极结构的两侧的半导体衬底，形成凹陷。
3.根据权利要求1所述的方法，其特征在于，在所述第二栅极结构以及第二抬升源漏上形成掩膜层，进而蚀刻去除所述第一栅极结构及两侧源漏区上的外延阻挡层。
4.根据权利要求2或3所述的方法，其特征在于，所述掩膜层为光刻胶层。
5.根据权利要求1所述的方法，其特征在于，所述外延阻挡层为二氧化硅、氮化硅和低K介质材料中的一种。
6.根据权利要求1所述的方法，其特征在于，所述第一半导体材料层选择与所述衬底具有高蚀刻选择比的材料。
7.根据权利要求1所述的方法，其特征在于，所述半导体衬底为Si，所述第一半导体材料层为SiGe。
8.根据权利要求1所述的方法，其特征在于，在外延生长所述第一半导体材料时进行原位掺杂。
9.根据权利要求1所述的方法，其特征在于，所述第二半导体材料为Si或者SiC。
10.根据权利要求1所述的方法，其特征在于，在外延生长所述第二半导体材料时进行原位掺杂。
11.根据权利要求1所述的方法，其特征在于，所述第一栅极结构和第二栅极结构中具有间隙壁。
12.根据权利要求1所述的方法，其特征在于，所述凹陷为“∑”形凹陷。
13.根据权利要求1所述的方法，其特征在于，所述第一栅极以及两侧源漏区为NMOS的组成部分，相应地，所述第二栅极以及两侧源漏区为PMOS的组成部分。
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