CN107170704A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供半导体衬底；在所述半导体衬底表面形成具有开口的掩膜层；沿所述开口刻蚀所述半导体衬底，在所述半导体衬底内形成侧壁倾斜的沟槽；在所述沟槽一侧的侧壁表面形成掺杂层，所述掺杂层能阻止半导体衬底内的掺杂离子的扩散；形成填充满所述沟槽的隔离层。上述方法能够提高隔离层两侧的有源区上形成的半导体器件的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺进入深亚微米时代，0.18微米以下的元件(例如CMOS集成电路的有源区之间)大多采用浅沟槽隔离结构(STI)进行横向隔离来制作。集成电路包括许多形成在半导体衬底上的晶体管，一般来说，晶体管是通过绝缘或隔离结构而彼此间隔开。通常用来形成隔离结构的工艺是浅沟槽隔离(shallow trench isolation，简称STI)工艺。
浅沟槽隔离工艺通常是在半导体衬底上形成沟槽，然后在沟槽内填充绝缘材料，形成浅沟槽隔离结构。所述浅沟槽隔离结构包围半导体衬底上的各个有源区，将有源区以及有源区表面形成的半导体器件之间进行隔离。所述绝缘材料通常是氧化硅。
浅沟槽隔离结构会对其两侧的有源区施加应力，使得半导体器件的沟道在距离浅沟槽隔离结构较远的区域内掺杂离子浓度下降，使得晶体管沟道区域内的载流子分布不均匀，导致半导体器件发生漏电等问题，影响半导体器件的性能。
所以，需要有一种方法提高浅沟槽隔离结构两侧的有源区上形成的半导体器件的性能。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高浅沟槽隔离结构两侧的有源区内的载流子的分布均匀性。
为解决上述问题，本发明提供一种半导体结构的形成方法，提供半导体衬底；在所述半导体衬底表面形成具有开口的掩膜层；沿所述开口刻蚀所述半导体衬底，在所述半导体衬底内形成侧壁倾斜的沟槽；在所述沟槽一侧的侧壁表面形成掺杂层，所述掺杂层能阻止半导体衬底内的掺杂离子的扩散；形成填充满所述沟槽的隔离层。
可选的，形成所述掺杂层的方法包括：在所述半导体衬底上形成图形化掩膜层，所述图形化掩膜层暴露出所述沟槽一侧的侧壁；对所述暴露的沟槽侧壁进行离子注入；进行退火处理，形成所述掺杂层，然后去除所述图形化掩膜层。
可选的，所述图形化掩膜层还暴露出沟槽的另一侧侧壁及底部表面。
可选的，在所述沟槽的两侧侧壁和底部表面均形成掺杂层。
可选的，所述掺杂离子注入的能量为1KeV～10KeV，剂量为2e14/cm2～2e15/cm2。
可选的，所述退火处理的温度为700℃～950℃。
可选的，形成所述掺杂层的方法包括：在所述沟槽内壁表面以及掩膜层表面形成多晶硅层；在所述多晶硅层表面形成图形化掩膜层，所述图形化掩膜层暴露出所述沟槽一侧的侧壁上的多晶硅层；对所述暴露的多晶硅层进行离子注入；进行退火处理，使所述多晶硅层内的注入离子向半导体衬底内扩散，形成所述掺杂层，然后去除所述图形化掩膜层。
可选的，所述图形化掩膜层还暴露出沟槽的另一侧侧壁及底部上的多晶硅层。
可选的，所述多晶硅层的厚度为5nm～30nm。
可选的，所述掺杂离子注入的能量为1KeV～10KeV，剂量为2e14/cm2～2e15/cm2。
可选的，所述退火处理的温度为700℃～950℃。
可选的，在形成所述多晶硅层之前，在所述沟槽内壁表面形成氧化层。
可选的，形成所述隔离层之前，去除所述多晶硅层及氧化层。
可选的，所述半导体衬底内具有N阱和P阱，所述沟槽位于N阱和P阱之间。
可选的，在所述沟槽位于N阱一侧的侧壁表面形成所述掺杂层。
可选的，所述掺杂层内的掺杂离子为F、N或C。
可选的，所述掺杂层内的掺杂离子浓度为2e19/cm3～2e20/cm3。
为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的半导体结构，包括：半导体衬底；位于所述半导体衬底表面的具有开口的掩膜层；开口下方位于所述半导体衬底内的侧壁倾斜的沟槽；位于所述沟槽一侧的侧壁表面的掺杂层，所述掺杂层能阻止半导体衬底内的掺杂离子的扩散；填充满所述沟槽的隔离层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案提供一种半导体结构的形成方法，在沟槽的一侧侧壁形成掺杂层，所述掺杂层能阻止半导体衬底内的掺杂离子的扩散，从而能够提高沟槽两侧的半导体衬底内的掺杂浓度和分布均匀性，改善窄沟道效应和负偏压温度不稳定性(NBTI)，进而提高在所述半导体衬底上形成的半导体器件的性能。
进一步，本发明的技术方案中还可以在沟槽内壁表面以及掩膜层表面形成多晶硅层后，对多晶硅层进行离子注入，然后通过退火处理使多晶硅层内的注入离子扩散进入半导体衬底内形成所述掺杂层，从而可以避免对沟槽侧壁造成注入损伤，从而可以提高后续在沟槽内形成的隔离层与半导体衬底100之间的界面质量，从而提高隔离层的隔离效果。
附图说明
图1至图11是本发明的实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术形成的浅沟槽隔离结构会导致两侧的有源区内的载流子浓度分布不均匀，影响在所述有源区上形成的半导体器件的性能。
本发明的实施例中，在沟槽的一侧侧壁形成掺杂层，所述掺杂层能阻止半导体衬底内的掺杂离子的扩散，从而能够提高沟槽两侧的半导体衬底有源区的掺杂浓度和分布均匀性，改善窄沟道效应和负偏压温度不稳定性(NBTI),进而提高在所述有源区上形成的半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100，在所述半导体衬底100表面形成具有开口的掩膜层202。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100的材料为硅。所述半导体衬底100的不同区域可以形成有N阱和P阱。
在所述半导体衬底100表面形成掩膜层202，所述掩膜层202内的开口暴露出部分半导体衬底100的表面。所述掩膜层202的材料为氮化硅，本实施例中，可以采用化学气相沉积工艺形成所述掩膜层202。所述掩膜层202还可以作为后续化学机械研磨工艺的停止层。本实施例中，所述掩膜层202与半导体衬底100之间还形成有氧化硅层201。
请参考图2，沿所述开口刻蚀所述半导体衬底100，在所述半导体衬底100内形成侧壁倾斜的沟槽101。
采用干法刻蚀工艺，以所述掩膜层202为掩膜，沿所述开口刻蚀所述半导体衬底100，形成沟槽101。本实施例中，采用等离子体刻蚀工艺刻蚀所述半导体衬底100。所述沟槽101的深度可以为10nm～200nm，后续在所述沟槽101内填充隔离层，形成浅沟槽隔离结构。
本实施例中，由于在沟槽101顶部的刻蚀气体交换速率较快，刻蚀速率较大，形成侧壁倾斜的沟槽101。
本实施例中，所述沟槽101位于半导体衬底100内的N阱和P阱之间。
请参考图3，在所述半导体衬底100上形成图形化掩膜层300，所述图形化掩膜层300暴露出所述沟槽101一侧的侧壁。
本实施例中，所述图形化掩膜层300的材料为光刻胶。在本发明的其他实施例中，所述掩膜层300的材料还可以是氮化硅、无定形碳或氧化硅等掩膜材料。
所述图形化掩膜层300的形成方法包括：在所述掩膜层202表面以及沟槽101内形成光刻胶层，然后对所述光刻胶层进行曝光显影，暴露出沟槽101一侧的侧壁。为了确保所述沟槽101的一侧侧壁完全暴露，本实施例中，所述图形化掩膜层300还暴露出靠近所述侧壁的部分底部表面。
本实施例中，所述图形化掩膜层300暴露出靠近半导体衬底100内的N阱一侧的侧壁。后续在所述沟槽101位于N阱一侧的侧壁表面形成掺杂层。
在本发明的其他实施例中，所述图形化掩膜层300还可以暴露出沟槽101的两侧侧壁及底部表面，后续在沟槽101的内壁均形成掺杂层。
请参考图4，对所述暴露的沟槽101侧壁进行离子注入。
所述离子注入采用的离子可以为F、N或C等，所述掺杂离子能够阻挡半导体衬底100内的N阱或P阱内的掺杂离子扩散。
本实施例中，所述离子注入采用F离子作为注入离子，所述掺杂离子注入的能量为1KeV～10KeV，剂量为2e14/cm2～2e15/cm2，对未被图形化掩膜层300覆盖的沟槽101的侧壁进行离子注入。本实施例中，对所述沟槽101靠近N阱一侧的侧壁进行所述掺杂离子注入。在本发明的其他实施例中，对所述沟槽101的内壁表面均进行上述离子注入。
请参考图5，进行退火处理，形成掺杂层102。
所述退火处理可以使得所述沟槽101侧壁注入的离子激活并进一步扩散，使得所述注入离子浓度分布均匀，从而形成掺杂层102。本实施例中，在沟槽101的一侧侧壁形成所述掺杂层102，具体的所述掺杂层102可以位于半导体衬底100内的N阱一侧。在本发明的其他实施例中，所述掺杂层102可以位于沟槽101的整个内壁。
所述退火处理可以采用炉管退火、快速热退火或尖峰退火等方法，所述退火处理的温度为700℃～950℃。所述温度如果过高，容易引起注入离子扩散速率过快，导致所述掺杂层102的厚度过大。
所述掺杂层102内的离子能够阻挡半导体衬底100内的N型或P型掺杂离子的扩散，从而使得所述半导体衬底100内的掺杂离子分布较为均匀，从而可以提高在所述半导体衬底100上形成的半导体器件的性能。所述掺杂层102内的掺杂离子浓度可以为2e19/cm3～2e20/cm3。
请参考图6，去除所述图形化掩膜层300(请参考图6)，形成填充满所述沟槽的隔离层203。
采用灰化工艺或湿法刻蚀工艺去除所述图形化掩膜层300，暴露出所述沟槽101以及掩膜层202的表面，然后在所述沟槽101内形成所述隔离层203。本实施例中，形成所述隔离层203之前，首先在沟槽101内壁表面形成垫氧化层103，所述垫氧化层103可以修复沟槽101内壁表面的损伤，提高后续形成的隔离层203与半导体衬底100之间的界面质量，从而提高所述隔离层203的隔离效果。
所述隔离层203的形成方法包括：形成覆盖所述掩膜层202且填充满所述沟槽101的隔离材料层，然后采用化学机械研磨工艺，以所述掩膜层202作为停止层，对所述隔离材料层进行平坦化，去除位于掩膜层202表面的部分隔离材料层，形成所述隔离层203。可以采用化学气相沉积工艺、高密度等离子体沉积工艺或高深宽比沉积工艺等方法形成所述隔离材料层。本实施例中，所述隔离层203的材料为氧化硅。
在本发明的另一实施例中，还可以采用其他方法形成所述掺杂层和隔离层，具体的，请参考图7至图11。
请参考图7，在半导体衬底100内的沟槽101表面以及掩膜层202表面形成多晶硅层402。
可以采用化学气相沉积工艺形成所述多晶硅层402。所述多晶硅层402的厚度为5nm～30nm。
本实施例中，在形成所述多晶硅层402之前，在所述沟槽101内壁表面先形成氧化层401。所述氧化层401能够减少多晶硅层402与半导体衬底100之间的晶格失配，提高所述多晶硅层402的沉积质量。所述氧化层401可以采用热氧化工艺形成。
请参考图8，在所述多晶硅层402表面形成图形化掩膜层403，所述图形化掩膜层403暴露出所述沟槽101一侧的侧壁上的多晶硅层402。
所述图形化掩膜层403的材料为光刻胶、氮化硅、无定形碳或氧化硅等掩膜材料。
本实施例中，所述图形化掩膜层403暴露出靠近半导体衬底100内的N阱一侧的侧壁，且暴露出N阱区域上方的掩膜层202。后续在所述沟槽101位于N阱一侧的侧壁表面形成掺杂层。
在本发明的其他实施例中，所述图形化掩膜层403还暴露出沟槽101的另一侧侧壁及底部上的多晶硅层402，后续在沟槽101的内壁均形成掺杂层。
请参考图9，对所述暴露的多晶硅层402进行掺杂离子注入。
所述离子注入采用的离子可以为F、N或C等，所述掺杂离子能够阻挡半导体衬底100内的N阱或P阱内的掺杂离子扩散。
本实施例中，所述离子注入采用F离子作为注入离子，所述掺杂离子注入的能量为1KeV～10KeV，剂量为2e14/cm2～2e15/cm2，对未被图形化掩膜层403覆盖的多晶硅层402进行离子注入，使所述多晶硅层402内具有一定浓度的注入离子。
请参考图10，进行退火处理，使所述多晶硅层402内的注入离子向半导体衬底100内扩散，形成所述掺杂层404，然后去除所述图形化掩膜层403(请参考图9)。
所述退火处理使得所述多晶硅层402内的注入离子的扩散速率提高，沟槽101侧壁的半导体衬底100内扩散，形成掺杂层404。通过控制所述退火处理的温度可以调整所述掺杂层404内的注入离子的浓度。本实施例中，在沟槽101的一侧侧壁形成所述掺杂层404，具体的所述掺杂层102可以位于半导体衬底100内的N阱一侧。在本发明的其他实施例中，对沟槽101内壁上的多晶硅层都进行离子注入时，所述掺杂层404可以位于沟槽101的整个内壁。
所述退火处理可以采用炉管退火、快速热退火或尖峰退火等方法，所述退火处理的温度为700℃～950℃。
所述掺杂层404内的离子能够阻挡半导体衬底100内的N型或P型掺杂离子的扩散，从而使得所述半导体衬底100内的掺杂离子分布较为均匀，从而可以提高在所述半导体衬底100上形成的半导体器件的性能。所述掺杂层404内的掺杂离子浓度可以为2e19/cm3～2e20/cm3。
由于没有对沟槽101侧壁直接进行离子注入，而是首先对多晶硅层402进行离子注入，然后通过退火处理使多晶硅层402内的注入离子扩散进入半导体衬底100内形成所述掺杂层404，从而可以避免对沟槽101侧壁造成注入损伤，从而可以提高后续在沟槽101内形成的隔离层与半导体衬底100之间的界面质量，从而提高隔离层的隔离效果。
形成所述掺杂层404之后，去除所述图形化掩膜层403。采用灰化工艺或湿法刻蚀工艺去除所述图形化掩膜层403，暴露出所述多晶硅层402的表面。
请参考图11，去除所述多晶硅层402(请参考图10)及氧化层401(请参考图10)，然后形成填充满所述沟槽101(请参考图10)的隔离层405。
本实施例中，形成所述隔离层405之前，首先在沟槽101内壁表面形成垫氧化层406，所述垫氧化层406可以修复沟槽101内壁表面的损伤，提高后续形成的隔离层405与半导体衬底100之间的界面质量，从而提高所述隔离层405的隔离效果。
所述隔离层405的形成方法包括：形成覆盖所述掩膜层202且填充满所述沟槽101的隔离材料层，然后采用化学机械研磨工艺，以所述掩膜层202作为停止层，对所述隔离材料层进行平坦化，去除位于掩膜层202表面的部分隔离材料层，形成所述隔离层405。
本发明的实施例还提供一种采用上述方法形成的半导体结构。
请参考图11，所述半导体结构包括：半导体衬底100，位于所述半导体衬底100表面的具有开口的掩膜层202；开口下方位于所述半导体衬底100内的侧壁倾斜的沟槽；位于所述沟槽一侧的侧壁表面的掺杂层404，所述掺杂层404能阻止半导体衬底100内的掺杂离子的扩散；填充满所述沟槽的隔离层405。
本实施例中，所述半导体衬底100内形成有N阱和P阱，所述沟槽位于N阱和P阱之间。
所述掩膜层202的材料为氮化硅，所述掩膜层202与半导体衬底100之间还形成有氧化硅层201。
本实施例中，所述掺杂层404位于沟槽101的一侧侧壁，在本发明的其他实施例中，所述掺杂层404可以位于沟槽101的整个内壁。
所述掺杂层404内的掺杂离子可以是F、N或C等，所述掺杂层404内的掺杂离子浓度为2e19/cm3～2e20/cm3。
所述隔离层405的材料为氧化硅。本实施例中，所述隔离层405与半导体衬底100之间还形成有垫氧化层406。
所述掺杂层404可以阻挡半导体衬底100内的掺杂离子向外扩散，从而使所述半导体衬底100内的掺杂离子浓度不发生变化，使得距离所述隔离层405较远处的半导体衬底100内也具有较高的掺杂浓度，从而提高在所述半导体衬底100上形成的半导体器件的浓度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底表面形成具有开口的掩膜层；
沿所述开口刻蚀所述半导体衬底，在所述半导体衬底内形成侧壁倾斜的沟槽；
在所述沟槽一侧的侧壁表面形成掺杂层，所述掺杂层能阻止半导体衬底内的掺杂离子的扩散；
形成填充满所述沟槽的隔离层。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述掺杂层的方法包括：在所述半导体衬底上形成图形化掩膜层，所述图形化掩膜层暴露出所述沟槽一侧的侧壁；对所述暴露的沟槽侧壁进行离子注入；进行退火处理，形成所述掺杂层，然后去除所述图形化掩膜层。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述图形化掩膜层还暴露出沟槽的另一侧侧壁及底部表面。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，在所述沟槽的两侧侧壁和底部表面均形成掺杂层。
5.根据权利要求2或3所述的半导体结构的形成方法，其特征在于，所述掺杂离子注入的能量为1KeV～10KeV，剂量为2e14/cm2～2e15/cm2。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述退火处理的温度为700℃～950℃。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述掺杂层的方法包括：在所述沟槽内壁表面以及掩膜层表面形成多晶硅层；在所述多晶硅层表面形成图形化掩膜层，所述图形化掩膜层暴露出所述沟槽一侧的侧壁上的多晶硅层；对所述暴露的多晶硅层进行离子注入；进行退火处理，使所述多晶硅层内的注入离子向半导体衬底内扩散，形成所述掺杂层，然后去除所述图形化掩膜层。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述图形化掩膜层还暴露出沟槽的另一侧侧壁及底部上的多晶硅层。
9.根据权利要求7或8所述的半导体结构的形成方法，其特征在于，所述多晶硅层的厚度为5nm～30nm。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述掺杂离子注入的能量为1KeV～10KeV，剂量为2e14/cm2～2e15/cm2。
11.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述退火处理的温度为700℃～950℃。
12.根据权利要求7所述的半导体结构的形成方法，其特征在于，在形成所述多晶硅层之前，在所述沟槽内壁表面形成氧化层。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，形成所述隔离层之前，去除所述多晶硅层及氧化层。
14.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底内具有N阱和P阱，所述沟槽位于N阱和P阱之间。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，在所述沟槽位于N阱一侧的侧壁表面形成所述掺杂层。
16.根据权利要求1或4所述的半导体结构的形成方法，其特征在于，所述掺杂层内的掺杂离子为F、N或C。
17.根据权利要求16所述的半导体结构的形成方法，其特征在于，所述掺杂层内的掺杂离子浓度为2e19/cm3～2e20/cm3。
18.根据权利要求1至17所述的方法所形成的半导体结构，其特征在于，包括：
半导体衬底；
位于所述半导体衬底表面的具有开口的掩膜层；
开口下方位于所述半导体衬底内的侧壁倾斜的沟槽；
位于所述沟槽一侧的侧壁表面的掺杂层，所述掺杂层能阻止半导体衬底内的掺杂离子的扩散；
填充满所述沟槽的隔离层。
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