CN103545349B - 感测晶体管单元嵌入的电流感测晶体管 - Google Patents

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Abstract

本发明涉及感测晶体管单元嵌入的电流感测晶体管。一种晶体管单元的区域集成在半导体本体内的半导体装置。多个晶体管单元形成功率晶体管，并且所述晶体管单元中的至少一个形成感测晶体管。第一源电极设置在半导体本体上，电连接至所述感测晶体管的晶体管单元，而与所述功率晶体管的晶体管单元电隔离。第二源电极设置在半导体本体上，并覆盖所述功率晶体管和所述感测晶体管两者的晶体管单元，并且以第二源电极仅电连接至功率晶体管的晶体管单元而与感测晶体管的晶体管单元电隔离的方式至少部分地覆盖第一源电极。

Description

感测晶体管单元嵌入的电流感测晶体管
技术领域
本发明涉及使用所谓的感测晶体管的晶体管负载电流的电流感测领域。
背景技术
使用所谓的电流感测晶体管（或“感测FET”）的电流感测电路已经广泛用了多年。当测量由多个晶体管单元（如在美国专利申请US2001/0020732A1中所示出的）组成的功率场效应晶体管（功率FET）的负载电流时，这样的电流感测技术尤其有用。这样的功率场效应晶体管具有用于构成功率晶体管元件的所有晶体管单元的共用漏极区。共用漏极区由设置在晶片的背面上的一个漏电极连接，而源极区和各个源电极在晶片的正面上接触并且并联连接。一个晶体管单元（称为“感测单元”）的源电极可与承载负载电流的源电极单独连接，以分接电流信号（称为“感测电流”），该电流信号表示流过形成负载晶体管的多个晶体管单元的剩余晶体管单元的负载电流。当然，一些晶体管单元可并联连接，以形成感测晶体管。
在包括负载晶体管/感测晶体管对的电路设置中，感测晶体管的源电流（即，感测电流）与负载晶体管的源电流（即，负载电流）直接成比例，而比例系数源自负载晶体管的导电区域和感测晶体管的导电区域的比率，该比率（至少大约）等于形成负载晶体管的晶体管单元的数量和形成感测晶体管的晶体管单元的数量的比率。
仅当这两个晶体管（负载晶体管和感测晶体管）精确地在相同的操作点操作时，即，两个晶体管被提供有相同的栅源极电压并暴露于相同的漏源极电压时，满足上述比例条件。已知可应用多个电路，以确保这两个晶体管在相同的操作点进行操作。仅举个例子，对于共用漏极MOS技术，可使用运算放大器，以设置感测晶体管的源电压，从而与负载晶体管的源电压匹配。由于共用漏电极，所以实现相等的漏源极电压。此外，感测晶体管和负载晶体管两者的栅电极被连接，以便为这两个晶体管提供相同的栅源极电压。
尽管适当的电路可以使得感测晶体管和负载晶体管在相同的操作点进行操作，然而这两个晶体管之间的其他的不期望的副作用和相互作用可使在各个源电流之间的严格比例劣化。例如，在整个晶体管单元（或两个晶体管）中确保均匀的漏极电流密度。不均匀的漏极电流可导致内部横向电流，从而使得感测晶体管的源电流和负载晶体管的源电流之间的严格比例关系失真。
鉴于以上情况，存在需要（至少部分地）解决或缓解使用已知的感测晶体管电路时出现的问题的改善的电流感测电路配置。
发明内容
公开了一种半导体装置，根据本发明的一个实例，该半导体装置包括半导体本体以及集成在半导体本体内的晶体管单元的区域。多个晶体管单元形成功率晶体管，并且晶体管单元中的至少一个形成感测晶体管。第一源电极设置在半导体本体上，电连接至感测晶体管的晶体管单元，而与功率晶体管的晶体管单元电隔离。第二源电极设置在半导体本体上，覆盖功率晶体管和感测晶体管两者的晶体管单元，并且以第二源电极仅电连接至功率晶体管的晶体管单元而与感测晶体管的晶体管单元电隔离的方式至少部分地覆盖第一源电极。
附图说明
参照以下附图和描述，可更好地理解本发明。附图中的部件不必按比例绘出，而重点在于清晰地示出本发明的原理。此外，在图中，相似的参考标号表示相应的部分。在图中：
图1（a）为沟道晶体管的几个晶体管单元的截面图，其中，一些单元具有单独的源电极，以形成感测晶体管；
图1（b）为负载晶体管/感测晶体管配置的顶视图；
图2为示出图1的功率MOS晶体管和感测晶体管的电路图；
图3为示出对感测晶体管进行操作以用于电流测量的一个示例性电路的电路图；
图4为沟道晶体管的几个晶体管单元的截面图，其中，形成功率晶体管的源电极的金属化覆盖包括形成感测晶体管的所有晶体管单元；
图5为图4的实例的顶视图，其中，功率晶体管的源极金属化是透明的，以示出感测晶体管的源极是如何连接的；
图6为图4的实例的截面图，所述截面与图4的截面垂直；
图7为在图5中所示的实例的一个可选方案；
图8为与沟道垂直的图5的实例的截面图，在示图（a）（其可称为图8a）和（b）（其可称为图8b）中示出两个可选的接触实例；以及
图9为示出根据图4至图6的实例形成的感测/负载晶体管对的一个示例性操作的电路图。
具体实施方式
简化示出半导体芯片的内部结构的示图，以专注于进行进一步讨论所需要的元件。已经省略了在使用不同的技术制造半导体芯片时可能不同的一些细节，以避免使说明复杂化。
图1（a）为（至少部分）示出了两个场效应晶体管（FET）元件的截面图，其中，两个场效应晶体管具有共用漏电极但具有分离的源电极，即，功率晶体管T1的功率源电极（powersourceelectrode，电源电极）和感测晶体管T2的感测电极（同样见图2）。多个晶体管单元集成在半导体本体100内。从这些晶体管单元中，至少一个晶体管单元101形成感测晶体管，并且多个晶体管单元102形成负载晶体管。设置在半导体本体100的顶面103（即，半导体本体100的“正面”）上的（图案化）金属化层形成功率源电极41，该功率源电极由几个晶体管单元共享并被电连接至功率晶体管的源极端S。金属化层的另一部分形成感测电极41'，该感测电极与功率源电极41隔离并且形成感测晶体管的源电极。各晶体管单元由所谓的沟槽17限定，这些沟槽从半导体本体100的顶面103延伸进入半导体本体100内。栅电极15（通常由多晶硅制成）设置在沟槽17内并且通过通常为氧化层的隔离层16与周围的半导体本体100隔离。
半导体本体100包括源极区11、本体区12、漂移区13以及漏极区14。分离负载晶体管和感测晶体管的单元通常包括延伸至半导体本体的顶面103的本体区12'，而没有嵌入的源极区。可根据所使用的制造技术，使用掺杂材料的外延生长、离子注入或扩散，来形成源极区11、本体区12以及漂移区13。源极区11沿着半导体本体100的顶面103（并且基本上与其平行地）延伸，并且由源电极41或41'直接接触。漏极区14沿着半导体本体100的底面104（即，芯片的“背面”）延伸，并且由设置在半导体本体100的底面104上的漏电极42直接接触。在源极区11和漏极区14之间，本体区12以及漂移区13基本上平行于半导体100的顶面103和底面104延伸。
本体区12、12'相邻于沟槽17设置。即，这些沟槽从半导体本体100的顶面103延伸进入半导体本体100中，而使得沟槽底部达到对应的漂移区13（也称为“漂移区域”）。在有源晶体管内，负载电流经由对应的本体区12和漂移区13从源极区11流入漏极区14内，从而，在由于充电的栅电极15而导致的电场的影响下，电荷载流子的沟道18（仅示出了一个单个单元的）沿着沟槽17的侧壁形成。
覆盖沟槽17的隔离层33使设置在沟槽17内的栅电极15与设置在半导体本体103的顶面上的源电极41或41'隔离。
栅电极15连接至栅极端（未示出），例如，在沟槽17的一端。栅电极的连接是公知常识，因此本文中并未做进一步的描述，这是因为这对于本讨论并不重要。此外，应注意的是，本文所示出和讨论的实例为垂直晶体管装置（即，沟道晶体管）。然而，本发明并不限于沟道晶体管并且容易地适用于没有沟道栅极的垂直晶体管。在垂直晶体管为MOS晶体管的情况下，负载电流路径（即，漏源极电流路径）从半导体本体的顶面延伸至底面。
图1（b）为与图1（a）的截面对应的顶视图。由于感测晶体管的源电极41'（感测电极）和负载晶体管的源电极41（功率源电极）必须彼此电隔离，所以形成功率源电极41的金属化具有插槽形“开口”，其中，感测电极41'设置在带状线的形状内。隔离区53（通常为氧化层）设置在这两个源电极41或41'之间，以确保绝缘。
图2在电路图中示意性示出了图1的晶体管元件101、102，据此，在图2中，将晶体管元件101描述为n-MOS感测晶体管T2，并且将负载晶体管元件102描述为n-MOS负载晶体管T1。由于形成晶体管的晶体管单元共享一个共用漏电极（见图1中的共用漏电极），所以这两个晶体管的漏极端需要并联连接。
图3示出了如图2中所示的感测/负载晶体管对（感测晶体管、负载晶体管）的一个应用。在图3的实例中，在高端配置中，MOS晶体管T1、T2为n沟道MOSFET。即，感测晶体管T2和负载晶体管T1的共用漏极端D（以及因此共用漏电极，见图1中的参考标号42）被连接至高端电源电位VB。使用p沟道MOS晶体管或低端配置的相似电路也是适用的。
在图3的实例中，负载阻抗ZL连接在负载晶体管T1的源极端S和低端电源电位（也称为可以是地电位的参考电位）之间。负载晶体管T1控制经由输出端OUT提供至（例如，外部）负载阻抗ZL的负载电流iL。根据分别提供给负载晶体管T1和感测晶体管T2的栅极端G（以及因此提供给栅电极，见图1中的参考标号15）的栅极信号SG，进行负载电流控制。
当晶体管T1和T2在相同的操作点（也称为偏置点或静态点）进行操作时，流过感测晶体管的漏源极路径的测量电流iS（也称为感测电流）与流过负载晶体管的漏源极路径的负载电流iL（大致）直接成比例。为了实现操作点相同，使用控制电路，该电路被配置为将感测晶体管T2的源极电压调节为等于负载晶体管T1的源极电压。在图3中示出了一种合适的控制电路的一个实例。因此，控制电路包括运算放大器OA1和另一个晶体管T3，以将感测晶体管T2的源极电位调节为与负载晶体管T1的源极电位匹配。然后，感测电流iS和负载电流iL之间的比率iS/iL由各晶体管的导电区域之间的比率或者基本上由各晶体管的有源晶体管单元的数量的比率比确定。
另一个晶体管T3的负载路径（即，源漏极电流路径）串联连接至感测晶体管T2的负载路径。因此，另一个晶体管T3的栅极与运算放大器OA1的输出耦接并且由该输出驱动，该运算放大器的输入分别连接至负载晶体管T1和感测晶体管T2的源极端S和S'。运算放大器OA1被配置为驱动另一个晶体管T3的栅极，从而使得在其输入处的电位差接近于零，即，感测晶体管T1和源晶体管T2的源极电位相等。
此外，提供了一种测量电路。所述测量电路被配置为生成表示负载电流iL的输出信号。在一个非常简单的配置中，测量电路包括串联连接至感测晶体管T2（以及如果存在的话，串联连接至另一个晶体管T3）的电阻器RS，以在可用作输出信号的电阻器RS两端产生压降VS=iS.RS。在本领域中，更复杂的控制和测量电路也是已知的，并且可根据实际应用，容易地使用这样的电路。
图4为与图1的示图相似的感测/负载晶体管对的截面图。图4的实例与图1的实例相同，其中，唯一的区别在于接触感测晶体管101的源极区的方式。与在图1的实例中不同，形成功率晶体管102的源电极41的金属化层在覆盖感测晶体管单元以及功率晶体管单元这两个晶体管的晶体管单元的整个区域上延伸。感测晶体管的源极区经由感测接触电极41'连接至各源极端S'，所述接触电极41’被引导在半导体本体100的顶面103和形成源电极41的金属化层之间。氧化层52设置在感测接触电极41'和功率源电极41之间，提供它们之间的电隔离。感测接触电极41’可以用金属（例如，钨）或者多晶硅形成。因此，在感测晶体管的源极端S'和感测晶体管的实际源极区11之间的电连接被“转移”到设置在形成功率和感测晶体管的晶体管单元的区域旁边的区域。换言之，感测电流iS被引导至形成功率晶体管和感测晶体管的晶体管单元的区域的外部的区域，从而改善了将感测单元嵌入整个感测/功率晶体管设置内。由于感测晶体管和功率晶体管的源极区11的电位基本上相等，所以氧化层52的耐压可较低。
图5为图4的实例的顶视图，其中，形成功率晶体管的源电极的金属化层是透明的以使得能够看到下面。还省略了氧化层52，从而可看见形成感测触点41'的层。该层可以由例如钨、多晶硅、金属等形成。在使用多晶硅形成感测触点41'的情况下，该感测触点可掺杂为具有与源极区11相同的类型（例如，n+型）。感测触点41'形成了感测晶体管的源电极并且使感测晶体管的各源极区11与感测晶体管的各感测端S'电耦接。图5的示图示出了功率晶体管和感测晶体管的仅仅一小部分，尤其是平行沟槽17和它们之间的对应的源极区11。感测触点41'可被分开（分叉），从而使得两根单独的线路在与半导体本体（即，硅源极区11）建立电连接的区域处有效地合并。通过这种方式，可进行一种所谓的“四端测量”。在图9中示出了相应的电路，并且下面参照该图进一步描述该电路。然而，在两端测量足够时，单根（未交叉的）线路可足以用作感测触点。
图5示出了将感测触点41'引导至位于晶体管单元的区域的外部的区域中一个实例，据此，感测触点41'具有在与沟道垂直的横向上延伸的“带状线”的形式。然而，在一个可选的实施方式中，感测触点41’沿着沟槽或在沟槽的顶部上（在栅电极上方并与其平行，见图7）被引导。后一个实例提供了甚至更少的空间要求以及对电流均匀性的更少的影响的优点。感测单元（即，形成感测晶体管的晶体管单元）可嵌入在形成负载晶体管的晶体管单元的区域内，而不“干扰”负载电流流动。如果感测晶体管由多于一个感测单元组成，那么可接触每个单元的源极区域（sourcezone），其中，一个感测触点41'可用于与几个单元接触，或者可平行使用几个感测触点。在当前的实例中，感测触点41'实际上与硅的表面进行物理接触的区域表示为接触区域P。下面参照图9进一步描述实现这种接触的实例。
图6为沿着与沟道17平行的在图5的顶视图中标记为A-A'的轴的图4和图5的示例性实施方式的另一个截面图。可清晰地看见“埋入的”感测触点41'，该感测触点设置在形成功率晶体管的源电极41的金属化层的顶面之下并且通过氧化层51和52与其电隔离。半导体本体100的另外的结构与图4的示图对应，图4为沿着与轴A-A'垂直的轴的截面图。在图5和图6中，接触区域P表示感测触点（即，感测晶体管的源电极）电连接至在半导体本体内的各源极区11。如上所述，一个源极触点可电连接至多于一个的相应的感测单元（例如，如图5中所示，接触区域P和P'）的多于一个的源极区11。在图8a和图8b中示出了不同源极触点的其他实例。
图7为在图5中所示的实例的可选方案。在这个示例性实现方式中，感测触点41'被引导为沿着沟槽或在沟槽的顶部上（在栅电极的上方并与其平行），这提供了甚至更少的空间要求以及对电流均匀性的更少的影响的优点。作为一个优点，功率源金属化（powersourcemetallization）和功率晶体管单元之间的接触区域没有受到横向感测触点线（如图5中所示）的干扰。与图5的实例相似，实际上在感测电极41和芯片表面之间建立电触点的区域被表示为接触区域P。此外，感测电极被分成两个分支，一个分支（具有电阻RK2）用于吸收感测电流，另一个分支（具有电阻RK1）用于分接源电位。如上所述，这两个分支允许进行一种四端测量，即，使用具有电阻RK1的第二分支，分接源电压（几乎无电流），从而避免了由于感测电流而导致的在电阻RK2两端上的压降。可在沟槽17的顶部上引导感测电极41'的这两个分支，从而使源电极的空间要求最小化，并且进一步使功率晶体管单元场内引入的“干扰”最小化。在图8a和图8b中示出了在感测晶体管单元和感测电极之间如何接触的实例。
图8a示出了所谓的“浅触点”，而图8b示出了“凹槽触点”。在下文中，描述了制造感测电极41'和功率源电极41的处理，其中，使用任何一般的半导体制造工艺，提供了包括功率晶体管和负载晶体管101和102（也见图1）的晶体管单元的半导体本体100。然后，在半导体本体100的顶面上形成氧化层51。
如果形成浅触点（图8a），则在感测电极41'应为半导体本体提供电接触的接触区域内对氧化层51进行开口。随后，在氧化层51的顶部上沉积多晶硅，以形成感测电极41'。仅在氧化物之前被开口的区域与半导体本体100接触。最后，沉积另一个氧化层52，以覆盖感测电极41'，并且功率源电极41沉积在氧化层52的顶部上，以覆盖感测晶体管单元和功率晶体管单元。在感测晶体管单元旁边的区域内，功率源电极41经由氧化层内的各个开口与功率晶体管单元接触。
如果形成凹槽触点（图8b），则在感测电极41'和功率电极41应为半导体本体提供电接触的接触区域内对氧化层51进行开口。随后，在一个蚀刻步骤中，在感测晶体管单元和功率晶体管单元内的接触区域P（见图7）内，蚀刻凹槽。为了与感测单元接触，在蚀刻在感测单元内的凹槽内沉积多晶硅，从而与半导体本体建立电接触，并且形成感测电极41'。最后，沉积另一个氧化层52，以覆盖感测电极41'，并且电源电极41沉积在氧化层52的顶部上，以覆盖感测晶体管单元和功率晶体管单元。在感测晶体管单元旁边的区域内，电源电极41经由功率感测器单元（该单元还未填充有多晶硅）内的相应的凹槽与功率晶体管单元接触。
感测电极41'以及功率电极41为半导体本体提供直接电接触，无需形成穿过任何金属化层的通孔。实现了最佳的感测单元的嵌入，而不会“干扰”流过功率晶体管单元的均匀的电流。
图9为示出一种电路的电路图，该电路可用于确保负载和感测晶体管T1、T2的源电极的电位相等，以在负载电流iL和感测电流iS之间实现严格的比例。图9的电路基本上与图3的电路相同。然而，图9包括在图3的电路中已经忽略的线路电阻RK1、RK2、RK3、RK4。电阻RK4表示从功率晶体管T1的硅源区域11到外部源极端S的整个电流路径的电阻。电阻RK3表示从功率晶体管T1的硅源极区11到仅用于测量负载晶体管T1的源电位的第二外部源极端（未示出）的电流路径的电阻。电阻RK4承载整个负载电流iL，而由于与电阻RK3耦接的控制或测量电路通常具有非常高的输入阻抗，所以电阻RK3基本上不承载任何电流。该情形与感测晶体管T2的情形相似。电阻RK2表示从感测晶体管T2的硅源极区11到用于分接感测电流iS的外部源极端S'的电流路径的电阻。电阻RK1表示从感测晶体管T2的硅源极区11到用于分接感测晶体管的源极电位的另一个源极S''端的电流路径的电阻。电阻RK2承载整个感测电流iS，而电阻RK1与电阻RK3相似，基本上不承载任何电流。在图5中也示出了电阻RK1和RK2（或其部分）。通过将指定的电阻RK1、RK3用于感测源电位，而不吸收任何电流，从而实现了四端电位测量，这就允许精确地测量源极电位差，避免了在触点电路电阻RK4和RK2上的压降RK4iL和RK2iS的影响。
尽管已经公开了本发明的各种示例性实施方式，但是对于本领域的技术人员，在不背离本发明的精神和范围的情况下，显然可进行各种变化和修改，这会实现本发明的一些优点。对于本领域的技术人员，显然可适当地替换执行相同功能的其他元件。应提及的是，参照特定示图说明的特征可与其他示图的特征相结合，甚至在未明确提及的特征方面。此外，本发明的方法可以使用适当的处理器指令以所有软件实施的方式，或者以利用硬件逻辑和软件逻辑组合以获得同样结果的混合实施来实现。对本发明的概念的这样的变形意在由所附权利要求所覆盖。

Claims (16)

1.一种半导体装置，包括：
半导体本体；
晶体管单元的区域，集成在所述半导体本体内，多个所述晶体管单元形成功率晶体管，并且所述晶体管单元中的至少一个形成感测晶体管，其中，形成所述功率晶体管的多个所述晶体管单元并联连接；
第一源电极，设置在所述半导体本体上，电连接至所述感测晶体管的晶体管单元，而与形成所述功率晶体管的多个所述晶体管单元电隔离；以及
第二源电极，设置在所述半导体本体上，覆盖所述功率晶体管和所述感测晶体管两者的晶体管单元，并以所述第二源电极仅电连接至形成所述功率晶体管的多个所述晶体管单元而与所述感测晶体管的晶体管单元电隔离的方式至少部分地覆盖所述第一源电极。
2.根据权利要求1所述的半导体装置，其中，所述第二源电极提供了对形成所述功率晶体管的晶体管单元的直接电接触，而不需要穿过其他电极层或金属化层的通孔。
3.根据权利要求1所述的半导体装置，进一步包括绝缘层，设置在所述第一源电极和所述第二源电极之间，以使所述第一源电极和第二源电极电隔离。
4.根据权利要求1所述的半导体装置，其中，所述第一源电极具有带状线的形状，所述带状线被引导至形成所述功率晶体管和所述感测晶体管的晶体管单元的区域旁边的区域内。
5.根据权利要求4所述的半导体装置，其中，所述晶体管单元被栅电极划分，并且其中，形成所述第一源电极的所述带状线被引导为沿着所述栅电极或垂直于所述栅电极。
6.根据权利要求4所述的半导体装置，其中，所述晶体管单元被包括栅电极的沟槽划分，并且其中，形成所述第一源电极的所述带状线被引导在所述沟槽的顶部上。
7.根据权利要求4所述的半导体装置，其中，所述晶体管单元被包括栅电极的沟槽隔开，并且其中，带状线形的第一电极沿着至少一个所述沟槽延伸。
8.根据权利要求1所述的半导体装置，其中，所述第一源电极被分成第一部分和第二部分，以提供分别用于吸收源电流和分接源电位的单独的触点。
9.根据权利要求8所述的半导体装置，其中，在形成所述感测晶体管和所述功率晶体管的晶体管单元的区域旁边的位置处，所述第一源电极的所述第一部分和所述第二部分被连接至相应的第一外部源极端和第二外部源极端。
10.根据权利要求9所述的半导体装置，其中，所述第一源电极的所述第一部分和所述第二部分在电极被电连接至晶体管单元的源极区的接触区域处结合。
11.根据权利要求1所述的半导体装置，其中，所述第一源电极和所述第二源电极设置在所述半导体本体的顶面上，并且其中，所述半导体装置进一步包括用于源晶体管和所述感测晶体管的共用漏电极，所述共用漏电极设置在所述半导体本体的底面上。
12.根据权利要求11所述的半导体装置，其中，所述半导体本体包括沿着所述底面延伸的漏极区、沿着所述顶面延伸的本体区、设置在所述漏极区和所述本体区之间的漂移区以及嵌入所述本体区内的源极区，每个源极区与晶体管单元相关并且由所述第一源电极或由所述第二源电极接触。
13.一种用于制造装置的方法，所述方法包括：
提供半导体本体，所述半导体本体包括集成在其中的晶体管单元的区域，多个所述晶体管单元形成功率晶体管，并且所述晶体管单元中的至少一个形成感测晶体管，其中，形成所述功率晶体管的多个所述晶体管单元并联连接；
在所述半导体本体上形成第一源电极，从而使得所述第一源电极电连接至所述感测晶体管的晶体管单元，而与形成所述功率晶体管的多个所述晶体管单元电隔离；以及
在所述半导体本体上形成第二源电极，从而使得所述第二源电极覆盖所述功率晶体管和所述感测晶体管两者的晶体管单元，并且以所述第二源电极仅电连接至形成所述功率晶体管的多个所述晶体管单元而与所述感测晶体管的晶体管单元电隔离的方式至少部分地覆盖所述第一源电极。
14.根据权利要求13所述的方法，其中，形成所述第一源电极包括：
在所述半导体本体上形成第一氧化层；
在要接触所述感测晶体管的晶体管单元的位置处对所述第一氧化层选择性地进行开口；
沉积第一电极材料；以及
图案化所述第一源电极。
15.根据权利要求14所述的方法，其中，所述第一电极材料包括多晶硅或金属。
16.根据权利要求14所述的方法，其中，形成所述第二源电极包括：
形成第二氧化层；
在要接触形成所述功率晶体管的晶体管单元的位置处对所述第二氧化层进行开口；以及
沉积金属作为第二电极材料，其中，所述第二氧化层提供所述第一源电极和所述第二源电极之间的隔离。
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